KR100626008B1 - 박막 트랜지스터, 및 이를 구비한 평판표시장치 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 118
- 239000002184 metal Substances 0.000 claims abstract description 118
- 239000010936 titanium Substances 0.000 claims abstract description 31
- 229910001182 Mo alloy Inorganic materials 0.000 claims abstract description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 16
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 16
- 239000011651 chromium Substances 0.000 claims abstract description 14
- 229910000599 Cr alloy Inorganic materials 0.000 claims abstract description 12
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 10
- 239000011733 molybdenum Substances 0.000 claims abstract description 10
- 229910001362 Ta alloys Inorganic materials 0.000 claims abstract description 9
- 229910001069 Ti alloy Inorganic materials 0.000 claims abstract description 9
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000000788 chromium alloy Substances 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 139
- 229910052782 aluminium Inorganic materials 0.000 claims description 39
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 15
- 230000001681 protective effect Effects 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- -1 AlNd Inorganic materials 0.000 claims description 5
- 229910016570 AlCu Inorganic materials 0.000 claims 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 claims 3
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 5
- 239000001257 hydrogen Substances 0.000 abstract description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 4
- 238000011109 contamination Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 114
- 239000000758 substrate Substances 0.000 description 17
- 239000012044 organic layer Substances 0.000 description 14
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000011368 organic material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920002098 polyfluorene Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 2
- YOZHUJDVYMRYDM-UHFFFAOYSA-N 4-(4-anilinophenyl)-3-naphthalen-1-yl-n-phenylaniline Chemical compound C=1C=C(C=2C(=CC(NC=3C=CC=CC=3)=CC=2)C=2C3=CC=CC=C3C=CC=2)C=CC=1NC1=CC=CC=C1 YOZHUJDVYMRYDM-UHFFFAOYSA-N 0.000 description 1
- 229910016048 MoW Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- XCJYREBRNVKWGJ-UHFFFAOYSA-N copper(II) phthalocyanine Chemical compound [Cu+2].C12=CC=CC=C2C(N=C2[N-]C(C3=CC=CC=C32)=N2)=NC1=NC([C]1C=CC=CC1=1)=NC=1N=C1[C]3C=CC=CC3=C2[N-]1 XCJYREBRNVKWGJ-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical compound [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- IBHBKWKFFTZAHE-UHFFFAOYSA-N n-[4-[4-(n-naphthalen-1-ylanilino)phenyl]phenyl]-n-phenylnaphthalen-1-amine Chemical compound C1=CC=CC=C1N(C=1C2=CC=CC=C2C=CC=1)C1=CC=C(C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C3=CC=CC=C3C=CC=2)C=C1 IBHBKWKFFTZAHE-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
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Abstract
본 발명은 소스/드레인 전극의 배선저항을 낮게 하고, 활성층으로부터의 오염을 방지하며, 화소전극과의 접촉저항 특성이 개선되고, 활성층에의 수소 공급을 원활히 하여, 모빌리티, 온 커런트 특성, 문턱 전압 특성 등이 우수하고, 소스/드레인 전극의 몰리브덴 합금계 막의 두께를 조절함으로써 막 균일도를 향상시킬 수 있는 TFT 및 이를 구비한 평판표시장치를 제공하는 데에 목적이 있다. 본 발명은, 이를 위하여, 채널 영역과, 소스 및 드레인 영역을 갖는 활성층과, 상기 채널 영역에 신호를 인가하고, 상기 활성층에 절연된 게이트 전극과, 상기 소스 및 드레인 영역에 각각 접속되고, 상기 게이트 전극에 절연된 것으로, 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy) 중 적어도 하나를 포함하고, 상기 활성층의 소스 및 드레인 영역에 접하는 제 1 금속막 패턴과, 상기 제 1 금속막 패턴 상부에 형성되고, 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 제 2 금속막 패턴을 갖는 소스 및 드레인 전극을 포함하고, 상기 제 1 금속막 패턴은 그 두께가 500Å이하인 것을 특징으로 하는 박막 트랜지스터를 제공한다.
Description
도 1은 종래기술에 따른 평판표시장치에 있어서의 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 TFT의 단면도,
도 3은 제 1 금속막 패턴 두께와 막 편차를 도시한 그래프,
도 4 내지 도 6은 도 2에 따른 TFT의 제조방법을 순차로 도시한 단면도들,
도 7은 도 2에 따른 TFT를 구비한 유기 전계 발광 표시장치의 단면도이다.
(도면의 주요 부위에 대한 부호의 설명)
100: 기판 110: 활성층
125: 층간 절연막 131: 소스/드레인 전극
131a: 제 1 금속막 패턴 131b: 제 2 금속막 패턴
131c: 보호막 패턴 131d: 알루미늄계 금속막 패턴
131e: 캡핑 금속막 패턴
본 발명은 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것으로, 더욱 상세하게는 층간 절연막 및 소스/드레인 전극 구조를 개선한 박막 트랜지스터, 및 이를 구비한 평판표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판디스플레이 장치는 그 구동방식에 따라, 수동 구동방식의 패시브 매트릭스(Passive Matrix: PM)형과, 능동 구동방식의 액티브 매트릭스(Active Matrix: AM)형으로 구분된다. 상기 패시브 매트릭스형은 단순히 양극과 음극이 각각 컬럼(column)과 로우(row)로 배열되어 음극에는 로우 구동회로로부터 스캐닝 신호가 공급되고, 이 때, 복수의 로우 중 하나의 로우만이 선택된다. 또한, 컬럼 구동회로에는 각 화소로 데이터 신호가 입력된다. 한편, 상기 액티브 매트릭스형은 박막 트랜지스터(Thin Film Transistor, 이하, TFT 라 함)를 이용해 각 화소 당 입력되는 신호를 제어하는 것으로 방대한 양의 신호를 처리하기에 적합하여 동영상을 구현하기 위한 디스플레이 장치로서 많이 사용되고 있다.
도 1은 종래 기술에 따른 평판표시장치에 있어서의 TFT를 나타낸 단면도이다.
도 1을 참조하면, 기판(10) 상에 반도체로 이루어진 활성층(20)이 형성된다. 상기 활성층(20) 상에 상기 활성층(20)을 덮는 게이트 절연막(30)이 구비되고, 상기 게이트 절연막(30) 상에 게이트 전극(40)이 형성된다. 이 게이트 전극(40)은 층간절연막(50)에 의해 덮이고, 게이트 절연막(30) 및 층간절연막(50)에는 상기 활성층(20)의 소스/드레인 영역을 노출시키는 콘택홀들(50a)이 형성된다. 상기 층간절 연막(50) 상에는 상기 콘택홀들(50a)을 통해 상기 활성층(20)의 소스/드레인 영역에 각각 접하는 소스/드레인 전극들(55)이 형성된다. 상기 소스/드레인 전극들(55)을 형성함에 있어서, 상기 평판표시장치의 각종 신호배선(미도시)을 함께 형성할 수 있다.
상기 소스/드레인 전극들(55) 및 상기 신호배선은 몰리브덴 또는 몰리브덴 합금을 사용하여 형성될 수 있는 데, 이 몰리브덴은 비저항(specific resistance)이 높아, 상기 소스/드레인 전극들(55) 및 신호배선의 배선저항을 높이게 되고, 이는 상기 TFT를 비롯한 평판 표시장치에 있어 신호지연을 유발시킬 수 있다. 상기 신호지연은 평판표시장치의 화질저하를 초래한다.이를 해결하기 위해, 상기 소스/드레인 전극들(55) 및 상기 신호배선을 몰리브덴막과 상기 몰리브덴막 상에 저저항을 갖는 알루미늄막이 위치하는 이층막으로 형성하고자 하는 시도가 있다. 그러나, 상기 소스/드레인 전극들(55) 중 어느 하나는 화소전극(미도시)인 ITO막과 접하게 되는데, 이 경우 상기 알루미늄막과 상기 ITO막 사이에는 산화막이 형성될 수 있어 상기 화소전극과 이에 접하는 소스/드레인 전극(55)사이의 접촉저항이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 소스/드레인 전극의 배선저항을 낮게 하고, 활성층으로부터의 오염을 방지하며, 화소전극과의 접촉저항 특성이 개선되고, 활성층에의 수소 공급을 원활히 하여, 모빌리티, 온 커런트 특성, 문턱 전압 특성 등이 우수한 TFT 및 이를 구비한 평판표시장치를 제공하는 데에 있다.
본 발명의 다른 목적은 소스/드레인 전극의 몰리브덴 합금계 막의 두께를 조절함으로써 막 균일도를 향상시킬 수 있는 TFT 및 이를 구비한 평판표시장치를 제공하는 데에 있다.
상기 기술적 과제를 이루기 위하여 본 발명은,
채널 영역과, 소스 및 드레인 영역을 갖는 활성층;
상기 채널 영역에 신호를 인가하고, 상기 활성층에 절연된 게이트 전극; 및
상기 소스 및 드레인 영역에 각각 접속되고, 상기 게이트 전극에 절연된 것으로, 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy) 중 적어도 하나를 포함하고, 상기 활성층의 소스 및 드레인 영역에 접하는 제 1 금속막 패턴과, 상기 제 1 금속막 패턴 상부에 형성되고, 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 제 2 금속막 패턴을 갖는 소스 및 드레인 전극;을 포함하고,상기 제 1 금속막 패턴은 그 두께가 500Å이하인 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 제 2 금속막 패턴은 Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 포함할 수 있다.
상기 제 2 금속막 패턴은, 상기 활성층의 방향으로부터 순차로 형성된, Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 포함하는 알루미늄계 금속막 패턴, 및 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 캡핑 금 속막 패턴으로 구비될 수 있다.상기 제 2 금속막 패턴은, 상기 활성층의 방향으로부터 순차로 형성된, 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 보호막 패턴, Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 포함하는 알루미늄계 금속막 패턴, 및 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 캡핑 금속막 패턴으로 구비될 수 있다.
상기 제 1 금속막 패턴은 그 두께가 100Å이상일 수 있다.
상기 활성층은 다결정 실리콘으로 구비될 수 있다.
본 발명은 또한, 전술한 목적을 달성하기 위하여, 위의 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치를 제공한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 2는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터(이하, 'TFT' 라 함)를 도시한 단면도이다.도 2를 참조하여 볼 때, 본 발명의 바람직한 일 실시예에 따른 TFT는 기판(100) 상에 구비될 수 있다. 상기 기판(100)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다. 상기 기판(100) 상에는 버퍼층(105)이 구비될 수 있다. 상기 버퍼층(105)은 상기 기판(100)으로부터 유출되는 알칼리 이온과 같은 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성할 수 있다.
상기 버퍼층(105)상에 비정질 실리콘막을 적층하고, 이를 결정화하여 다결정 실리콘막을 형성하는 것이 바람직하다. 상기 비정질 실리콘막을 결정화하는 것은 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 수행할 수 있다.이러한 다결정 실리콘막을 패터닝함으로써 상기 기판(100) 상에 활성층(110)을 형성한다. 상기 활성층(110)은 소스/드레인 영역(110a)에 n형 또는 p형 불순물이 도핑되어 있고, 이들 소스 영역과 드레인 영역을 연결하는 채널 영역(110b)을 구비한다.
그리고, 이 채널 영역(110b)과 소스/드레인 영역(110a)의 사이에는 저농도 도핑 영역인 엘디디 영역이 구비될 수 있다. 이 엘디디 영역은 채널 영역(110b)에서의 국부적인 전계 상승을 줄여, 채널 영역(110b)의 온 커런트(on-current)값 또는 전류 이동도를 저감시키기 위한 것으로, 소스/드레인 영역(110a)과 동일한 타입의 불순물이 도핑되어 형성되는 데, 다만, 상기 소스/드레인 영역(110a)보다 불순물의 농도가 적게 되도록 도핑한다.상기 활성층(110)은 게이트 절연막(115)에 덮히 고, 이 게이트 절연막(115)의 상부에 게이트 전극(120)이 형성된다. 상기 게이트 전극(120)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는 데, 반드시 이에 한정되지 않으며, 다양한 도전성 물질이 게이트 전극(120)으로 사용될 수 있다.
상기 게이트 절연막(115)은 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 등으로 형성될 수 있다.
상기 게이트 전극(120) 위로는 이를 덮도록 실리콘 나이트라이드 및/또는 실리콘 옥시나이트라이드 등으로 층간 절연막(125)이 형성된다. 그리고, 이 층간 절연막(125) 상부로는 층간 절연막(125) 및 게이트 절연막(115)에 형성된 비아 홀(122)을 통해 소스/드레인 전극(131)이 활성층(110)의 소스/드레인 영역(110a)에 각각 접하도록 형성된다.상기 소스/드레인 전극(131)은 상기 활성층(110)의 방향으로부터 차례로 적층된 제 1 금속막 패턴(131a), 및 제 2 금속막 패턴(131b)을 포함할 수 있는 데, 상기 제 1 금속막 패턴(131a)은 내열성 금속인 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy) 등을 포함하도록 구비될 수 있고, 상기 제 2 금속막 패턴(131b)은 티타늄(Ti) 또는 탄탈륨(Ta) 등을 포함하도록 구비될 수 있다.
상기 제 1 금속막 패턴(131a)은 내열성 금속인 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy) 등으로 구비될 수 있는 데, 이는 후속 열처리 공정에서 우수한 열안정성을 나타낼 수 있고, 내부식성이 뛰어날 뿐 아니라, 소스/드레인 전극(131)과 활성층(110) 및 절연막들(115)(125)과의 접촉 성을 향상시켜줄 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 상기 제 2 금속막 패턴(131b)은 알루미늄, 알루미늄-실리콘(AlSi), 알루미늄-네오디늄(AlNd) 및 알루미늄-구리(AlCu) 등을 더 포함할 수 있다.
이를 위하여, 상기 제 2 금속막 패턴(131b)은 상기 활성층(110)의 방향으로부터 보호막 패턴(131c), 알루미늄계 금속막 패턴(131d), 및 캡핑 금속막 패턴(131e)이 순차로 적층된 구조가 될 수 있다.
상기 알루미늄계 금속막 패턴(131d)은 알루미늄을 포함하는 금속막으로 형성할 수 있는 데, 이러한 알루미늄계 금속으로는, 알루미늄, 알루미늄-실리콘(AlSi), 알루미늄-네오디늄(AlNd) 및 알루미늄-구리(AlCu) 등이 사용될 수 있으며, 바람직하게는, 소정 비율의 실리콘이 포함된 알루미늄-실리콘(AlSi)을 사용하여 형성할 수 있다. 이렇게 알루미늄계 금속을 사용함으로써, 소스/드레인 전극(131)의 전기전도도를 높일 수 있으며, 이에 따라 배선저항을 낮출 수 있다.
상기 캡핑 금속막 패턴(131e)은 티타늄(Ti) 또는 탄탈륨(Ta)를 사용하여 형성할 수 있다. 알루미늄계 금속막 패턴(131d)이 평판 표시장치의 화소전극과 직접 접촉할 경우, 전술한 바와 같이, 산화막 형성이 유발되는 데, 상기 캡핑 금속막 패턴(131e)은 이를 막기 위한 것이다. 따라서, 캡핑 금속막 패턴(131e)을 알루미늄계 금속의 힐락(hillock)과 같은 불량을 방지해 줄 수 있는 티타늄(Ti) 또는 탄탈륨(Ta) 등을 사용하는 것이다.
제 1 금속막 패턴(131a)과 제 2 금속막 패턴(131b)의 알루미늄계 금속막 패 턴(131d)의 사이에는 보호막 패턴(131b)이 형성될 수 있는 데, 이 보호막 패턴(131b)은 티타늄(Ti) 또는 탄탈륨(Ta) 등을 포함할 수 있다. 이 보호막 패턴(131b)은 활성층(110)의 표면거칠기로 인해 활성층(110)과 알루미늄계 금속막 패턴(131d)이 접촉되는 것을 방지하기 위한 것이다. 활성층(110)을 레이저를 사용하여 결정화 즉, ELA 또는 SLS를 사용하여 결정화함으로써 다결정 실리콘막을 형성한 경우, 상기 다결정 실리콘막은 표면돌기부로 인한 거친 표면을 가질 수 있다. 이 거친 표면이 제 1 금속막 패턴(131a)을 뚫고 제 2 금속막 패턴(131b)의 알루미늄계 금속막 패턴(131d)에 접촉되어 알루미늄계 금속막 패턴(131d)을 손상시킬 수 있으므로, 이를 방지하기 위해 보호막 패턴(131c)을 형성하는 것이다.
이러한 제 1 및 제 2 금속막 패턴(131a)(131b)은 소스/드레인 콘택 홀(122)이 형성된 층간 절연막(125) 상에 제 1 금속막 패턴(131a) 및 제 2 금속막 패턴(131b)을 이룰 금속들을 순차로 적층하고, 이들을 동시에 패터닝하여, 제 1 금속막 패턴(131a) 및 제 2 금속막 패턴(131b)으로 형성할 수 있다.
그런데, 이 때, 상기 제 1 금속막 패턴(131a)은 그 두께(t)가 500Å이하가 되도록 하는 것이 바람직하다.
상기 소스/드레인 전극(131)은 전술한 바와 같이, 제 1 금속막 패턴(131a) 및 제 2 금속막 패턴(131b)을 이룰 금속들을 순차로 적층하고, 이들을 동시에 패터닝하게 되는 데, 이러한 패터닝은 통상 드라이 에칭 공정을 통해 이루어진다. 이 때, 도 3에서 볼 수 있듯이, 제 1 금속막 패턴(131a)의 두께(t)가 500Å이하일 때에 막 두께의 편차가 10% 이하가 됨을 알 수 있다.
이러한 제 1 금속막 패턴(131a)의 두께는 500Å이하이면, 어떠한 두께로 해도 무방하나, 증착 공정의 한계 상 100Å 이상은 되도록 하는 것이 무방하다.
다음으론, 상기와 같은 본 발명의 바람직한 일 실시예에 따른 TFT 제조방법을 설명하도록 한다.
먼저, 도 4에서 볼 수 있듯이, 버퍼층(105)이 형성된 기판(100) 상에 비정질 실리콘막을 적층하고, 이를 결정화하여 다결정 실리콘막을 형성한 후, 이를 패터닝하여, 활성층(110)을 형성한다. 상기 비정질 실리콘막을 결정화하는 것은 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 수행할 수 있다.
이어서, 상기 활성층(110)을 포함한 기판 전면에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 상기 활성층(110)의 소정부분에 대응하는 게이트 전극(120)을 형성한다.
다음으로, 상기 게이트 전극(120)을 마스크로 하여 상기 활성층(110)에 이온을 도핑함으로써, 상기 활성층(110)에 소오스/드레인 영역들(110a)을 형성하고, 이와 동시에 상기 소오스/드레인 영역들(110a) 사이에 개재된 채널 영역(110b)을 정의한다.
그리고 나서, 상기 게이트 전극(120)을 덮는 층간절연막(125)을 형성한 후, 상기 층간절연막(125) 및 상기 게이트 절연막(115) 내에 상기 활성층(110)의 소오스/드레인 영역들(110a)을 각각 노출시키는 소오스/드레인 콘택홀들(125a)을 형성 한다.
이어서, 상기 콘택홀들(125a)이 형성된 기판 상에 제 1 금속막(130a)을 적층한다. 상기 제 1 금속막(130a)은 고융점을 가질 뿐 아니라 열안정성이 우수한 막으로, 바람직하게는 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)을 포함하도록 형성하는 것이 바람직하다. 그리고, 전술한 바와 같이, 그 두께(t)가 500Å 이하가 되도록 하는 것이 바람직하며, 이 때, 100Å 이상이 되도록 할 수 있다.다음으로, 상기 제 1 금속막(130a) 상에 실리콘 나이트라이드막(140)을 형성한다. 그리고, 이 실리콘 나이트라이드막(140)이 적층된 기판을 약 380℃의 온도로 열처리한다. 상기 열처리는 상기 소오스/드레인 영역들(110a)에 도핑된 이온을 활성화시키는 역할을 한다. 또한, 상기 실리콘 나이트라이드막(140) 내에 풍부하게 함유된 수소를 상기 활성층(110)으로 확산시킬 수 있다. 상기 활성층(110)으로 확산된 수소는 상기 활성층(110) 내의 불완전결합(dangling bond)을 방지할 수 있다. 이 때, 상기 제 1 금속막(130a)은 상기 열처리온도에서도 안정한 특성을 보인다.
한편, 이렇게 제 1 금속막(130a)을 형성하고, 실리콘 나이트라이드막(140)을 형성한 후, 열처리를 통해 활성층(110)의 수소화를 진행 경우에는, 층간 절연막(125)을 실리콘 옥사이드로 사용하더라도 활성층(110)의 수소화 효과가 반감되지 않는 장점이 있다.이어서, 상기 실리콘 나이트라이드막(140)을 전면식각함으로써, 상기 제 1 금속막(130a)을 노출시킨다. 상기 실리콘 나이트라이드막(140)을 전면식각하는 것은 드라이 에칭 방법을 사용하여 수행하는 것이 바람직하다.
다음으로, 도 5에서 볼 수 있듯이, 상기 노출된 내열성 금속막(130a) 상에 알루미늄계 금속막(130d) 및 캡핑 금속막(130e)을 차례로 적층한다.
상기 알루미늄계 금속막(130d)은 알루미늄을 포함하는 금속막으로 낮은 비저항을 나타낸다. 상기 알루미늄계 금속막(130d)는 알루미늄(Al), 알루미늄-실리콘(AlSi), 알루미늄-네오디늄(AlNd) 및 알루미늄-구리(AlCu)을 포함하도록 한다. 더욱 바람직하게는 상기 알루미늄 금속막(130d)은 소정 비율의 실리콘이 포함된 알루미늄-실리콘(AlSi)을 사용하여 형성한다. 상기 알루미늄계 금속막(130d)은 상기 제 1 금속막(130a)에 비해 비저항이 낮은 장점이 있으나, 상기 제 1 금속막(130a)에 비해 융점이 낮아 열적으로 불안정하다. 따라서, 상기 열처리 공정을 진행한 후, 상기 알루미늄계 금속막(130d)을 적층한다.
상기 알루미늄계 금속막(130d)은 상기 제 1 금속막(130a)으로 인해 상기 활성층(110)에 접하지 않는다. 상기 알루미늄계 금속막(130d)이 상기 활성층(110)에 접하는 경우, 상기 활성층(110)의 실리콘이 상기 알루미늄계 금속막(130d) 내로 확산되어 불량을 일으킬 수 있기 때문이다.한편, 상기 활성층(110)을 레이저를 사용하여 결정화 즉, ELA 또는 SLS를 사용하여 결정화함으로써 다결정 실리콘막을 형성한 경우, 상기 다결정 실리콘막은 표면돌기부로 인한 거친 표면을 가질 수 있다. 이 경우, 상기 500Å 이하의 두께를 갖는 상기 제 1 금속막(130a)은 상기 다결정 실리콘막의 표면돌기부가 상기 알루미늄계 금속막(130d)과 접촉하는 것을 충분히 막아주지 못한다. 따라서, 상기 알루미늄계 금속막(130d)을 형성하기 전에 상기 제 1 금속막(130a) 상에 보호막(130c)을 형성하는 것이 바람직하다.
상기 보호막(130c)은 티타늄(Ti) 또는 탄탈륨(Ta)을 사용하여 형성하는 것이 바람직하다. 또한, 상기 보호막(130c)은 500 내지 1500 Å의 두께로 형성하는 것이 바람직하다. 상기 활성층(110)이 비정질 실리콘층이거나, MIC 또는 MILC로 결정화된 다결정 실리콘층인 경우, 즉, 상기 활성층(110)이 표면 돌기부 등이 없는 양호한 표면특성을 갖는 경우에는 상기 보호막(130c)을 형성하지 않을 수 있다.
상기 캡핑 금속막(130e)은 티타늄(Ti) 또는 탄탈륨(Ta)를 사용하여 형성하는 것이 바람직하다. 상기 캡핑 금속막(130e)은 상기 알루미늄계 금속막(130d)의 힐락(hillock)과 같은 불량을 방지해 주는 역할을 한다.
다음으로, 도 6에서 볼 수 있듯이, 상기 캡핑 금속막(130e) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 캡핑 금속막(130e), 상기 알루미늄계 금속막(130d), 상기 보호막(130c) 및 상기 제 1 금속막(130a)을 차례로 식각한다. 이로써, 상기 제 1 금속막 패턴(131a), 상기 보호막 패턴(131c), 상기 알루미늄계 금속막 패턴(131d) 및 상기 캡핑 금속막 패턴(131e)이 차례로 적층된 소오스/드레인 전극들(131)이 일괄 형성될 수 있다. 상기 식각은 건식식각을 사용하여 수행하는 것이 바람직하다. 상기 제 1 금속막(130a)을 500Å 이하의 두께로 형성함으로써, 상술한 바와 같이 상기 캡핑 금속막(130e), 상기 알루미늄계 금속막(130d), 상기 보호막(130c) 및 상기 제 1 금속막(130a)을 동시에 식각할 때에 균일성을 높일 수 있게 된다.
한편, 상기 소오스/드레인 전극들(131)을 형성함과 동시에 상기 층간절연막(125) 상에 다른 신호배선(135)을 형성할 수 있다. 상기 신호배선(135) 은 제 1 금속막 패턴(135a), 보호막 패턴(135c), 알루미늄계 금속막 패턴(135d) 및 캡핑 금속막 패턴(135e)이 차례로 적층된 구조를 갖는다. 상기 신호배선(135)은 상기 비저항이 낮은 물질로 이루어진 알루미늄계 금속막 패턴(135d)으로 인해 배선저항이 크게 감소할 수 있다.
이렇게 TFT를 형성한 후에는 상기 TFT를 액티브 매트릭스형 유기 전계 발광 표시장치나, 액정표시장치에 적용할 수 있다.
도 7은 본 발명의 바람직한 일 실시예에 따른 TFT를 적용한 유기 전계 발광 표시장치를 도시한 것으로, 화상을 구현하는 발광 영역의 일 부화소(sub-pixel)를 나타낸 것이다.
본 발명의 바람직한 일 실시예에 의하면, 상기 발광 영역은 이러한 부화소를 복수개 구비하며, 풀 칼라 유기 전계 발광 표시장치의 경우에는 적색(R), 녹색(G) 및 청색(B)의 부화소들이 라인상, 모자이크상, 격자상 등 다양한 패턴으로 배열되어 화소를 구성하며, 풀 칼라 평판표시장치가 아닌 모노 칼라 평판표시장치여도 무방하다.
도면에 도시된 TFT의 수와 배치는 반드시 이에 한정되는 것은 아니며, 디스플레이의 특성 및 구동 방법 등에 따라 다양한 수가 존재할 수 있으며, 그 배치 방법도 다양하게 존재할 수 있음은 물론이다.
전술한 도 6과 같이, 배선(135) 및 소스/드레인 전극(131)이 형성된 후에는, 도 7에서 볼 수 있듯이, 이 배선(135) 및 소스/드레인 전극(131)을 덮도록 패시베이션막(160)이 형성된다. 이 패시베이션막(160)은 실리콘 옥사이드, 실리콘 나이트 라이드 등 무기물이나, 아크릴, 폴리 이미드, BCB 등의 유기물로 이루어질 수 있으며, 이들의 복합 구조로 이루어질 수도 있다.
이 패시베이션막(160)에 비아 홀(160a)이 형성된 후, 패시베이션막(160)의 상부에 화소전극(170)이 소스/드레인 전극(131)의 어느 하나와 접촉되도록 형성된다. 그리고, 이를 덮도록 유기물로 화소정의막(Pixel Define Layer: 175)이 형성된다. 이 화소정의막(175)에 소정의 개구(175a)를 형성한 후, 적어도 이 개구(175a)로 한정된 영역 내에 유기층(200)을 형성한다. 유기층(200)은 발광층을 포함한 것이 된다. 그리고, 유기층(200) 위로는 전체 화소들을 덮도록 대향전극(220)이 형성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 유기 전계 발광 소자는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 소스/드레인 전극(131) 중 어느 하나에 연결된 화소 전극(170)과, 전체 화소들을 덮도록 구비된 대향 전극(220), 및 이들 화소 전극(170)과 대향 전극(220)의 사이에 배치되어 발광하는 유기층(200)으로 구성된다.상기 화소 전극(175)과 대향 전극(220)은 상기 유기층(200)에 의해 서로 절연되어 있으며, 유기층(200)에 서로 다른 극성의 전압을 가해 유기층(200)에서 발광이 이뤄지도록 한다.
상기 유기층(200)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극(170)은 애노우드 전극의 기능을 하고, 상기 대향 전극(220)은 캐소오드 전극의 기능을 하는 데, 물론, 이들 화소 전극(170)과 대향 전극(220)의 극성은 반대로 되어도 무방하다.
상기 화소 전극(170)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.한편, 상기 대향 전극(220)도 투명 전극 또는 반사형 전극으로 구비될 수 있 는 데, 투명전극으로 사용될 때에는 이 대향 전극(220)이 캐소오드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(200)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
액정표시장치의 경우, 이와는 달리, 상기 화소전극(170)을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 하부기판의 제조를 완성한다.
이러한 본 발명에 있어서, 상기 화소 전극(170)은 소스/드레인 전극(131) 중 어느 하나에 비아 홀(160a)을 통해 접촉하는 데, 이 때, 티타늄 또는 탄탈륨 등으로 구비된 캡핑 금속막 패턴(131e)에 접촉되어, 알루미늄계 금속막 패턴(131d)에 직접 접촉되는 것을 방지한다.
한편, 상기 TFT는 이렇게 화소 내에서 화소전극에 접촉되는 것으로 사용되는 외에도 스위칭 TFT나, 보상 회로용 TFT로 사용될 수도 있고, 발광 영역 외측의 드라이버 회로의 TFT로도 사용될 수 있다.
상술한 바와 같은 본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.
첫째, 소스/드레인 전극의 배선저항을 낮게 하고, 활성층으로부터의 오염을 방지하며, 화소전극과의 접촉저항 특성이 개선된 TFT 및 이를 구비한 평판표시장치를 얻을 수 있다.
둘째, 활성층에의 수소 공급을 원활히 하여, 모빌리티, 온 커런트 특성, 문턱 전압 특성 등이 우수한 TFT 및 이를 구비한 평판표시장치를 얻을 수 있다.
셋째, 소스/드레인 전극의 몰리브덴 합금계 막의 두께를 조절함으로써 막 균일도를 향상시킬 수 있는 TFT 및 이를 구비한 평판표시장치를 얻을 수 있다.
Claims (7)
- 채널 영역과, 소스 및 드레인 영역을 갖는 활성층;상기 채널 영역에 신호를 인가하고, 상기 활성층에 절연된 게이트 전극; 및상기 소스 및 드레인 영역에 각각 접속되고, 상기 게이트 전극에 절연된 것으로, 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy) 중 적어도 하나를 포함하고, 상기 활성층의 소스 및 드레인 영역에 접하는 제 1 금속막 패턴과, 상기 제 1 금속막 패턴 상부에 형성되고, 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 제 2 금속막 패턴을 갖는 소스 및 드레인 전극;을 포함하고,상기 제 1 금속막 패턴은 그 두께가 500Å이하인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 2 금속막 패턴은 Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서,상기 제 2 금속막 패턴은, 상기 활성층의 방향으로부터 순차로 형성된, Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 포함하는 알루미늄계 금속막 패턴, 및 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 캡핑 금속막 패턴으로 구비된 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서,상기 제 2 금속막 패턴은, 상기 활성층의 방향으로부터 순차로 형성된, 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 보호막 패턴, Al, AlSi, AlNd 및 AlCu 중 적어도 하나를 포함하는 알루미늄계 금속막 패턴, 및 티타늄(Ti), 티타늄 합금, 탄탈(Ta), 및 탄탈 합금 중 적어도 하나를 포함하는 캡핑 금속막 패턴으로 구비된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 금속막 패턴은 그 두께가 100Å이상인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 활성층은 다결정 실리콘으로 구비된 것을 특징으로 하는 박막 트랜지스 터.
- 제 1 항 내지 제 6 항 중 어느 한 항의 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050422A KR100626008B1 (ko) | 2004-06-30 | 2004-06-30 | 박막 트랜지스터, 및 이를 구비한 평판표시장치 |
| US11/169,329 US20060001092A1 (en) | 2004-06-30 | 2005-06-29 | Thin film transistor (TFT) and flat panel display including TFT |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050422A KR100626008B1 (ko) | 2004-06-30 | 2004-06-30 | 박막 트랜지스터, 및 이를 구비한 평판표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060001322A KR20060001322A (ko) | 2006-01-06 |
| KR100626008B1 true KR100626008B1 (ko) | 2006-09-20 |
Family
ID=35512999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050422A KR100626008B1 (ko) | 2004-06-30 | 2004-06-30 | 박막 트랜지스터, 및 이를 구비한 평판표시장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060001092A1 (ko) |
| KR (1) | KR100626008B1 (ko) |
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| US9086752B2 (en) | 2010-01-07 | 2015-07-21 | Samsung Display Co., Ltd. | Touch sensor |
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| US20060001092A1 (en) | 2006-01-05 |
| KR20060001322A (ko) | 2006-01-06 |
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Legal Events
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