KR20050063412A - 평판표시장치 및 그의 제조방법 - Google Patents

평판표시장치 및 그의 제조방법 Download PDF

Info

Publication number
KR20050063412A
KR20050063412A KR1020030094815A KR20030094815A KR20050063412A KR 20050063412 A KR20050063412 A KR 20050063412A KR 1020030094815 A KR1020030094815 A KR 1020030094815A KR 20030094815 A KR20030094815 A KR 20030094815A KR 20050063412 A KR20050063412 A KR 20050063412A
Authority
KR
South Korea
Prior art keywords
metal film
pattern
aluminum
layer
heat resistant
Prior art date
Application number
KR1020030094815A
Other languages
English (en)
Other versions
KR100623247B1 (ko
Inventor
김태성
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020030094815A priority Critical patent/KR100623247B1/ko
Priority to JP2004202318A priority patent/JP2005181973A/ja
Priority to EP04090492A priority patent/EP1548838B1/en
Priority to DE602004021553T priority patent/DE602004021553D1/de
Priority to AT04090492T priority patent/ATE434269T1/de
Priority to US11/010,274 priority patent/US7294924B2/en
Priority to CN2004100104401A priority patent/CN1637566B/zh
Publication of KR20050063412A publication Critical patent/KR20050063412A/ko
Application granted granted Critical
Publication of KR100623247B1 publication Critical patent/KR100623247B1/ko
Priority to JP2007141021A priority patent/JP4886600B2/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

평판표시장치 및 그의 제조방법을 제공한다. 상기 평판표시장치는 기판과 상기 기판 상에 차례로 적층된 내열성 금속막 패턴, 알루미늄계 금속막 패턴 및 캡핑 금속막 패턴을 구비하는 소오스/드레인 전극을 포함한다. 이로써, 낮은 배선저항, 열적안정성 및 화소전극과의 접촉저항 특성이 개선된 평판표시장치를 얻을 수 있다.

Description

평판표시장치 및 그의 제조방법{flat panel display device and fabrication method of the same}
본 발명은 평판표시장치 및 그의 제조방법에 관한 것으로, 더욱 자세하게는 능동 매트릭스 평판표시장치 및 그의 제조방법에 관한 것이다.
능동매트릭스 평판표시장치는 매트릭스형태로 위치한 단위화소들를 구비한다. 상기 능동매트릭스 평판표시장치에 있어서, 상기 단위화소는 적어도 하나의 박막트랜지스터, 상기 박막트랜지스터에 의해 제어되는 화소전극 및 상기 화소전극에 대응하는 대향전극을 포함한다. 상기 화소전극과 상기 대향전극 사이에 발광유기막이 개재된 경우를 유기전계발광소자라 하고, 상기 화소전극과 상기 대향전극 사이에 액정이 개재된 경우를 액정표시소자라 한다.
도 1은 종래기술에 따른 평판표시장치에 있어서의 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10) 상에 반도체층(20)을 형성한다. 상기 반도체층(20) 상에 상기 반도체층(20)을 덮는 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30) 상에 게이트 전극(40)을 형성한다. 상기 게이트 전극(40)을 덮는 층간절연막(50)을 형성한다. 상기 층간절연막(50) 내에 상기 반도체층(20)의 양측 단부를 노출시키는 콘택홀들(50a)을 형성한다. 상기 층간절연막(50) 상에 위치하여 상기 콘택홀들(50a)을 통해 상기 반도체층(20)의 양측 단부에 각각 접하는 소오스/드레인 전극들(55)을 형성한다. 상기 소오스/드레인 전극들(55)을 형성함에 있어서, 상기 평판표시장치의 신호배선(미도시)을 함께 형성할 수 있다.
상기 소오스/드레인 전극들(55) 및 상기 신호배선은 몰리브덴을 사용하여 형성한다. 그러나, 상기 몰리브덴은 비저항(specific resistance)이 높아 상기 신호배선의 배선저항을 높이고, 이는 상기 신호배선에 있어 신호지연을 유발시킬 수 있다. 상기 신호지연은 평판표시장치의 화질저하를 초래한다.
이를 해결하기 위해, 상기 소오스/드레인 전극들(55) 및 상기 신호배선을 몰리브덴막과 상기 몰리브덴막 상에 저저항을 갖는 알루미늄막이 위치하는 이층막으로 형성하고자 하는 시도가 있다. 그러나, 상기 소오스/드레인 전극들(55) 중 어느 하나는 화소전극(미도시)인 ITO막과 접하게 되는데, 이 경우 상기 알루미늄막과 상기 ITO막 사이에는 산화막이 형성될 수 있어 상기 화소전극과 이에 접하는 소오스/드레인 전극(55)사이의 접촉저항이 증가될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 낮은 배선저항, 열적안정성 및 화소전극과의 접촉저항 특성이 개선된 평판표시장치 및 그의 제조방법을 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 평판표시장치를 제공한다. 상기 평판표시장치는 기판과, 상기 기판 상에 차례로 적층된 내열성 금속막 패턴, 알루미늄계 금속막 패턴 및 캡핑 금속막 패턴을 구비하는 소오스/드레인 전극을 포함한다.
상기 내열성 금속막 패턴은 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것이 바람직하다. 더욱 바람직하게는 상기 내열성 금속막 패턴은 몰리브덴-텅스텐 합금(MoW)으로 이루어진다.
상기 알루미늄계 금속막 패턴은 Al, AlSi, AlNd 및 AlCu로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것이 바람직하다. 더욱 바람직하게는 상기 알루미늄계 금속막 패턴은 AlSi로 이루어진다.
상기 캡핑 금속막 패턴은 Ti 또는 Ta로 이루어진 것이 바람직하다.
상기 평판표시장치는 상기 내열성 금속막 패턴과 상기 알루미늄계 금속막 패턴 사이에 위치하는 확산방지막 패턴을 더욱 포함한다. 상기 확산방지막 패턴은 Ti 또는 Ta로 이루어진 것이 바람직하다.
상기 내열성 금속막 패턴은 1000Å 이상의 두께를 가질 수 있다. 이와는 달리, 상기 내열성 금속막 패턴은 500Å 이하의 두께를 갖고, 상기 평판표시장치는 상기 내열성 금속막 패턴과 상기 알루미늄계 금속막 패턴 사이에 위치하는 확산방지막 패턴을 더욱 포함한다.
상기 평판표시장치는 상기 기판 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 게이트 전극, 상기 게이트 전극 및 상기 반도체층 상에 위치하여 상기 반도체층의 양측 단부를 노출시키는 소오스/드레인 콘택홀을 구비하는 층간절연막을 더욱 포함하는 것이 바람직하다. 이 때, 상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴은 상기 노출된 반도체층 상에 위치한다. 상기 반도체층은 다결정 실리콘막인 것이 바람직하다.
상기 기술적 과제를 이루기 위하여 본 발명은 평판표시장치의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고; 상기 기판 상에 반도체층을 형성하고; 상기 반도체층 상에 게이트 전극을 형성하고; 상기 게이트 전극 및 상기 반도체층을 덮는 층간절연막을 형성하고; 상기 층간절연막 내에 상기 반도체층의 양측 단부를 노출시키는 소오스/드레인 콘택홀을 형성하고; 상기 층간절연막 상에 위치하여 상기 소오스/드레인 콘택홀을 통해 상기 반도체층의 양측 단부에 접하고, 차례로 적층된 내열성 금속막 패턴, 알루미늄계 금속막 패턴 및 캡핑 금속막 패턴을 구비하는 소오스/드레인 전극을 형성하는 것을 포함한다.
상기 소오스/드레인 전극을 형성하는 것은 상기 소오스/드레인 콘택홀을 통해 노출된 상기 반도체층을 포함한 기판 전면에 내열성 금속막을 적층하고, 이를 패터닝하여 내열성 금속막 패턴을 형성하고; 상기 내열성 금속막 패턴 상에 알루미늄계 금속막 및 캡핑 금속막을 차례로 적층하고, 상기 캡핑 금속막과 상기 알루미늄계 금속막을 차례로 패터닝하여 상기 알루미늄계 금속막 패턴과 상기 캡핑 금속막 패턴을 형성하는 것을 포함하는 것이 바람직하다. 이 경우, 상기 알루미늄계 금속막을 적층하기 전에 상기 내열성 금속막 패턴이 형성된 기판을 열처리하는 것이 바람직하다. 상기 기판을 열처리하기 전에 상기 내열성 금속막 패턴 상에 패시베이션 절연막을 적층하고, 상기 열처리 후 상기 알루미늄계 금속막을 적층하기 전에 상기 패시베이션 절연막을 제거하는 것을 포함하는 것이 바람직하다.
이와는 달리, 상기 소오스/드레인 전극을 형성하는 것은 상기 소오스/드레인 콘택홀을 통해 노출된 상기 반도체층을 포함한 기판 전면에 내열성 금속막, 알루미늄계 금속막, 캡핑 금속막을 차례로 적층하고; 상기 캡핑 금속막, 상기 알루미늄계 금속막 및 상기 내열성 금속막을 차례로 패터닝하여, 상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴을 형성하는 것을 포함하는 것이 바람직하다. 이 경우, 상기 내열성 금속막은 500Å이하의 두께로 형성하는 것이 바람직하다. 또한, 이 경우, 상기 제조방법은 상기 알루미늄계 금속막을 적층하기 전에 상기 내열성 금속막 상에 확산방지막을 형성하는 것을 더욱 포함하고, 상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴을 형성하는 것은 상기 캡핑 금속막, 상기 알루미늄계 금속막, 상기 확산방지막 및 상기 내열성 금속막을 차례로 패터닝함으로써, 확산방지막 패턴을 형성함과 동시에 수행하는 것이 바람직하다. 상기 알루미늄계 금속막을 적층하기 전에 상기 내열성 금속막 패턴이 형성된 기판을 열처리하는 것이 바람직하다. 상기 기판을 열처리하기 전에 상기 내열성 금속막 패턴 상에 패시베이션 절연막을 적층하고, 상기 열처리 후 상기 알루미늄계 금속막을 적층하기 전에 상기 패시베이션 절연막을 제거하는 것을 포함하는 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 평판표시장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 유리 또는 플라스틱 기판일 수 있다. 상기 기판(100) 상에 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 상기 기판(100)으로부터 유출되는 알칼리 이온과 같은 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
상기 버퍼층(105)상에 비정질 실리콘막을 적층하고, 이를 결정화하여 다결정 실리콘막을 형성하는 것이 바람직하다. 상기 비정질 실리콘막을 결정화하는 것은 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 수행할 수 있다.
이어서, 상기 다결정 실리콘막을 패터닝함으로써 상기 기판(100) 상에 반도체층(110)을 형성한다. 그리고 나서 상기 반도체층(110)을 포함한 기판 전면에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 상기 반도체층(110)의 소정부분에 대응하는 게이트 전극(120)을 형성한다. 상기 게이트 전극물질은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속인 것이 바람직하다. 더욱 바람직하게는 상기 게이트 전극물질은 몰리브덴-텅스텐이다.
이어서, 상기 게이트 전극(120)을 마스크로 하여 상기 반도체층(110)에 이온을 도핑함으로써, 상기 반도체층(110)에 소오스/드레인 영역들(110a)을 형성하고, 이와 동시에 상기 소오스/드레인 영역들(110a) 사이에 개재된 채널 영역(110b)을 정의한다. 그리고 나서, 상기 게이트 전극(120)을 덮는 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막이다. 그 후, 상기 층간절연막(125) 및 상기 게이트 절연막(115) 내에 상기 반도체층(110)의 소오스/드레인 영역들(110a)을 각각 노출시키는 소오스/드레인 콘택홀들(125a)을 형성한다.
이어서, 상기 소오스/드레인 콘택홀들(125a)이 형성된 기판 상에 내열성 금속막을 적층하고 이를 패터닝함으로써, 내열성 금속막 패턴(131a)을 형성한다. 상기 내열성 금속막은 고융점을 가질 뿐 아니라 열안정성이 우수한 막으로, 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)로 이루어진 군에서 선택되는 하나의 금속을 사용하여 형성하는 것이 바람직하다. 상기 내열성 금속막 패턴(131a)은 1000Å이상의 두께를 갖는 것이 바람직하다.
이어서, 상기 내열성 금속막(131a)을 포함하는 기판 전면에 패시베이션 절연막(140)을 형성하는 것이 바람직하다. 상기 패시베이션 절연막(140)은 실리콘 산화막 또는 실리콘 질화막으로 형성한다. 바람직하게는 상기 패시베이션 절연막(140)은 실리콘 질화막으로 형성한다. 그리고 나서, 상기 패시베이션 절연막(140)이 적층된 기판을 약 380℃의 온도로 열처리한다. 상기 열처리는 상기 소오스/드레인 영역들(110a)에 도핑된 이온을 활성화시키는 역할을 한다. 또한, 상기 패시베이션 절연막(140)을 실리콘 질화막으로 형성하고 상기 열처리를 수행함으로써, 상기 실리콘 질화막 내에 풍부하게 함유된 수소를 상기 반도체층(110)으로 확산시킬 수 있다. 상기 반도체층(110)으로 확산된 수소는 상기 반도체층(110) 내의 불완전결합(dangling bond)을 패시베이션 할 수 있다. 이 때, 상기 내열성 전도성막(130a)은 상기 열처리온도에서도 안정한 특성을 보인다.
도 2b를 참조하면, 상기 패시베이션 절연막(140)을 전면식각함으로써, 상기 내열성 전도성막 패턴(131a) 및 상기 층간절연막(125)을 노출시킨다. 상기 패시베이션 절연막(140)을 전면식각하는 것은 건식식각을 사용하여 수행하는 것이 바람직하다.
이어서, 상기 노출된 내열성 전도성막 패턴(131a) 상에 알루미늄계 금속막(130c) 및 캡핑 금속막(130d)을 차례로 적층한다.
상기 알루미늄계 금속막(130c)은 알루미늄을 포함하는 금속막으로 낮은 비저항을 나타낸다. 상기 알루미늄계 금속막(130c)은 알루미늄, 알루미늄-실리콘(AlSi), 알루미늄-네오디늄(AlNd) 및 알루미늄-구리(AlCu)로 이루어진 군에서 선택되는 하나의 금속을 사용하여 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 알루미늄 금속막(130c)은 소정 비율의 실리콘이 포함된 알루미늄-실리콘(AlSi)을 사용하여 형성하는 것이 바람직하다. 상기 알루미늄계 금속막(130c)은 상기 내열성 금속막(130a)에 비해 비저항이 낮은 장점이 있으나, 상기 내열성 금속막(130a)에 비해 융점이 낮아 열적으로 불안정하다. 따라서, 상기 열처리 공정을 진행한 후 상기 알루미늄계 금속막(130c)을 적층한다.
상기 알루미늄계 금속막(130c)은 상기 내열성 금속막 패턴(131a)으로 인해 상기 반도체층(110)에 접하지 않는다. 상기 알루미늄계 금속막(130c)이 상기 반도체층(110)에 접하는 경우, 상기 반도체층(110)의 실리콘이 상기 알루미늄계 금속막(130c) 내로 확산되어 불량을 일으킬 수 있기 때문이다. 한편, 상기 반도체층(110)을 레이저를 사용하여 결정화 즉, ELA 또는 SLS를 사용하여 결정화함으로써 다결정 실리콘막을 형성한 경우 상기 다결정 실리콘막은 표면돌기부로 인한 거친 표면을 가질 수 있다. 이 경우, 상기 내열성 금속막 패턴(131a)은 1000Å이상의 두께를 갖도록 형성함으로써 상기 다결정 실리콘막의 표면돌기부와 상기 알루미늄계 금속막(130c)을 접촉하지 못하도록 할 수 있다.
상기 캡핑 금속막(130d)은 상기 알루미늄계 금속막(130c)의 힐락(hillock)과 같은 불량을 방지해 주는 역할을 하는 막으로 티타늄(Ti) 또는 탄탈륨(Ta)를 사용하여 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 캡핑 금속막(130d) 상에 포토레지스트 패턴(미도시)을 형성하고, 이를 마스크로 하여 상기 캡핑 금속막(130d) 및 상기 알루미늄계 금속막(130c)을 차례로 식각한다. 이로써, 상기 내열성 전도성막 패턴(131a), 상기 내열성 전도성막 패턴(131a) 상에 위치하는 알루미늄계 금속막 패턴(131c) 및 상기 캡핑 금속막 패턴(131d)이 차례로 적층된 소오스/드레인 전극(131)을 형성한다. 이와 동시에, 상기 층간절연막(125) 상의 소정영역에 상기 알루미늄계 금속막 패턴(135c) 및 상기 캡핑 금속막 패턴(135d)이 차례로 적층된 신호배선(135)을 형성한다. 이와는 달리, 상기 신호배선(135)은 상기 알루미늄계 금속막 패턴(135c) 하부에 내열성 전도성막(미도시)이 위치하도록 형성할 수 있다. 상기 신호배선(135)은 상기 낮은 비저항을 갖는 알루미늄계 금속막 패턴(135c)으로 인해 배선저항이 크게 감소할 수 있다.
도 2d를 참조하면, 상기 소오스/드레인 전극(131) 및 상기 신호배선(135)을 덮는 비아홀 절연막(160)을 형성한다. 상기 비아홀 절연막(160)은 유기막, 무기막 또는 유·무기복합막으로 형성할 수 있다. 그리고 나서, 상기 비아홀 절연막(160) 내에 상기 소오스/드레인 전극들(131) 중 어느 하나를 노출시키는 비아홀(160a)을 형성한다. 상기 노출된 소오스/드레인 전극(131) 상에 화소전극물질을 적층하고 이를 패터닝함으로써, 상기 비아홀 절연막 상에 화소전극(170)을 형성한다.
평판표시장치에 있어서, 상기 화소전극(170)은 일반적으로 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용하여 형성한다.
상기 화소전극(170)은 상기 캡핑 금속막 패턴(131d)으로 인해 상기 알루미늄계 금속막 패턴(131c)에 접하는 것이 방지된다. 이로써, 상기 화소전극(170)과 상기 알루미늄계 금속막 패턴(131c) 사이에 접촉저항이 증가하는 것을 막을 수 있다. 이를 위해 상기 캡핑 금속막 패턴(131d)은 약 100Å의 두께로 형성하는 것이 바람직하다.
이어서, 유기전계발광표시장치의 경우 상기 화소전극(170)을 덮는 화소정의막(175)을 형성하는 것이 바람직하다. 상기 화소정의막(175)은 BCB(benzocyclobutene), 아크릴계 고분자 및 이미드계 고분자로 이루어진 군에서 선택되는 하나를 사용하여 형성할 수 있다. 이어서, 상기 화소정의막(175)내에 상기 화소전극(170)을 노출시키는 개구부(175a)를 형성한다. 그리고 나서, 상기 개구부(175a)내에 노출된 화소전극(170) 상에 적어도 유기발광층을 구비하는 유기기능막(200)을 형성한다. 상기 유기기능막(200)은 정공주입층(HIL), 정공수송층(HTL), 정공저지층(HBL), 전자수송층(ETL) 및 전자주입층(EIL)로 이루어진 군에서 선택되는 하나 이상을 더욱 포함하는 것이 바람직하다. 그리고 나서, 상기 유기기능막(200) 상에 대향전극(220)을 형성한다.
이와는 달리, 액정표시장치의 경우 상기 화소전극(170)을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 하부기판의 제조를 완성한다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 평판표시장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 유리 또는 플라스틱 기판일 수 있다. 상기 기판(100) 상에 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 상기 기판(100)으로부터 유출되는 알칼리 이온과 같은 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
상기 버퍼층(105)상에 비정질 실리콘막을 적층하고, 이를 결정화하여 다결정 실리콘막을 형성하는 것이 바람직하다. 상기 비정질 실리콘막을 결정화하는 것은 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 수행할 수 있다.
이어서, 상기 다결정 실리콘막을 패터닝함으로써, 상기 기판(100) 상에 반도체층(110)을 형성한다. 그리고 나서 상기 반도체층(110)을 포함한 기판 전면에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115) 상에 게이트 전극물질을 적층하고 이를 패터닝함으로써, 상기 반도체층(110)의 소정부분에 대응하는 게이트 전극(120)을 형성한다. 상기 게이트 전극물질은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속인 것이 바람직하다. 더욱 바람직하게는 상기 게이트 전극물질은 몰리브덴-텅스텐 합금이다.
이어서, 상기 게이트 전극(120)을 마스크로 하여 상기 반도체층(110)에 이온을 도핑함으로써, 상기 반도체층(110)에 소오스/드레인 영역들(110a)을 형성하고, 이와 동시에 상기 소오스/드레인 영역들(110a) 사이에 개재된 채널 영역(110b)을 정의한다. 그리고 나서, 상기 게이트 전극(120)을 덮는 층간절연막(125)을 형성한다. 상기 층간절연막(125)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막이다. 그 후, 상기 층간절연막(125) 및 상기 게이트 절연막(115) 내에 상기 반도체층(110)의 소오스/드레인 영역들(110a)을 각각 노출시키는 소오스/드레인 콘택홀들(125a)을 형성한다.
이어서, 상기 소오스/드레인 콘택홀들(125a)이 형성된 기판 상에 내열성 금속막(130a)을 적층한다. 상기 내열성 금속막(130a)은 고융점을 가질 뿐 아니라 열안정성이 우수한 막으로, 바람직하게는 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)로 이루어진 군에서 선택되는 하나의 금속을 사용하여 형성하는 것이 바람직하다. 상기 내열성 금속막(130a)은 500Å 이하의 두께를 갖도록 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 내열성 금속막(130a)는 100 내지 300Å의 두께로 형성한다.
상기 내열성 금속막(130a) 상에 패시베이션 절연막(140)을 형성하는 것이 바람직하다. 상기 패시베이션 절연막(140)은 실리콘 산화막 또는 실리콘 질화막으로 형성한다. 바람직하게는 상기 패시베이션 절연막(140)은 실리콘 질화막으로 형성한다. 그리고 나서, 상기 패시베이션 절연막(140)이 적층된 기판을 약 380℃의 온도로 열처리한다. 상기 열처리는 상기 소오스/드레인 영역들(110a)에 도핑된 이온을 활성화시키는 역할을 한다. 또한, 상기 패시베이션 절연막(140)을 실리콘 질화막으로 형성하고 상기 열처리를 수행함으로써, 상기 실리콘 질화막 내에 풍부하게 함유된 수소를 상기 반도체층(110)으로 확산시킬 수 있다. 상기 반도체층(110)으로 확산된 수소는 상기 반도체층(110) 내의 불완전결합(dangling bond)을 패시베이션 할 수 있다. 이 때, 상기 내열성 전도성막(130a)은 상기 열처리온도에서도 안정한 특성을 보인다.
이어서, 상기 패시베이션 절연막(140)을 전면식각함으로써, 상기 내열성 금속막(130a)을 노출시킨다. 상기 패시베이션 절연막(140)을 전면식각하는 것은 건식식각을 사용하여 수행하는 것이 바람직하다.
도 3b를 참조하면, 상기 노출된 내열성 금속막(130a) 상에 알루미늄계 금속막(130c) 및 캡핑 금속막(130d)을 차례로 적층한다.
상기 알루미늄계 금속막(130c)은 알루미늄을 포함하는 금속막으로 낮은 비저항을 나타낸다. 상기 알루미늄계 금속막(130c)는 알루미늄(Al), 알루미늄-실리콘(AlSi), 알루미늄-네오디늄(AlNd) 및 알루미늄-구리(AlCu)로 이루어진 군에서 선택되는 하나의 금속을 사용하여 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 알루미늄 금속막(130b)은 소정 비율의 실리콘이 포함된 알루미늄-실리콘(AlSi)을 사용하여 형성한다. 상기 알루미늄계 금속막(130c)은 상기 내열성 금속막(130a)에 비해 비저항이 낮은 장점이 있으나, 상기 내열성 금속막(130a)에 비해 융점이 낮아 열적으로 불안정하다. 따라서, 상기 열처리 공정을 진행한 후, 상기 알루미늄계 금속막(130b)을 적층한다.
상기 알루미늄계 금속막(130c)은 상기 내열성 금속막(130a)으로 인해 상기 반도체층(110)에 접하지 않는다. 상기 알루미늄계 금속막(130c)이 상기 반도체층(110)에 접하는 경우, 상기 반도체층(110)의 실리콘이 상기 알루미늄계 금속막(130c) 내로 확산되어 불량을 일으킬 수 있기 때문이다.
한편, 상기 반도체층(110)을 레이저를 사용하여 결정화 즉, ELA 또는 SLS를 사용하여 결정화함으로써 다결정 실리콘막을 형성한 경우, 상기 다결정 실리콘막은 표면돌기부로 인한 거친 표면을 가질 수 있다. 이 경우, 상기 500Å 이하의 두께를 갖는 상기 내열성 금속막(130a)은 상기 표면돌기부가 상기 알루미늄계 금속막(130c)과 접촉하는 것을 충분히 막아주지 못한다. 따라서, 상기 알루미늄계 금속막(130c)을 형성하기 전에 상기 내열성 금속막(130a) 상에 확산방지막(130b)을 형성하는 것이 바람직하다.
상기 확산방지막(130b)은 티타늄(Ti) 또는 탄탈륨(Ta)을 사용하여 형성하는 것이 바람직하다. 또한, 상기 확산방지막(130b)은 500 내지 1500 Å의 두께로 형성하는 것이 바람직하다. 상기 반도체층(110)이 비정질 실리콘층이거나, MIC 또는 MILC로 결정화된 다결정 실리콘층인 경우 즉, 상기 반도체층(110)이 표면 돌기부 등이 없는 양호한 표면특성을 갖는 경우에는 상기 확산방지막(130b)을 형성하지 않을 수 있다.
상기 캡핑 금속막(130d)은 티타늄(Ti) 또는 탄탈륨(Ta)를 사용하여 형성하는 것이 바람직하다. 상기 캡핑 금속막(130d)은 상기 알루미늄계 금속막(130c)의 힐락(hillock)과 같은 불량을 방지해 주는 역할을 한다.
도 3c를 참조하면, 상기 캡핑 금속막(130d) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 캡핑 금속막(130d), 상기 알루미늄계 금속막(130c), 상기 확산방지막(130b) 및 상기 내열성 금속막(130a)을 차례로 식각한다. 이로써, 상기 내열성 금속막 패턴(131a), 상기 확산방지막 패턴(131b), 상기 알루미늄계 금속막 패턴(131c) 및 상기 캡핑 금속막 패턴(131d)이 차례로 적층된 소오스/드레인 전극들(131)을 형성한다. 상기 식각은 건식식각을 사용하여 수행하는 것이 바람직하다. 상기 내열성 금속막(130b)을 500Å 이하의 두께로 형성함으로써, 상술한 바와 같이 상기 캡핑 금속막(130d), 상기 알루미늄계 금속막(130c), 상기 확산방지막(130b) 및 상기 내열성 금속막(130b)을 동시에 식각하는 것을 가능하게 할 수 있다.
한편, 상기 소오스/드레인 전극들(131)을 형성함과 동시에 상기 층간절연막(125) 상에 신호배선(135)을 형성한다. 상기 신호배선(135)은 내열성 금속막 패턴(135a), 확산방지막 패턴(135b), 알루미늄계 금속막 패턴(135c) 및 캡핑 금속막 패턴(135d)이 차례로 적층된 구조를 갖는다. 상기 신호배선(135)은 상기 비저항이 낮은 물질로 이루어진 알루미늄계 금속막 패턴(135c)으로 인해 배선저항이 크게 감소할 수 있다.
도 3d를 참조하면, 상기 소오스/드레인 전극(131) 및 상기 신호배선(135)을 덮는 비아홀 절연막(160)을 형성한다. 상기 비아홀 절연막(160)은 유기막, 무기막 또는 유·무기복합막으로 형성할 수 있다. 그리고 나서, 상기 비아홀 절연막(160) 내에 상기 소오스/드레인 전극들(131) 중 어느 하나를 노출시키는 비아홀(160a)을 형성한다. 상기 노출된 소오스/드레인 전극(131) 상에 화소전극물질을 적층하고 이를 패터닝함으로써, 상기 비아홀 절연막(160) 상에 화소전극(170)을 형성한다.
평판표시장치에 있어서, 상기 화소전극(170)은 일반적으로 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용하여 형성한다.
상기 화소전극(170)은 상기 캡핑 금속막 패턴(131d)으로 인해 상기 알루미늄계 금속막 패턴(131c)에 접하는 것이 방지된다. 이로써, 상기 화소전극(170)과 상기 알루미늄계 금속막 패턴(131c) 사이에 접촉저항이 증가하는 것을 막을 수 있다. 이를 위해 상기 캡핑 금속막 패턴(131d)은 약 100Å의 두께로 형성하는 것이 바람직하다.
이어서, 유기전계발광표시장치의 경우 상기 화소전극(170)을 덮는 화소정의막(175)을 형성하는 것이 바람직하다. 상기 화소정의막(175)은 BCB(benzocyclobutene), 아크릴계 고분자 및 이미드계 고분자로 이루어진 군에서 선택되는 하나를 사용하여 형성할 수 있다. 이어서, 화소정의막(175)내에 상기 화소전극(170)을 노출시키는 개구부(175a)를 형성한다. 그리고 나서, 상기 개구부(175a)내에 노출된 화소전극(170) 상에 적어도 유기발광층을 구비하는 유기기능막(200)을 형성한다. 상기 유기기능막(200)은 정공주입층(HIL), 정공수송층(HTL), 정공저지층(HBL), 전자수송층(ETL) 및 전자주입층(EIL)로 이루어진 군에서 선택되는 하나 이상을 더욱 포함하는 것이 바람직하다. 그리고 나서, 상기 유기기능막(200) 상에 대향전극(220)을 형성한다.
이와는 달리, 액정표시장치의 경우 상기 화소전극(170)을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 어레이기판의 제조를 완성한다.
상술한 바와 같이 본 발명에 따르면, 소오스/드레인 전극을 내열성 금속막, 알루미늄계 금속막 및 캡핑 금속막을 구비하도록 형성함으로써, 낮은 배선저항, 열적안정성 및 화소전극과의 접촉저항 특성이 개선된 평판표시장치를 얻을 수 있다.
도 1은 종래기술에 따른 평판표시장치에 있어서의 박막트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 평판표시장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 평판표시장치의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 절연기판 110 : 반도체층
131 : 소오스/드레인 전극 131a : 내열성 금속막 패턴
131b : 확산방지막 패턴 131b : 알루미늄계 금속막 패턴
131c : 캡핑 금속막

Claims (21)

  1. 기판;
    상기 기판 상에 차례로 적층된 내열성 금속막 패턴, 알루미늄계 금속막 패턴및 캡핑 금속막 패턴을 구비하는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 내열성 금속막 패턴은 크롬(Cr), 크롬 합금(Cr alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것을 특징으로 하는 평판표시장치.
  3. 제 2 항에 있어서,
    상기 내열성 금속막 패턴은 몰리브덴-텅스텐 합금(MoW)으로 이루어진 것을 특징으로 하는 평판표시장치.
  4. 제 1 항에 있어서,
    상기 알루미늄계 금속막 패턴은 Al, AlSi, AlNd 및 AlCu로 이루어진 군에서 선택되는 하나의 금속으로 이루어진 것을 특징으로 하는 평판표시장치.
  5. 제 4 항에 있어서,
    상기 알루미늄계 금속막 패턴은 AlSi로 이루어진 것을 특징으로 하는 평판표시장치.
  6. 제 1 항에 있어서,
    상기 캡핑 금속막 패턴은 Ti 또는 Ta로 이루어진 것을 특징으로 하는 평판표시장치.
  7. 제 1 항에 있어서,
    상기 내열성 금속막 패턴과 상기 알루미늄계 금속막 패턴 사이에 위치하는 확산방지막 패턴을 더욱 포함하는 것을 특징으로 하는 평판표시장치.
  8. 제 7 항에 있어서,
    상기 확산방지막 패턴은 Ti 또는 Ta로 이루어진 것을 특징으로 하는 평판표시장치.
  9. 제 1 항에 있어서,
    상기 내열성 금속막 패턴은 1000Å 이상의 두께를 갖는 것을 특징으로 하는 평판표시장치.
  10. 제 1 항에 있어서,
    상기 내열성 금속막 패턴은 500Å 이하의 두께를 갖고;
    상기 내열성 금속막 패턴과 상기 알루미늄계 금속막 패턴 사이에 위치하는 확산방지막 패턴을 더욱 포함하는 것을 특징으로 하는 평판표시장치.
  11. 제 1 항에 있어서,
    상기 기판 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 전극;
    상기 게이트 전극 및 상기 반도체층 상에 위치하여 상기 반도체층의 양측 단부를 노출시키는 소오스/드레인 콘택홀을 구비하는 층간절연막을 더욱 포함하고,
    상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴은 상기 노출된 반도체층 상에 위치하는 것을 특징으로 하는 평판표시장치.
  12. 제 1 항에 있어서,
    상기 반도체층은 다결정 실리콘막인 것을 특징으로 하는 평판표시장치.
  13. 기판을 제공하고;
    상기 기판 상에 반도체층을 형성하고;
    상기 반도체층 상에 게이트 전극을 형성하고;
    상기 게이트 전극 및 상기 반도체층을 덮는 층간절연막을 형성하고;
    상기 층간절연막 내에 상기 반도체층의 양측 단부를 노출시키는 소오스/드레인 콘택홀을 형성하고;
    상기 층간절연막 상에 위치하여 상기 소오스/드레인 콘택홀을 통해 상기 반도체층의 양측 단부에 접하고, 차례로 적층된 내열성 금속막 패턴, 알루미늄계 금속막 패턴 및 캡핑 금속막 패턴을 구비하는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 소오스/드레인 전극을 형성하는 것은
    상기 소오스/드레인 콘택홀을 통해 노출된 상기 반도체층을 포함한 기판 전면에 내열성 금속막을 적층하고, 이를 패터닝하여 내열성 금속막 패턴을 형성하고,
    상기 내열성 금속막 패턴 상에 알루미늄계 금속막 및 캡핑 금속막을 차례로 적층하고, 상기 캡핑 금속막과 상기 알루미늄계 금속막을 차례로 패터닝하여 상기 알루미늄계 금속막 패턴과 상기 캡핑 금속막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 알루미늄계 금속막을 적층하기 전에
    상기 내열성 금속막 패턴이 형성된 기판을 열처리하는 것을 더욱 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 기판을 열처리하기 전에 상기 내열성 금속막 패턴 상에 패시베이션 절연막을 적층하고,
    상기 열처리 후 상기 알루미늄계 금속막을 적층하기 전에 상기 패시베이션 절연막을 제거하는 것을 더욱 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  17. 제 13 항에 있어서,
    상기 소오스/드레인 전극을 형성하는 것은
    상기 소오스/드레인 콘택홀을 통해 노출된 상기 반도체층을 포함한 기판 전면에 내열성 금속막, 알루미늄계 금속막, 캡핑 금속막을 차례로 적층하고,
    상기 캡핑 금속막, 상기 알루미늄계 금속막 및 상기 내열성 금속막을 차례로 패터닝하여, 상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 내열성 금속막은 500Å이하의 두께로 형성하는 것을 특징으로 하는 평판표시장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 알루미늄계 금속막을 적층하기 전에 상기 내열성 금속막 상에 확산방지막을 형성하는 것을 더욱 포함하고,
    상기 내열성 금속막 패턴, 상기 알루미늄계 금속막 패턴 및 상기 캡핑 금속막 패턴을 형성하는 것은 상기 캡핑 금속막, 상기 알루미늄계 금속막, 상기 확산방지막 및 상기 내열성 금속막을 차례로 패터닝함으로써, 확산방지막 패턴을 형성함과 동시에 수행하는 것을 특징으로 하는 평판표시장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 알루미늄계 금속막을 적층하기 전에
    상기 내열성 금속막 패턴이 형성된 기판을 열처리하는 것을 더욱 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 기판을 열처리하기 전에 상기 내열성 금속막 패턴 상에 패시베이션 절연막을 적층하고,
    상기 열처리 후 상기 알루미늄계 금속막을 적층하기 전에 상기 패시베이션 절연막을 제거하는 것을 더욱 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
KR1020030094815A 2003-12-22 2003-12-22 평판표시장치 및 그의 제조방법 KR100623247B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020030094815A KR100623247B1 (ko) 2003-12-22 2003-12-22 평판표시장치 및 그의 제조방법
JP2004202318A JP2005181973A (ja) 2003-12-22 2004-07-08 フラットパネルディスプレイ装置及びその製造方法
EP04090492A EP1548838B1 (en) 2003-12-22 2004-12-14 Method of fabricating source/drain electrode for flat panel display device
DE602004021553T DE602004021553D1 (de) 2003-12-22 2004-12-14 Herstellungsverfahren für Source/Drain Elektrode für Flachbildschirm
AT04090492T ATE434269T1 (de) 2003-12-22 2004-12-14 Herstellungsverfahren für source/drain elektrode für flachbildschirm
US11/010,274 US7294924B2 (en) 2003-12-22 2004-12-14 Flat panel display device and method of fabricating the same
CN2004100104401A CN1637566B (zh) 2003-12-22 2004-12-22 平板显示装置以及制造它的方法
JP2007141021A JP4886600B2 (ja) 2003-12-22 2007-05-28 フラットパネルディスプレイ装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030094815A KR100623247B1 (ko) 2003-12-22 2003-12-22 평판표시장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20050063412A true KR20050063412A (ko) 2005-06-28
KR100623247B1 KR100623247B1 (ko) 2006-09-18

Family

ID=34545889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094815A KR100623247B1 (ko) 2003-12-22 2003-12-22 평판표시장치 및 그의 제조방법

Country Status (7)

Country Link
US (1) US7294924B2 (ko)
EP (1) EP1548838B1 (ko)
JP (2) JP2005181973A (ko)
KR (1) KR100623247B1 (ko)
CN (1) CN1637566B (ko)
AT (1) ATE434269T1 (ko)
DE (1) DE602004021553D1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626008B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
KR20140087758A (ko) * 2012-12-31 2014-07-09 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR20140087759A (ko) * 2012-12-31 2014-07-09 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR20160076007A (ko) * 2014-12-19 2016-06-30 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
KR20170005961A (ko) * 2015-07-06 2017-01-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20180062729A (ko) * 2016-12-01 2018-06-11 현대오트론 주식회사 전력 반도체 소자의 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007011061A1 (en) 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100667087B1 (ko) 2005-09-30 2007-01-11 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
TWI267213B (en) * 2006-01-27 2006-11-21 Ind Tech Res Inst Organic light emitting device with integrated color filter and method of manufacturing the same
US7816240B2 (en) 2006-02-23 2010-10-19 Acorn Technologies, Inc. Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source(s) and/or drain(s)
JP4713433B2 (ja) * 2006-05-15 2011-06-29 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ
KR101198218B1 (ko) * 2006-06-19 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100965260B1 (ko) * 2008-01-25 2010-06-22 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101147428B1 (ko) * 2009-02-09 2012-05-23 삼성모바일디스플레이주식회사 유기 발광 표시 장치
JP5604855B2 (ja) * 2009-11-17 2014-10-15 富士通株式会社 半導体装置及びその製造方法
KR101056431B1 (ko) * 2010-06-04 2011-08-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 구비한 표시 장치 및 그 제조 방법
JP5527225B2 (ja) * 2011-01-14 2014-06-18 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2012252829A (ja) * 2011-06-01 2012-12-20 Seiko Epson Corp 発光装置の製造方法
JP2013080159A (ja) * 2011-10-05 2013-05-02 Japan Display East Co Ltd 液晶表示装置およびその製造方法
CN107393828A (zh) * 2017-07-12 2017-11-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法及薄膜晶体管
CN107221610B (zh) * 2017-07-25 2019-03-12 南京迈智芯微光电科技有限公司 一种提高性能的硅基有机发光器件及其制造方法
CN115589718A (zh) * 2021-07-05 2023-01-10 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024116264A1 (ja) * 2022-11-29 2024-06-06 日清紡マイクロデバイス株式会社 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH03240027A (ja) 1990-02-19 1991-10-25 Mitsubishi Electric Corp 表示装置
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JPH06188265A (ja) * 1992-12-22 1994-07-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3401843B2 (ja) * 1993-06-21 2003-04-28 ソニー株式会社 半導体装置における多層配線の形成方法
JPH10253976A (ja) * 1997-03-12 1998-09-25 Toshiba Corp 液晶表示素子
US5913146A (en) * 1997-03-18 1999-06-15 Lucent Technologies Inc. Semiconductor device having aluminum contacts or vias and method of manufacture therefor
TW531684B (en) * 1997-03-31 2003-05-11 Seiko Epson Corporatoin Display device and method for manufacturing the same
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH11340462A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd 液晶表示装置およびその製造方法
JP3308498B2 (ja) * 1998-07-31 2002-07-29 富士通株式会社 液晶表示パネル
JP3514985B2 (ja) 1998-11-06 2004-04-05 シャープ株式会社 アクティブマトリクス基板
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP2000307118A (ja) * 1999-04-21 2000-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP4522529B2 (ja) * 2000-03-29 2010-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100737910B1 (ko) 2000-11-27 2007-07-10 삼성전자주식회사 폴리실리콘형 박막트랜지스터 제조방법
KR100766493B1 (ko) * 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
JP4920140B2 (ja) 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
JP2003045966A (ja) 2001-08-02 2003-02-14 Seiko Epson Corp 薄膜半導体装置、電気光学装置、それを用いた投射型液晶表示装置並びに電子機器
JP2003140188A (ja) 2001-11-07 2003-05-14 Hitachi Ltd 液晶表示装置
JP2003186422A (ja) 2001-12-18 2003-07-04 Matsushita Electric Ind Co Ltd Ｅｌ表示装置
KR100451849B1 (ko) * 2001-12-31 2004-10-08 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
JP4216092B2 (ja) 2002-03-08 2009-01-28 株式会社半導体エネルギー研究所 液晶表示装置
JP4316896B2 (ja) * 2003-01-09 2009-08-19 株式会社 日立ディスプレイズ 表示装置とその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626008B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
KR20140087758A (ko) * 2012-12-31 2014-07-09 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR20140087759A (ko) * 2012-12-31 2014-07-09 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR20160076007A (ko) * 2014-12-19 2016-06-30 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
KR20170005961A (ko) * 2015-07-06 2017-01-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20180062729A (ko) * 2016-12-01 2018-06-11 현대오트론 주식회사 전력 반도체 소자의 제조방법

Also Published As

Publication number Publication date
JP4886600B2 (ja) 2012-02-29
JP2005181973A (ja) 2005-07-07
EP1548838B1 (en) 2009-06-17
KR100623247B1 (ko) 2006-09-18
EP1548838A1 (en) 2005-06-29
CN1637566A (zh) 2005-07-13
US7294924B2 (en) 2007-11-13
JP2007311809A (ja) 2007-11-29
US20050133793A1 (en) 2005-06-23
CN1637566B (zh) 2010-05-05
ATE434269T1 (de) 2009-07-15
DE602004021553D1 (de) 2009-07-30

Similar Documents

Publication Publication Date Title
KR100623247B1 (ko) 평판표시장치 및 그의 제조방법
KR100626007B1 (ko) 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법, 이박막 트랜지스터를 구비한 평판표시장치, 및 이평판표시장치의 제조방법
US7554118B2 (en) Thin film transistor, flat panel display having the same and a method of fabricating each
US8319715B2 (en) Active matrix type liquid crystal display device
US7557501B2 (en) Flat panel display device having molybdenum conductive layer
US7476901B2 (en) Poly-silicon thin film transistor array substrate and method for fabricating the same
JP2007173652A (ja) 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置
US20190243194A1 (en) Active matrix substrate and method for manufacturing same
KR100626008B1 (ko) 박막 트랜지스터, 및 이를 구비한 평판표시장치
KR20010002981A (ko) 수소화 비정질실리콘 박막트랜지스터의 저온 제조방법
JP2003255859A (ja) 薄膜トランジスタ基板及びその製造方法
KR100770265B1 (ko) 유기전계발광소자 및 그의 제조방법
KR100212270B1 (ko) 박막 트랜지스터 및 그 제조 방법
JPH0766422A (ja) 液晶表示装置用アレイ基板
JP2007324534A (ja) 薄膜トランジスタ基板、及びその製造方法
JP2005044851A (ja) 薄膜半導体素子、及び薄膜半導体素子の製造方法
KR100992131B1 (ko) 박막 트랜지스터 표시판
JP2001057434A (ja) 半導体装置
KR20170102144A (ko) 박막트랜지스터 기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180829

Year of fee payment: 13