JP4886600B2 - フラットパネルディスプレイ装置及びその製造方法 - Google Patents

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Description

本発明は,フラットパネルディスプレイ装置及びその製造方法に関し,特に,アクティブマトリクス型フラットパネルディスプレイ装置及びその製造方法に関する。
アクティブマトリクス型フラットパネルディスプレイ装置は,マトリクス状に配置されている単位画素を備える。このアクティブマトリクス型フラットパネルディスプレイ装置において,上記単位画素は,少なくとも一つの薄膜トランジスタ,薄膜トランジスタによって制御される画素電極,及び画素電極に対応する対向電極を含む。画素電極と対向電極との間に発光有機膜が介在された場合を有機電界発光素子といい,画素電極と対向電極との間に液晶が介在された場合を液晶表示素子という。
ここで,図1を参照しながら,従来に係るフラットパネルディスプレイ装置について説明する。図1は従来の技術に係るフラットパネルディスプレイ装置の薄膜トランジスタを示す断面図である。
図1に示すように,基板10上には半導体層20が形成されている。半導体層20上に,上記半導体層20を覆うゲート絶縁膜30を形成する。前記ゲート絶縁膜30上にゲート電極40を形成する。その後,前記ゲート電極40を覆う層間絶縁膜50を形成する。前記層間絶縁膜50内に,前記半導体層20の両側端部を露出させるコンタクトホール50aを形成する。ソース/ドレイン電極55は,前記層間絶縁膜50上に位置し,コンタクトホール50aを介して半導体層20の両側端部にそれぞれ接する。ソース/ドレイン電極55を形成する際,フラットパネルディスプレイ装置の信号配線(図示せず)も形成することができる。
ソース/ドレイン電極55及び前記信号配線はモリブデンを用いることで形成されている。ところが,モリブデンは,比抵抗(specific resistance)が高いため信号配線の配線抵抗を高め,信号配線において信号遅延を誘発させるおそれがあった。信号遅延はフラットパネルディスプレイ装置の画質低下を招く。これを解決するために,ソース/ドレイン電極55及び信号配線を,モリブデン膜と当該モリブデン膜上に位置し,低抵抗であるアルミニウム膜の二層膜に形成しようとする試みがあった。
しかしながら,ソース/ドレイン電極55のいずれか一方は,画素電極(図示せず)のITO膜と接するが,この場合,アルミニウム膜と上記ITO膜との間には酸化膜が形成される可能性があるため,画素電極とこれに接するソース/ドレイン電極55との間の接触抵抗が増加するおそれがあった。
本発明は,上記問題点に鑑みてなされたものであり,本発明の目的は,画素電極との接触抵抗特性を改善することが可能な,新規かつ改良されたフラットパネルディスプレイ装置及びその製造方法を提供することである。
上記課題を解決するために,本発明のある観点によれば,基板と,該基板上に順次積層された耐熱性金属膜パターン,アルミニウム系金属膜パターン,およびキャッピング金属膜パターンを備えるソース/ドレイン電極と,を含み,耐熱性金属膜パターンは,500Å以下の厚さを有し,耐熱性金属膜パターンとアルミニウム系金属膜パターンとの間には,拡散防止膜パターンがさらに含まれることを特徴とする,フラットパネルディスプレイ装置が提供される。
また,耐熱性金属膜パターンが,クロム,クロム合金,モリブデン,およびモリブデン合金からなる群より少なくとも一つ選択された金属から構成されてもよい。
また,耐熱性金属膜パターンは,モリブデン−タングステン合金から構成されてもよい。
また,アルミニウム系金属膜パターンは,Al,AlSi,AlNd,およびAlCuからなる群より少なくとも一つ選択された金属から構成されてもよい。
また,アルミニウム系金属膜パターンは,AlSiから構成されてもよい。
また,キャッピング金属膜パターンは,Ti又はTaから構成されてもよい。
また,拡散防止膜パターンは,Ti又はTaから構成されてもよい。
また,基板上に設けられる半導体層と,半導体層上に設けられるゲート電極と,ゲート電極及び半導体層上に設けられ,半導体層の両側端部を露出させるソース/ドレインコンタクトホールを備える層間絶縁膜とをさらに含み,耐熱性金属膜パターン,アルミニウム系金属膜パターン,およびキャッピング金属膜パターンは,露出した半導体層上に位置してもよい。
また,半導体層は,多結晶シリコン膜であってもよい。
また,上記課題を解決するために,本発明の別の観点によれば,基板を配置し,基板上に半導体層を形成し,半導体層上にゲート電極を形成し,ゲート電極及び半導体層上を覆う層間絶縁膜を形成し,層間絶縁膜内に,半導体層の両側端部を露出させるソース/ドレインコンタクトホールを形成し,半導体層上に設けられ,ソース/ドレインコンタクトホールを介して半導体層の両側端部に接するように,厚さが500Å以下の耐熱性金属膜パターンを積層し,さらに,拡散防止膜パターン,アルミニウム系金属膜パターン及びキャッピング金属膜パターンを順次積層することで少なくとも構成されるソース/ドレイン電極を形成することを含むことを特徴とするフラットパネルディスプレイ装置の製造方法が提供される。
また,ソース/ドレイン電極を形成することは,ソース/ドレインコンタクトホールを介して露出した半導体層を含んだ基板の全面に耐熱性金属膜,拡散防止膜,アルミニウム系金属膜,およびキャッピング金属膜を順次積層し,キャッピング金属膜,アルミニウム系金属膜,拡散防止膜,および耐熱性金属膜を順次パターニングすることで,耐熱性金属膜パターン,拡散防止膜パターン,アルミニウム系金属膜パターン,およびキャッピング金属膜パターンを形成することを含んでもよい。
また,拡散防止膜を積層する前に,耐熱性金属膜の形成された基板を熱処理することをさらに含んでもよい。
また,基板を熱処理する前に,耐熱性金属膜上にパッシベーション絶縁膜を積層し,熱処理後,拡散防止膜を積層する前に,パッシベーション絶縁膜を除去することをさらに含んでもよい。
以上説明したように,本発明によれば,ソース/ドレイン電極を,耐熱性金属膜,アルミニウム系金属膜及びキャッピング金属膜を備えるように形成することで,配線抵抗を低下させ,熱的安定性,および画素電極との接触抵抗特性が改善されたフラットパネルディスプレイ装置を製造することができる。
以下,本発明の好適な実施の形態について,添付図面を参照しながら詳細に説明する。なお,以下の説明及び添付図面において,略同一の機能及び構成を有する構成要素については,同一符号を付することにより,重複説明を省略する。なお,図面において,層の異なる層または基板「上」にあると言及する場合,それは他の層または基板上に直接形成できるか,それらの間に第3の層が介在できることを意味する。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
まず,図2A〜図2Dを参照しながら,第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法について説明する。なお,図2A〜図2Dは第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。
図2Aに示すように,まず基板100を用意する。なお,基板100はガラス又はプラスチック基板である。基板100上にバッファ層105を形成する。バッファ層105は基板100より流出するアルカリイオンのような不純物から,後続の工程で形成される薄膜トランジスタを保護するための層であって,シリコン酸化膜又はシリコン窒化膜で形成することができる。
なお,上記バッファ層105上にはアモルファスシリコン膜を積層し,これを結晶化して多結晶シリコン膜を形成することが好ましい。アモルファスシリコン膜の結晶化は,ELA(Excimer Laser Annealing),SLS(Sequential Lateral Solidification),MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法によって行うことができる。
次に,多結晶シリコン膜をパターニングすることにより,基板100上に半導体層110を形成する。その後,半導体層110を含んだ基板全面にゲート絶縁膜115を形成する。ゲート絶縁膜115上にゲート電極物質を積層し,これをパターニングすることにより,半導体層110の所定の部分に対応するゲート電極120を形成する。ゲート電極物質は,アルミニウム(Al),アルミニウム合金(Al alloy),モリブデン(Mo),およびモリブデン合金(Mo alloy)からなる群より選択された1種の金属であることが好ましく,さらに好ましくはモリブデン−タングステンである。
次に,ゲート電極120をマスクとして半導体層110にイオンをドープすることにより,半導体層110にソース/ドレイン領域110aを形成し,これと同時にソース/ドレイン領域110aの間に介在されたチャネル領域110bを定義する。その後,ゲート電極120を覆う層間絶縁膜125を形成する。層間絶縁膜125はシリコン酸化膜,シリコン窒化膜,またはこれらの複合膜である。次いで,層間絶縁膜125及びゲート絶縁膜115内に,半導体層110のソース/ドレイン領域110aをそれぞれ露出させるソース/ドレインコンタクトホール125aを形成する。
次に,ソース/ドレインコンタクトホール125aの形成された基板上に耐熱性金属膜を積層し,これをパターニングすることにより,耐熱性金属膜パターン(又は耐熱性金属膜)131aを形成する。耐熱性金属膜は,高融点を有し且つ熱安定性に優れた膜であって,クロム(Cr),クロム合金(Cr alloy),モリブデン(Mo),およびモリブデン合金(Mo alloy)からなる群より選択された1種の金属で形成されることが好ましく,さらに好ましくはモリブデン−タングステンで形成される。耐熱性金属膜パターン(又は耐熱性金属膜)131aは1000Å以上の厚さを有することが好ましい。
その次に,耐熱性金属膜(又は耐熱性金属膜パターン)131aを含む基板の全面にはパッシベーション絶縁膜140が形成されることが好ましい。パッシベーション絶縁膜140はシリコン酸化膜又はシリコン窒化膜で形成される。より好ましくは,パッシベーション絶縁膜140はシリコン窒化膜で形成されることである。その後,パッシベーション絶縁膜140の積層された基板を約380℃の温度で熱処理する。当該熱処理は,ソース/ドレイン領域110aにドープされたイオンを活性化させる役割を果たす。また,パッシベーション絶縁膜140をシリコン窒化膜で形成させ,熱処理を行うことで,シリコン窒化膜内に豊富に含有する水素を半導体層110に拡散させることができる。半導体層110に拡散した水素は,半導体層110内のダングリングボンド(dangling bond)をパッシベーションすることができる。この際,耐熱性金属膜131aは上記熱処理温度においても安定した特性を示す。
図2Bを参照すると,パッシベーション絶縁膜140を全面エッチングすることにより,上記耐熱性金属膜パターン(又は耐熱性金属膜)131a及び上記層間絶縁膜125を露出させる。上記パッシベーション絶縁膜140の全面エッチングはドライエッチングによって行うことが好ましい。
次に,上記露出された耐熱性金属膜パターン(又は耐熱性金属膜)131a上にアルミニウム系金属膜130c及びキャッピング金属膜130dを順次積層する。
アルミニウム系金属膜130cは,アルミニウムを含む金属膜であって,一般の金属と比べても,低い比抵抗を有する。アルミニウム系金属膜130cは,アルミニウム(Al),アルミニウム−シリコン(AlSi),アルミニウム−ネオジミウム(AlNd),およびアルミニウム−銅(AlCu)からなる群より選択された1種の金属で形成されることが好ましい。さらに好ましくは,アルミニウム系金属膜130cは,所定の割合のシリコンが含まれたアルミニウム−シリコン(AlSi)で形成されることが好ましい。アルミニウム系金属膜130cは,耐熱性金属膜131aに比べて比抵抗が低いという利点はあるが,耐熱性金属膜131aに比べて融点が低くて熱的に不安定である。したがって,熱処理工程を行った後,アルミニウム系金属膜130cを積層する。
アルミニウム系金属膜130cは,耐熱性金属膜パターン(又は耐熱性金属膜)131aによって半導体層110に接しない。アルミニウム系金属膜130cが上記半導体層110に接する場合,上記半導体層110のシリコンが上記アルミニウム系金属膜130c内に拡散して不良を引き起こすおそれがある。一方,半導体層110をレーザ,すなわちELA又はSLSによって結晶化することにより多結晶シリコン膜を形成した場合,多結晶シリコン膜の表面は表面突起部による荒い表面を形成させることができる。この際,上記耐熱性金属膜パターン(又は耐熱性金属膜)131aは,1000Å以上の厚さにすることにより,多結晶シリコン膜の表面突起部と上記アルミニウム系金属膜130cとを接触させないことが可能となる。
上記キャッピング金属膜130dは,上記アルミニウム系金属膜130cのヒロック(hillock)のような不良を防止する役割を果たす膜であって,チタニウム(Ti)又はタンタリウム(Ta)を用いて形成することが好ましい。
図2Cを参照すると,上記キャッピング金属膜130d上にフォトレジストパターン(図示せず)を形成し,これをマスクとしてキャッピング金属膜130d及びアルミニウム系金属膜130cを順次エッチングする。これにより,耐熱性金属膜パターン(又は耐熱性金属膜)131a,耐熱性金属膜パターン(又は耐熱性金属膜)131a上に位置するアルミニウム系金属膜パターン131c,及びキャッピング金属膜パターン131dが順次積層されたソース/ドレイン電極131が形成する。これと同時に,層間絶縁膜125上の所定の領域にアルミニウム系金属膜パターン135c及びキャッピング金属膜パターン135dが順次積層された信号配線135を形成する。これとは異なり,信号配線135はアルミニウム系金属膜パターン135cの下部に耐熱性金属膜パターン(図示せず)が位置するように形成することができる。信号配線135は,比抵抗の低いアルミニウム系金属膜パターン135cによって配線抵抗が大幅減少できる。
図2Dを参照すると,ソース/ドレイン電極131及び上記信号配線135を覆うビアホール絶縁膜160を形成する。ビアホール絶縁膜160は,有機膜,無機膜または有・無機複合膜で形成することができる。その後,上記ビアホール絶縁膜160内に上記ソース/ドレイン電極131のいずれか一方を露出させるビアホール160aを形成する。上記露出されたソース/ドレイン電極131上に画素電極物質を積層し,これをパターニングすることにより,上記ビアホール絶縁膜上に画素電極170を形成する。
フラットパネルディスプレイ装置において,上記画素電極170は一般にITO(Indium Tin Oxide)又はIZO(Indium Zinc Oxide)を用いて形成する。
画素電極170は,上記キャッピング金属膜パターン131dによって,アルミニウム系金属膜パターン131cに接することを防止することができる。これにより,画素電極170とアルミニウム系金属膜パターン131cとの間に接触抵抗が増加することを防ぐことができる。このため,キャッピング金属膜パターン131dは約100Åの厚さにすることが好ましい。
次に,有機電界発光表示装置の場合,上記画素電極170を覆う画素定義膜175を形成することが好ましい。上記画素定義膜175はBCB(benzocyclobutene),アクリル系高分子及びイミド系高分子からなる群より選ばれる画素を用いて形成することができる。上記画素定義膜175内に,上記画素電極170を露出させる開口部175aを形成する。その後,上記開口部175a内に露出された画素電極170上に,少なくとも有機発光層を備える有機機能膜200を形成する。上記有機機能膜200は,正孔注入層(HIL),正孔輸送層(HTL),正孔阻止層(HBL),電子輸送層(ETL)及び電子注入層(EIL)からなる群より選ばれる1つ以上をさらに含むことが好ましい。その後,上記有機機能膜200上に対向電極220を形成する。
これとは異なり,液晶表示装置の場合,上記画素電極170を覆う下部配向膜(図示せず)を形成することにより,液晶表示装置の下部基板の製造を完成する。
次に,図3A〜図3Dを参照しながら,第2の実施の形態に係るフラットパネルディスプレイ装置の製造方法について説明する。図3A〜図3Dは第2実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。
図3Aに示すように,まず基板100が用意される。基板100はガラス又はプラスチック基板である。基板100上にバッファ層105を形成する。バッファ層105は基板100から流出するアルカリイオンのような不純物から,後続の工程で形成される薄膜トランジスタを保護するための層であって,シリコン酸化膜又はシリコン窒化膜で形成することができる。
バッファ層105上にアモルファスシリコン膜を積層し,これを結晶化して多結晶シリコン膜を形成することが好ましい。上記アモルファスシリコン膜の結晶化はELA(Excimer Laser Annealing),SLS(Sequential Lateral Solidification),MIC(MetalInduced Crystallization),またはMILC(Metal Induced Lateral Crystallization)法によって行うことができる。
次に,多結晶シリコン膜をパターニングすることにより,基板100上に半導体層110を形成する。その後,上記半導体層110を含んだ基板の全面にゲート絶縁膜115を形成する。ゲート絶縁膜115上にゲート電極物質を積層し,これをパターニングすることにより,上記半導体層110の所定の部分に対応するゲート電極120を形成する。上記ゲート電極物質は,アルミニウム(Al),アルミニウム合金(Al alloy),モリブデン(Mo),モリブデン合金(Mo alloy)からなる群より選ばれる1種の金属であることが好ましく,さらに好ましくはモリブデン−タングステンである。
次に,ゲート電極120をマスクとして上記半導体層110上にイオンをドープすることにより,上記半導体層110にソース/ドレイン領域110aを形成し,これと同時にソース/ドレイン領域110aの間に介在されたチャネル領域110bを定義する。それから,ゲート電極120を覆う層間絶縁膜125を形成する。層間絶縁膜125はシリコン酸化膜,シリコン窒化膜又はこれらの複合膜である。その後,上記層間絶縁膜125及び上記ゲート絶縁膜115内に,上記半導体層110のソース/ドレイン領域110aをそれぞれ露出させるソース/ドレインコンタクトホール125aを形成する。
次いで,上記ソース/ドレインコンタクトホール125aの形成された基板上に耐熱性金属膜130aを積層する。上記耐熱性金属膜130aは,高融点を有し且つ熱安定性に優れた膜であって,好ましくはクロム(Cr),クロム合金(Cr alloy),モリブデン(Mo)及びモリブデン合金(Mo alloy)からなる群より選ばれる1種の金属で形成することが好ましく,さらに好ましくはモリブデン−タングステンで形成される。上記耐熱性金属膜130aは500Å以下の厚さにすることが好ましい。さらに好ましくは,上記耐熱性金属膜130aは100〜300Åの厚さにする。
耐熱性金属膜130a上にパッシベーション絶縁膜140を形成することが好ましい。パッシベーション絶縁膜140はシリコン酸化膜又はシリコン窒化膜で形成する。好ましくは,パッシベーション絶縁膜140はシリコン窒化膜で形成する。それから,パッシベーション絶縁膜140が積層された基板を約380℃の温度で熱処理する。上記熱処理は上記ソース/ドレイン領域110aにドープされたイオンを活性化させる役割を果たす。また,上記パッシベーション絶縁膜140をシリコン窒化膜で形成し上記熱処理を行うことにより,上記シリコン窒化膜内に豊かに含有された水素を上記半導体層110に拡散させることができる。上記半導体層110に拡散した水素は,上記半導体層110内のダングリングボンド(dangling bond)をパッシベーションすることができる。この際,上記耐熱性金属膜130aは上記熱処理温度においても安定した特性を示す。
次に,上記パッシベーション絶縁膜140を全面エッチングすることにより,上記耐熱性金属膜130aを露出させる。上記パッシベーション絶縁膜140の全面エッチングはドライエッチングによって行うことが好ましい。
図3Bを参照すると,上記露出した耐熱性金属膜130a上にアルミニウム系金属膜130c及びキャッピング金属膜130dを順次積層する。
上記アルミニウム系金属膜130cは,アルミニウムを含む金属膜であって,低い比抵抗を有する。上記アルミニウム系金属膜130cは,アルミニウム(Al),アルミニウム−シリコン(AlSi),アルミニウム−ネオジミウム(AlNd)及びアルミニウム−銅(AlCu)からなる群より選ばれる1種の金属で形成することが好ましい。さらに好ましくは,上記アルミニウム系金属膜130bは所定の割合のシリコンが含まれたアルミニウム−シリコン(AlSi)で形成する。上記アルミニウム系金属膜130cは,上記耐熱性金属膜130aに比べて比抵抗が低いという長所はあるが,上記耐熱性金属膜130aに比べて融点が低くて熱的に不安定である。したがって,上記熱処理工程を行った後,上記アルミニウム系金属膜130bを積層する。
上記アルミニウム系金属膜130cは,上記耐熱性金属膜130aによって上記半導体層110に接しない。上記アルミニウム系金属膜130cが上記半導体層110に接する場合には,上記半導体層110のシリコンが上記アルミニウム系金属膜130c内に拡散して不良を引き起こすおそれがある。
一方,上記半導体層110をレーザ,すなわちELA又はSLSを用いて結晶化することにより多結晶シリコン膜を形成した場合,上記多結晶シリコン膜は,表面突起部による荒い表面を持つことができる。この場合,上記500Å以下の厚さを有する上記耐熱性金属膜130aは,上記表面突起部が上記アルミニウム系金属膜130cと接触することを十分防ぐことができない。したがって,上記アルミニウム系金属膜130cを形成する前に,上記耐熱性金属膜130a上に拡散防止膜130bを形成することが好ましい。
拡散防止膜130bはチタニウム(Ti)又はタンタリウム(Ta)を用いて形成することが好ましい。また,上記拡散防止膜130bは500〜1500Åの厚さにすることが好ましい。上記半導体層110がアモルファスシリコン層であるかMIC又はMILCで結晶化された多結晶シリコン層である場合,すなわち上記半導体層110が表面突起部などのない良好な表面特性を有する場合には,上記拡散防止膜130bを形成しなくもよい。
キャッピング金属膜130dはチタニウム(Ti)又はタンタリウム(Ta)を用いて形成することが好ましい。上記キャッピング金属膜130dは上記アルミニウム系金属膜130cのヒロック(hillock)のような不良を防止する役割を果たす。
図3Cを参照すると,上記キャッピング金属膜130d上にフォトレジストパターン(図示せず)を形成し,上記フォトレジストパターンをマスクとして上記キャッピング金属膜130d,上記アルミニウム系金属膜130c,上記拡散防止膜130b及び上記耐熱性金属膜130aを順次エッチングする。これにより,上記耐熱性金属膜パターン(又は耐熱性金属膜)131a,上記拡散防止膜パターン131b,上記アルミニウム系金属膜パターン131c及び上記キャッピング金属膜パターン131dが順次積層されたソース/ドレイン電極131を形成する。上記エッチングはドライエッチングによって行うことが好ましい。上記耐熱性金属膜130aを500Å以下の厚さにすることにより,上述したように上記キャッピング金属膜130d,上記アルミニウム系金属膜130c,上記拡散防止膜130b及び上記耐熱性金属膜130aを同時にエッチングすることを可能にする。
一方,上記ソース/ドレイン電極131を形成すると同時に,上記層間絶縁膜125上に信号配線135を形成する。上記信号配線135は,耐熱性金属膜パターン135a,拡散防止膜パターン135b,アルミニウム系金属膜パターン135c及びキャッピング金属膜パターン135dが順次積層された構造を有する。上記信号配線135は,上記比抵抗の低い物質からなるアルミニウム系金属膜パターン135cによって配線抵抗が大幅減少できる。
図3Dを参照すると,上記ソース/ドレイン電極131及び上記信号配線135を覆うビアホール絶縁膜160を形成する。上記ビアホール絶縁膜160は有機膜,有機膜又は有・無機複合膜で形成することができる。その後,上記ビアホール絶縁膜160内に,上記ソース/ドレイン電極131のいずれか一方を露出させるビアホール160aを形成する。上記露出したソース/ドレイン電極131上に画素電極物質を積層し,これをパターニングすることにより,上記ビアホール絶縁膜160上に画素電極170を形成する。
フラットパネルディスプレイ装置において,上記画素電極170は一般にITO(Indium Tin Oxide)又はIZO(Indium Zinc Oxide)を用いて形成する。
画素電極170は,上記キャッピング金属膜パターン131dによって,上記アルミニウム系金属膜パターン131cに接することが防止される。これにより,上記画素電極170と上記アルミニウム系金属膜パターン131cとの間に接触抵抗が増加することを防ぐことができる。このため,上記キャッピング金属膜パターン131dは約100Åの厚さにすることが好ましい。
次に,有機電界発光表示装置の場合,上記画素電極170を覆う画素定義膜175を形成することが好ましい。上記画素定義膜175はBCB(benzocyclobutene),アクリル系高分子及びイミド系高分子からなる群より選ばれるいずれか1つを用いて形成することができる。次いで,画素定義膜175内に,上記画素電極170を露出させる開口部175aを形成する。その後,上記開口部175aを介して露出した画素電極170上に,少なくとも有機発光層を備える有機機能膜200を形成する。上記有機機能膜200は正孔注入層(HIL),正孔輸送層(HTL),正孔阻止層(HBL),電子輸送層(ETL)及び電子注入層(EIL)からなる群より選ばれる少なくとも1つをさらに含むことが好ましい。その後,上記有機機能膜200上に対向電極220を形成する。
これとは異なり,液晶表示装置の場合,上記画素電極170を覆う下部配向膜(図示せず)を形成することにより,液晶表示装置のアレイ基板の製造を完成する。
以上から,フラットディスプレイパネル装置について,配線抵抗を従来よりも大幅に低減させ,熱的安定性を向上させた装置を製造することが可能となった。
以上,添付図面を参照しながら本発明の好適な実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例を想定し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明は,フラットパネルディスプレイ装置及びその製造方法に適用可能である。
従来の技術に係るフラットパネルディスプレイ装置の薄膜トランジスタを示す断面図である。 第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第1の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第2の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第2の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第2の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。 第2の実施の形態に係るフラットパネルディスプレイ装置の製造方法を説明するための断面図である。
符号の説明
100 絶縁基板
110 半導体層
130c アルミニウム系金属膜
130d キャッピング金属膜
131 ソース/ドレイン電極
131a 耐熱性金属膜パターン(又は耐熱性金属膜)
131b 拡散防止膜パターン
131c アルミニウム系金属膜パターン
131d キャッピング金属膜パターン

Claims (8)

  1. 基板と;
    該基板上に順次積層された耐熱性金属膜パターン,アルミニウム系金属膜パターン,およびキャッピング金属膜パターンを備えるソース/ドレイン電極と;
    前記ソース/ドレイン電極上に形成され,当該ソース/ドレイン電極と接する画素電極と;
    を含み、
    前記耐熱性金属膜パターンは,100〜300Åの厚さを有し,
    前記耐熱性金属膜パターンと前記アルミニウム系金属膜パターンとの間には,拡散防止膜パターンがさらに含まれ
    前記耐熱性金属膜パターンが,クロム,クロム合金,モリブデン,およびモリブデン合金からなる群より少なくとも一つ選択された金属から構成され,
    前記アルミニウム系金属膜パターンは,Al,AlSi,AlNd,およびAlCuからなる群より少なくとも一つ選択された金属から構成され,
    前記キャッピング金属膜パターンは,Ti又はTaから構成され,
    前記拡散防止膜パターンは,Ti又はTaから構成される
    ことを特徴とする,フラットパネルディスプレイ装置。
  2. 前記耐熱性金属膜パターンは,モリブデン−タングステン合金から構成されることを特徴とする,請求項1に記載のフラットパネルディスプレイ装置。
  3. 前記アルミニウム系金属膜パターンは,AlSiから構成されることを特徴とする,請求項1に記載のフラットパネルディスプレイ装置。
  4. 前記基板上に設けられる半導体層と;
    前記半導体層上に設けられるゲート電極と;
    前記ゲート電極及び前記半導体層上に設けられ,前記半導体層の両側端部を露出させるソース/ドレインコンタクトホールを備える層間絶縁膜とをさらに含み,
    前記耐熱性金属膜パターン,前記アルミニウム系金属膜パターン,および前記キャッピング金属膜パターンは,前記露出した半導体層上に位置することを特徴とする,請求項1記載のフラットパネルディスプレイ装置。
  5. 前記半導体層は,多結晶シリコン膜であることを特徴とする,請求項1記載のフラットパネルディスプレイ装置。
  6. 基板を配置し;
    前記基板上に半導体層を形成し;
    前記半導体層上にゲート電極を形成し;
    前記ゲート電極及び前記半導体層上を覆う層間絶縁膜を形成し;
    前記層間絶縁膜内に,前記半導体層の両側端部を露出させるソース/ドレインコンタクトホールを形成し;
    前記半導体層上に設けられ,前記ソース/ドレインコンタクトホールを介して前記半導体層の両側端部に接するように,厚さが100〜300Åの耐熱性金属膜パターンを積層し,さらに,拡散防止膜パターン,アルミニウム系金属膜パターン及びキャッピング金属膜パターンを順次積層することで少なくとも構成されるソース/ドレイン電極を形成し,
    前記ソース/ドレイン電極上に当該ソース/ドレイン電極と接するように画素電極を形成する
    ことを含み,
    前記ソース/ドレイン電極を形成することは,前記ソース/ドレインコンタクトホールを介して露出した前記半導体層を含んだ基板の全面に耐熱性金属膜,拡散防止膜,アルミニウム系金属膜,およびキャッピング金属膜を順次積層し,前記キャッピング金属膜,前記アルミニウム系金属膜,前記拡散防止膜,および前記耐熱性金属膜を同時にパターニングすることで,前記耐熱性金属膜パターン,前記拡散防止膜パターン,前記アルミニウム系金属膜パターン,および前記キャッピング金属膜パターンを形成することを含み,
    前記耐熱性金属膜パターンが,クロム,クロム合金,モリブデン,およびモリブデン合金からなる群より少なくとも一つ選択された金属から構成され,
    前記アルミニウム系金属膜パターンは,Al,AlSi,AlNd,およびAlCuからなる群より少なくとも一つ選択された金属から構成され,
    前記キャッピング金属膜パターンは,Ti又はTaから構成され,
    前記拡散防止膜パターンは,Ti又はTaから構成される
    ことを特徴とするフラットパネルディスプレイ装置の製造方法。
  7. 前記拡散防止膜を積層する前に,前記耐熱性金属膜の形成された基板を熱処理することをさらに含むことを特徴とする,請求項記載のフラットパネルディスプレイ装置の製造方法。
  8. 前記基板を熱処理する前に,前記耐熱性金属膜上にパッシベーション絶縁膜を積層し,前記熱処理後,前記拡散防止膜を積層する前に,前記パッシベーション絶縁膜を除去することをさらに含むことを特徴とする,請求項7に記載のフラットパネルディスプレイ装置の製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626008B1 (ko) * 2004-06-30 2006-09-20 삼성에스디아이 주식회사 박막 트랜지스터, 및 이를 구비한 평판표시장치
WO2007011061A1 (en) 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100667087B1 (ko) 2005-09-30 2007-01-11 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
TWI267213B (en) * 2006-01-27 2006-11-21 Ind Tech Res Inst Organic light emitting device with integrated color filter and method of manufacturing the same
WO2007101120A1 (en) * 2006-02-23 2007-09-07 Acorn Technologies, Inc. Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source (s) and/or drain (s)
JP4713433B2 (ja) * 2006-05-15 2011-06-29 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ
KR101198218B1 (ko) * 2006-06-19 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100965260B1 (ko) * 2008-01-25 2010-06-22 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101147428B1 (ko) * 2009-02-09 2012-05-23 삼성모바일디스플레이주식회사 유기 발광 표시 장치
JP5604855B2 (ja) * 2009-11-17 2014-10-15 富士通株式会社 半導体装置及びその製造方法
KR101056431B1 (ko) 2010-06-04 2011-08-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 구비한 표시 장치 및 그 제조 방법
JP5527225B2 (ja) * 2011-01-14 2014-06-18 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2012252829A (ja) * 2011-06-01 2012-12-20 Seiko Epson Corp 発光装置の製造方法
JP2013080159A (ja) * 2011-10-05 2013-05-02 Japan Display East Co Ltd 液晶表示装置およびその製造方法
KR101957525B1 (ko) * 2012-12-31 2019-06-19 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR101957524B1 (ko) * 2012-12-31 2019-06-19 동우 화인켐 주식회사 포토레지스트 박리액 조성물
KR102322763B1 (ko) * 2014-12-19 2021-11-08 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
KR102396299B1 (ko) * 2015-07-06 2022-05-11 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101916936B1 (ko) * 2016-12-01 2018-11-08 현대오트론 주식회사 전력 반도체 소자의 제조방법
CN107393828A (zh) * 2017-07-12 2017-11-24 武汉华星光电技术有限公司 薄膜晶体管的制作方法及薄膜晶体管
CN107221610B (zh) * 2017-07-25 2019-03-12 南京迈智芯微光电科技有限公司 一种提高性能的硅基有机发光器件及其制造方法
CN115589718A (zh) * 2021-07-05 2023-01-10 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024116264A1 (ja) * 2022-11-29 2024-06-06 日清紡マイクロデバイス株式会社 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH03240027A (ja) 1990-02-19 1991-10-25 Mitsubishi Electric Corp 表示装置
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JPH06188265A (ja) 1992-12-22 1994-07-08 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3401843B2 (ja) * 1993-06-21 2003-04-28 ソニー株式会社 半導体装置における多層配線の形成方法
JPH10253976A (ja) * 1997-03-12 1998-09-25 Toshiba Corp 液晶表示素子
US5913146A (en) * 1997-03-18 1999-06-15 Lucent Technologies Inc. Semiconductor device having aluminum contacts or vias and method of manufacture therefor
TW531684B (en) * 1997-03-31 2003-05-11 Seiko Epson Corporatoin Display device and method for manufacturing the same
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH11340462A (ja) * 1998-05-28 1999-12-10 Fujitsu Ltd 液晶表示装置およびその製造方法
JP3308498B2 (ja) 1998-07-31 2002-07-29 富士通株式会社 液晶表示パネル
JP3514985B2 (ja) 1998-11-06 2004-04-05 シャープ株式会社 アクティブマトリクス基板
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP2000307118A (ja) * 1999-04-21 2000-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP4522529B2 (ja) * 2000-03-29 2010-08-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100737910B1 (ko) 2000-11-27 2007-07-10 삼성전자주식회사 폴리실리콘형 박막트랜지스터 제조방법
KR100766493B1 (ko) * 2001-02-12 2007-10-15 삼성전자주식회사 박막트랜지스터 액정표시장치
JP4920140B2 (ja) 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
JP2003045966A (ja) 2001-08-02 2003-02-14 Seiko Epson Corp 薄膜半導体装置、電気光学装置、それを用いた投射型液晶表示装置並びに電子機器
JP2003140188A (ja) 2001-11-07 2003-05-14 Hitachi Ltd 液晶表示装置
JP2003186422A (ja) 2001-12-18 2003-07-04 Matsushita Electric Ind Co Ltd El表示装置
KR100451849B1 (ko) * 2001-12-31 2004-10-08 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
JP4216092B2 (ja) * 2002-03-08 2009-01-28 株式会社半導体エネルギー研究所 液晶表示装置
JP4316896B2 (ja) * 2003-01-09 2009-08-19 株式会社 日立ディスプレイズ 表示装置とその製造方法

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