JP5085010B2 - 薄膜トランジスタ及びその製造方法と、薄膜トランジスタを含む平板表示装置及びその製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 49
- 239000010409 thin film Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000010408 film Substances 0.000 claims description 128
- 239000004065 semiconductor Substances 0.000 claims description 64
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 34
- 238000005229 chemical vapour deposition Methods 0.000 claims description 28
- 239000001257 hydrogen Substances 0.000 claims description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims description 23
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 21
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 238000002425 crystallisation Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 230000008025 crystallization Effects 0.000 claims description 14
- 239000004973 liquid crystal related substance Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 227
- 229910004205 SiNX Inorganic materials 0.000 description 12
- 229910021419 crystalline silicon Inorganic materials 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 230000001788 irregular Effects 0.000 description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005525 hole transport Effects 0.000 description 4
- 239000012044 organic layer Substances 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006735 deficit Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
- H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light
- H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers
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- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
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Description
本発明は、薄膜トランジスタ（ＴＦＴ）及びその製造方法と、薄膜トランジスタを有する平板表示装置及びその製造方法に関するもので、より詳細には、二重バッファ構造を有する薄膜トランジスタ及びその製造方法と薄膜トランジスタを含む平板表示装置に関する。
一般的に平板表示装置は、駆動方法によって受動駆動（passive matrix）方式と能動駆動（active matrix）方式に分けられ、能動駆動方式は薄膜トランジスタ（Thin Film Transistor;TFT）を用いる回路を有する。このような回路は、液晶表示装置（Liquid Crystal Display;LCD）、有機電界発光表示装置（Organic Electroluminescence Display;OELD）などの平板表示装置に代表的に用いられる。
前記薄膜トランジスタのうち、多結晶シリコン薄膜トランジスタは、結晶化技術の発展によって、非晶質シリコン薄膜トランジスタの場合におけるような低い温度で製造することが可能になった。また、多結晶シリコン薄膜トランジスタは、非晶質シリコン薄膜トランジスタに比べて電子や正孔の移動度が高く、ＣＭＯＳ（Complementary Metal‐Oxide Semiconductor）薄膜トランジスタを実現することが可能で、基板上に駆動回路用薄膜トランジスタと画素駆動用薄膜トランジスタを同時に形成できるようになった。前記薄膜トランジスタの活性層として使われる多結晶シリコン膜を形成する方法は、通常、絶縁基板上に非晶質シリコン膜を蒸着した後、所定の温度で結晶化して多結晶シリコン膜を形成する方法を利用する。
しかし、前記結晶化工程の際に、基板内部に存在した不純物が基板から半導体層に拡散して、薄膜トランジスタの素子特性が低下するという問題が発生する。また、結晶化工程の後、多結晶シリコン膜の内部に多数の結晶欠陷が発生する問題もある。そして、平板表示装置の前記薄膜トランジスタ内に形成された導電膜は、外部の光に対して乱反射を起こして、完全なブラック色相を具現しにくい問題を生じ、前記乱反射によってコントラスト比が低下する。
このような問題を解決するために、すなわち、基板内部に存在する不純物の半導体層への拡散を防止するために、通常、基板の上にバッファ層を形成する方法を使用しており、多結晶シリコン膜の内部の結晶欠陥を減少させるためにパッシベイション（不動態化ないし不活性化）を行なう方法を使用していた。また前記の乱反射によるコントラスト比の低下問題は、乱反射を防止する役目をする偏光板を表示素子の外部に形成したり、ブラックマトリックスを表示素子の内部に形成することによって解決していた。
バッファ層の形成、パッシベイション工程、ブラックマトリックス形成、及び偏光板の設置は、全て前記従来の問題点を解決する役目を果たしていたが、それぞれが異なる工程を通じて形成されるので工程が複雑となり、それにより工程変数が増えることで、不良要因が増加するという製造上の問題があった。
上述の問題を解決するために本発明は、非晶質シリコン膜をバッファ層として用いる薄膜トランジスタを設けることによって、バッファ層と乱反射防止層が同時に形成される平板表示素子を提供することを目的とする。
また、本発明の他の目的は、発光領域内の金属電極による光の反射を低下させてコントラスト比を高める平板表示素子を提供することにある。
また、本発明の他の目的は、水素化させた非晶質シリコン膜バッファ層を用いることでパッシベイションの効果を有する薄膜トランジスタとそれを備えた平板表示素子を提供することにある。
また、本発明の他の目的は、パターニングされた非晶質シリコン膜をバッファ層として用いる薄膜トランジスタを設けることによって、バッファ層とブラックマトリックスが同時に形成される平板表示素子を提供することにある。
上述の目的を果たすために、本発明は、基板上に設けられた非晶質シリコン膜で形成された第１バッファ層と、前記第１バッファ層上に設けられた第２バッファ層と、前記第２バッファ層上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、を備える薄膜トランジスタを提供する。
前記第２バッファ層は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができる。
前記第１バッファ層の厚さは、５００〜１０００Åとすることができる。
前記半導体層は、多結晶シリコン半導体層とすることができる。
前記第２バッファ層の厚さは、１０００〜３０００Åとすることができる。
前記第１バッファ層は、水素を含むことができる。
また、前述の目的を果たすために本発明は、前記薄膜トランジスタを用いることを特徴とする平板表示装置を提供する。
前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
また、前述の目的を果たすために本発明は、発光領域と非発光領域を備える基板と、前記発光領域を露出させて非晶質シリコン膜で形成される第１バッファ層パターンと、前記第１バッファ層パターン上に設けられる第２バッファ層と、前記第２バッファ層上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、を備える平板表示装置を提供する。
前記第２バッファ層は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができる。
前記第２バッファ層の厚さは、１０００〜３０００Åとすることができる。
前記第１バッファ層は、水素を含むことができる。
前記第１バッファ層の厚さは、５００〜１０００Åとすることができる。
前記半導体層は、非晶質シリコン膜を結晶化して形成することができる。
前記結晶化には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を使用してもよい。
前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
また、前述の目的を果たすために本発明は、基板上に非晶質シリコン膜を用いて第１バッファ層を形成する段階と、前記第１バッファ層上に第２バッファ層を形成する段階と、前記第２バッファ層上に半導体層を形成する段階と、前記半導体層上にゲート電極を形成する段階と、を含む薄膜トランジスタの製造方法を提供する。
前記第１バッファ層は、水素を含むように形成することができる。
前記第１バッファ層の厚さは、５００〜１０００Åとすることができる。
前記第２バッファ層は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができる。
前記第２バッファ層の厚さは、１０００〜３０００Åとすることができる。
前記半導体層を形成することは、前記第２バッファ層上に非晶質シリコン膜を形成し、これを結晶化することで実行することができる。
また、前述の目的を果たすために本発明は、前記第１バッファ層をパターニングすることで前記発光領域を露出させる段階と、前記パターニングされた第１バッファ層上に第２バッファ層を形成する段階と、前記第２バッファ層上に薄膜トランジスタを形成する段階と、前記薄膜トランジスタ上に前記薄膜トランジスタと電気的に接続される画素電極を形成する段階と、を含む平板表示装置の製造方法を提供する。
前記第２バッファ層は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができる。
前記第２バッファ層の厚さは、１０００〜３０００Åとすることができる。
前記第１バッファ層は、ＣＶＤ方法を使って形成することで、水素を含むことができる。
前記第１バッファ層の厚さは、５００〜１０００Åとすることができる。
前記薄膜トランジスタは、前記第２バッファ層上に半導体層を形成する段階と、ゲート電極、ソース電極、及びドレイン電極を形成する段階と、を含むことができる。
前記半導体層を形成することは、非晶質シリコン膜を形成して結晶化することで実行することができる。
前記結晶化には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を用いて実行することができる。
本発明による薄膜トランジスタ及びその製造方法と薄膜トランジスタを含む平板表示装置は、非晶質シリコン膜を含む二重バッファ層を基板全面に形成することによって、前記非晶質シリコン膜が外部の光を効果的に遮断する。従って、平板表示装置の内部の層による乱反射を防止することで、偏光板を設置しなくてもコントラスト比の向上する効果がある。これにより、製造単価を低減させることができ、生産性を向上させるメリットが得られる。
また、ソース電極及びドレイン電極は、コンタクト熱処理の過程の際、バッファ層である非晶質シリコン膜の内部に存在する水素が結晶質シリコン内部に移動して結晶質シリコンの内部の欠陷を緩和させる特徴がある。すなわち、一般的なＬＴＰＳ工程で使用する別途の水素化過程なしでも、バッファ層に形成された非晶質シリコンの内部に存在する水素によって水素化効果を得ることができる。
また、前述のようなパターニングされた非晶質シリコン膜をバッファ層として使うことで、ブラックマトリックス形成工程が不要となるので、工程を簡素化させる特徴がある。これにより、製造単価を低減することができ、生産性を向上させるメリットが得られる。
以下、添付の図面を参照して本発明の好ましい実施形態を詳しく説明する。次に紹介される実施形態は、当業者に本発明の思想が十分に伝わるように、例として提示されるものである。従って、本発明は以下で説明される実施形態に限定されず、他の形態に具体化されることもある。そして、図面において、層及び領域の長さ、厚さなどは、便宜のために誇張されて表現されていることもある。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
図１Ｃは、本発明の第１実施形態による平板表示装置の断面を示す図である。
図を参照すると、基板１００上に非晶質シリコン膜で形成された第１バッファ層１０５が位置する。前記第１バッファ層１０５は、水素を含むことができる。また、前記第１バッファ層が１０００Å以上の厚さを有すると、パッシベイションの際、水素が半導体層に過多に流入して半導体特性が低下するので、第１バッファ層の厚さは５００〜１０００Åであることが好ましい。前記第１バッファ層に含有された水素は、後続の熱処理の過程で半導体層に存在する不完全結合（dangling bond）をパッシベイションして、半導体層の内部の欠陷を緩和させる役目をする。また、前記第１バッファ層の非晶質シリコン膜は、透過度が５０％内外であり、それによって外部の光を遮断することになり薄膜トランジスタと配線による乱反射問題を解決することができる。また前記第１バッファ層によって発光領域内の金属電極による外部の光の反射を減らし、表示装置から発光された光のコントラスト比が下がる問題を解決することができる。したがって表示装置の外部に偏光板が設けられなくても、コントラスト比を向上できる効果がある。
前記第１バッファ層１０５上には、第２バッファ層１１０が位置する。前記第２バッファ層１１０は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができ、また前記第２バッファ層の厚さは１０００〜３０００Åとすることができる。前記第２バッファ層１１０は、基板から発生する不純物の効率的な遮断のために１０００Å以上のものが好ましく、シリコン酸化膜（ＳｉＯ２）で形成することがより好ましい。
前記第２バッファ層１１０上には、半導体層１１５が位置して、前記半導体層１１５は、前記第２バッファ層上に非晶質シリコン膜を形成し、これを結晶化することで形成することができる。
前記半導体層１１５が形成された基板上部でゲート絶縁膜１２０とゲート電極１２５が位置し、その上部に層間絶縁膜１３０が位置する。また前記層間絶縁膜１３０上には前記半導体層１１５と接続されるソース電極１３５ａまたはドレイン電極１３５ｂが位置する。
前記ソース電極１３５ａまたはドレイン電極１３５ｂ上に基板全面にわたって絶縁層１４０が位置する。前記薄膜トランジスタのソース電極またはドレイン電極を露出させるビアホールが前記絶縁層１４０に形成され、前記ビアホールを通じてソース電極１３５ａまたはドレイン電極１３５ｂと画素電極１５０が接続される。
前記画素電極１５０上部では、画素定義膜（ＰＤＬ）１６０が位置し、前記画素定義膜によって定義された画素開口部領域によって前記画素電極１５０が露出される。前記露出された画素電極１５０上に発光層１７０が位置し、前記発光層１７０上部で対向電極１８０が形成されて平板表示装置が形成される。前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
前記平板表示装置が有機電界発光表示装置の場合、前記発光層１７０の上部または下部には、正孔注入層、正孔輸送層、正孔抑制層、電子注入層からなる一群から一層以上の有機層をさらに形成させることができる。また前記の対向電極１８０は、有機電界発光表示装置のカソードまたはアノード電極になって、画素電極１５０とともに、有機電界発光素子の電極の役目をする。
図２Ｃは、本発明の第２実施形態による平板表示装置の断面を示す図である。
図を参照すると、発光領域Ｂと非発光領域Ａを備える基板２００上に非晶質シリコン膜として形成された第１バッファ層２０５が位置する。前記第１バッファ層２０５は、発光された光の透過率をさらに高めるために前記非発光領域Ａにだけ位置し、水素を含むことができる。
前記第１バッファ層に含有された水素は、後続する熱処理の過程で半導体層に存在する不完全結合（dangling bond）をパッシベイションして、半導体層の内部の欠陷を緩和させる役目をする。しかし、前記第１バッファ層が１０００Å以上の厚さを有すると、パッシベイションの際に水素が半導体層に過多に流入されて半導体特性が低下されるので、第１バッファ層の厚さは５００〜１０００Åであることが好ましい。また、前記第１バッファ層の非晶質シリコン膜は、透過度が低い膜の特性によって外部の光を遮断し、平板表示装置内の薄膜トランジスタと配線によって反射される光の問題を解決するブラックマトリックスの役目ができる。
前記第１バッファ層２０５上には第２バッファ層２１０が位置する。前記第２バッファ層２１０は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができ、さらに、前記第２バッファ層の厚さは１０００〜３０００Åとすることができる。前記第２バッファ層２１０は、基板から発生する不純物の効率的な遮断のために１０００Å以上であることが好ましく、シリコン酸化膜（ＳｉＯ２）で形成することがより好ましい。
前記第２バッファ層２１０上には、半導体層２１５が位置し、前記半導体層２１５は、前記第２バッファ層上に非晶質シリコン膜を形成し、これを結晶化することで形成することができる。前記結晶化には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を用いることができる。
前記半導体層２１５が形成された基板上部にゲート絶縁膜２２０とゲート電極２２５が位置し、その上部に層間絶縁膜２３０が位置する。また前記層間絶縁膜２３０上には、前記半導体層２１５と接続されるソース電極２３５ａまたはドレイン電極２３５ｂが位置する。
前記ソース電極２３５ａまたはドレイン電極２３５ｂ上に基板全面にわたって保護層２４０が位置する。前記薄膜トランジスタのソース電極またはドレイン電極を露出させるビアホールが前記保護層２４０に形成され、前記ビアホールを通じてソース電極２３５ａまたはドレイン電極２３５ｂと画素電極２５０が接続される。
前記画素電極２５０上部には、画素定義膜（ＰＤＬ）２６０が位置し、前記画素定義膜によって定義された画素開口部領域によって前記画素電極２５０が露出される。前記露出された画素電極２５０上に発光層２６０が位置し、前記発光層２５５上部に対向電極２６０が形成されて平板表示装置が形成される。前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
前記平板表示装置が有機電界発光表示装置の場合、前記発光層２６０の上部または下部には正孔注入層、正孔輸送層、正孔抑制層、電子注入層からなる一群から一層以上の有機層をさらに形成することができる。また前記の対向電極２８０は、有機電界発光素子のカソードまたはアノード電極になって、画素電極２５０とともに前記有機電界発光表示装置の電極の役目をする。
図１Ａないし図１Ｃは、本発明の実施形態による薄膜トランジスタの製造方法を示した断面図である。
図１Ａを参照すると、基板１００上に第１バッファ層である非晶質シリコン膜１０５を形成する。前記非晶質シリコン膜は、化学気相蒸着法ＣＶＤで形成するのが好ましい。前記化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気相蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。前記の化学気相蒸着法には、ＳｉＨ４の気体が使われ、前記第１バッファ層は水素を含むように形成することができる。また、前記第１バッファ層の厚さは５００〜１０００Åとすることができる。
前記第１バッファ層である非晶質シリコン膜は、透過度が５０％内外で、それによって外部の光を遮断し、平板表示装置に入射して薄膜トランジスタの金属膜と配線によって外部で反射される光を遮断することでコントラストの低下問題を解決することができる。また、発光領域内の金属電極による外部光の反射を減らして、表示装置から発光された光のコントラスト比が下がる問題を解決することができるので、表示装置の外部の偏光板がなくても、コントラスト比が向上する効果がある。
前記第１バッファ層１０５上に第２バッファ層１１０を形成する。前記第２バッファ層１１０は化学気相蒸着法（ＣＶＤ）で形成することができる。化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気相蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。
前記第２バッファ層１１０は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができ、また前記第２バッファ層の厚さは１０００〜３０００Åとすることができる。前記第２バッファ層１１０は、基板から発生して半導体層に拡散されるアルカリ系列の不純物の効率的な遮断のために、１０００Å以上であることが好ましく、シリコン酸化膜（ＳｉＯ２）で形成することがさらに好ましい。
前記第２バッファ層上に非晶質シリコン膜を形成する。前記非晶質シリコン膜１１５は、化学気相蒸着法（ＣＶＤ）で形成することができる。化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気相蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。
前記非晶質シリコン膜を結晶化して半導体層を形成する。前記結晶化の方法には、ＥＬＡ、ＳＬＳ、ＭＩＬＣ、及びＭＩＣからなる一群から選択される一つの方法を用いることができる。
前記結晶化工程の後に結晶質シリコン膜をパターニングして半導体層１１５を形成する。
また、前記半導体層１１５の形成は、非晶質シリコン膜を形成して該非晶質シリコン膜のパターニングの後に結晶化を実行して行なうこともできる。
図１Ｂを参照すると、前記半導体層１１５上にゲート絶縁膜１２０を基板全面にかけて形成する。前記ゲート絶縁膜１２０は、通常的な物質、例えばシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）を用いて形成することができる。
前記ゲート絶縁膜１２０の上部にゲート電極１２５を形成する。前記ゲート電極１２５は、導電膜を用いて膜を形成した後にパターニングし形成することができる。前記導電膜は、金属膜、結晶質シリコン膜、及び透明導電膜からなる一群から選択される一つの物質を用いて形成することができる。
前記ゲート電極１２５を形成した後に前記ゲート電極１２５をマスクとして前記半導体層１１５にイオンを注入する。前記イオン注入によって半導体層にはソース領域及びドレイン領域が形成され、それによって前記半導体層１１５はソース領域、ドレイン領域及びチャンネル領域として構成される。
前記ゲート電極１２５が形成された基板上部に層間絶縁膜１３０を形成する。前記層間絶縁膜は。通常的な絶縁物質、例えばシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）を用いて形成することができる。
前記層間絶縁膜１３０内に前記半導体層１１５のソース領域及びドレイン領域をそれぞれ露出させるコンタクトホールを形成する。前記層間絶縁膜１３０上に導電膜を積層しパターニングすることで、前記露出されたソース領域及びドレイン領域とそれぞれ接するソース電極１３５ａ及びドレイン電極１３５ｂを形成する。前記導電膜は、金属膜、結晶質シリコン膜、及び透明導電膜からなる一群から選択される一つの物質を用いて形成することができる。
図１Ｃを参照すると、平板表示素子に本発明の薄膜トランジスタが用いられる場合において、前記ソース電極１３５ａまたはドレイン電極１３５ｂの中の一つを選択し、画素電極１５０を接続することができる。
前記の層が形成された基板上に絶縁層１４０を形成し、熱処理の工程を通すことになるが、この際、第１バッファ層である非晶質シリコン膜１０５の内部に存在する水素が第２バッファ層を通過し、結晶質シリコンの内部に移動するようになる。このため、結晶化工程の後に結晶質シリコンの内部に形成された欠陥は、水素によってパッシベイションされ、前記欠陷が緩和される。前記第１バッファ層が１０００Å以上の厚さを有するとパッシベイションの際、水素が半導体層に多く流入して半導体特性が低下するので、第１バッファ層の厚さは５００〜１０００Åであることが好ましい。このような過程によって半導体層の結晶欠陥によるスレッショルド電圧の不安定性、移動度の減少などの問題が改善され、安定的な電気的特性を有する半導体層を備えることができるようになる。
前記絶縁層１４０内にビアホールを形成した後に画素電極１５０を形成する。従って、下部のソース電極１３５ａまたはドレイン電極１３５ｂと画素電極１５０が接続される構造を有するようになる。
前記画素電極１５０の上部には絶縁膜を形成する。画素開口部領域によって前記絶縁膜をパターニングして、画素定義膜（ＰＤＬ）１６０を形成する。従って、前記画素開口部領域の下部には前記画素電極１５０が露出される。
前記露出された画素電極１５０上に発光層１７０が形成され、発光層の上部に対向電極１８０が形成されて平板表示装置が形成される。前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
前記平板表示装置が有機電界発光表示装置の場合、前記発光層１７０の上部または下部には正孔注入層、正孔輸送層、正孔抑制層、電子注入層からなる一群から一層以上の有機層をさらに形成することができる。また前記の対向電極１８０は、有機電界発光表示装置のカソードまたはアノード電極となり、画素電極１５０とともに前記有機電界発光素子の電極の役目をする。
図２Ａないし図２Ｃは、本発明の第２実施形態による平板表示装置の製造方法を示した断面図である。
図２Ａを参照すると、発光領域Ｂと非発光領域Ａを備える基板２００上に第１バッファ層である非晶質シリコン膜を形成する。前記非晶質シリコン膜は、化学気相蒸着法（ＣＶＤ）で形成することが好ましい。前記化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気象蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。前記の化学気相蒸着法には、ＳｉＨ４の気体が使われ、前記第１バッファ層は水素を含むように形成することができる。また、前記第１バッファ層の厚さは５００〜１０００Åとすることができる。
前記蒸着された非晶質シリコン膜をパターニングする。この際、発光された光の透過率をさらに高めるため、発光領域Ｂでは非晶質シリコン膜を除去する。
前記第１バッファ層である非晶質シリコン膜は、透過度が低い特性によって外部の光を遮断し、平板表示装置に入射して内部に形成された膜によって外部に反射される光を遮断することで、コントラストの低下問題を解決することができる。したがってブラックマトリックス形成のための追加工程が必要ないので、工程の簡素化になる。
前記パターニングされた第１バッファ層２０５上に第２バッファ層２１０を形成する。前記第２バッファ層２１０は、化学気相蒸着法（ＣＶＤ）で形成することができる。化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気相蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。
前記第２バッファ層２１０は、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）とすることができ、また前記第２バッファ層の厚さは１０００〜３０００Åとすることができる。前記第２バッファ層２１０は、基板から発生して半導体層に拡散されるアルカリ系列の不純物の効率的な遮断のために１０００Å以上であることが好ましく、シリコン酸化膜（ＳｉＯ２）で形成することがさらに好ましい。
前記第２バッファ層上に非晶質シリコン膜を形成する。前記非晶質シリコン膜は、化学気相蒸着法（ＣＶＤ）で形成することができる。化学気相蒸着法には、低圧化学気相蒸着法（ＬＰＣＶＤ）、上圧化学気相蒸着法（ＡＰＣＶＤ）及びプラズマ化学気相蒸着法（ＰＥＣＶＤ）からなる一群から選択される一つの方法を用いることができる。
前記非晶質シリコン膜を結晶化する。前記結晶化の方法には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を用いることができる。前記結晶化工程の後に結晶質シリコン膜をパターニングし半導体層２１５を形成する。
また、前記半導体層２１５の形成は、非晶質シリコン膜を形成し、前記非晶質シリコン膜のパターニング後に結晶化を実行して行なうこともできる。
図２Ｂを参照すると、前記半導体層２１５上にゲート絶縁膜２２０を基板全面にかけて形成する。前記ゲート絶縁膜２２０は、通常的な物質、例えばシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）を用いて形成することができる。
前記ゲート絶縁膜２２０の上部にゲート電極２２５を形成する。前記ゲート電極２２５は、導電膜を用いて膜を形成した後にパターニングをして形成することができる。前記導電膜は、金属膜、結晶質シリコン膜、及び透明導電膜からなる一群から選択される一つの物質を用いて形成することができる。
前記ゲート電極２２５を形成した後に前記ゲート電極２２５をマスクとして前記半導体層２１５にイオンを注入する。前記イオン注入によって半導体層にはソース領域及びドレイン領域が形成され、それによって前記半導体層２１５はソース領域、ドレイン領域及びチャンネル領域で構成される。
前記ゲート電極２２５が形成された基板上部に層間絶縁膜２３０を形成する。前記層間絶縁膜は、通常的な絶縁物質、例えばシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（ＳｉＮｘ）を用いて形成することができる。
前記層間絶縁膜２３０内に前記半導体層２１５のソース領域及びドレイン領域をそれぞれ露出させるコンタクトホールを形成する。前記層間絶縁膜２３０上に導電膜を積層してパターニングすることで、前記露出されたソース領域及びドレイン領域とそれぞれに接するソース電極２３５ａ及びドレイン電極２３５ｂを形成する。前記導電膜は、金属膜、結晶質シリコン膜、及び透明導電膜からなる一群から選択される一つの物質を用いて形成することができる。
図２Ｃを参照すると、前記薄膜トランジスタのソース電極２３５ａまたはドレイン電極２３５ｂの中で一つを選択し、画素電極２４５を接続する。
前記の層が形成された基板上に絶縁層２４０を形成し、熱処理の過程を通すようになるが、この際、第１バッファ層である非晶質シリコン膜２０５の内部に存在する水素が第２バッファ層を通過し、結晶質シリコンの内部へ移動するようになる。従って、結晶化工程の後に結晶質シリコン内部に形成された欠陷は水素によってパッシベイションされ、前記欠陷が緩和される。前記第１バッファ層が１０００Å以上の厚さを有するとパッシベイションの際に水素が半導体層に多く流入して半導体特性が低下するので、第１バッファ層の厚さは５００〜１０００Åであることが好ましい。このような過程によって半導体層の結晶欠陥によるスレッショルド電圧の不安定性、移動度の減少などの問題が改善され、安定的な電気的特性を有する半導体層を備えることができるようになる。
前記保護層２４０内にビアホールを形成した後に画素電極２４５を形成する。これによって、下部のソース電極２３５ａまたはドレイン電極２３５ｂと画素電極２４５が接続される構造を有するようになる。
前記画素電極２４５上部には絶縁膜を形成する。画素開口部領域によって前記絶縁膜をパターニングし、画素定義膜（ＰＤＬ）２５０を形成する。従って、前記画素開口部領域の下部には前記画素電極２４５が露出される。
前記露出された画素電極２４５上に発光層２５５が形成され、発光層上部に対向電極２６０が形成されて平板表示装置が形成される。前記平板表示装置は、有機電界発光表示装置または液晶表示装置とすることができる。
前記平板表示装置が有機電界発光表示装置の場合、前記発光層２５５の上部または下部には、正孔注入層、正孔輸送層、正孔抑制層、電子注入層からなる一群から一層以上の有機層をさらに形成することができる。また、前記の対向電極２６０は、有機電界発光素子のカソードまたはアノード電極となり、画素電極２４５と共に、前記有機電界発光素子の電極の役目をする。
上述では、本発明の好ましい実施の形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
１００、２００ 基板
１０５、２０５ 非晶質シリコンバッファ層
１１０、２１０ 第２バッファ層
１１５、２１５ 半導体層
１５０、２４５ 画素電極
１６０、２５０ 画素定義膜、
１７０、２５５ 発光層
１８０、２６０ 対向電極
１０５、２０５ 非晶質シリコンバッファ層
１１０、２１０ 第２バッファ層
１１５、２１５ 半導体層
１５０、２４５ 画素電極
１６０、２５０ 画素定義膜、
１７０、２５５ 発光層
１８０、２６０ 対向電極
Claims (7)
- 発光領域と非発光領域を備える基板と、
前記発光領域と前記非発光領域全体にわたって形成され、水素を含む非晶質シリコン膜で形成される第１バッファ層と、
前記第１バッファ層上に設けられ、シリコン酸化膜（ＳｉＯ ２ ）またはシリコン窒化膜（ＳｉＮ ｘ ）よりなる第２バッファ層と、
前記第２バッファ層上に設けられた半導体層と、
前記半導体層上に設けられたゲート電極と、
を備え、
前記第１バッファ層の厚さは、５００〜１０００Åであり、
前記第２バッファ層の厚さは、１０００〜３０００Åである平板表示装置。 - 前記半導体層は、非晶質シリコン膜を結晶化して形成されたことを特徴とする請求項１に記載の平板表示装置。
- 前記結晶化には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を用いることを特徴とする請求項２に記載の平板表示装置。
- 前記平板表示装置は、有機電界発光表示装置または液晶表示装置であることを特徴とする請求項１に記載の平板表示装置。
- 基板上に非晶質シリコン膜を用いて水素を含むように第１バッファ層を形成する段階と、
前記第１バッファ層上にシリコン酸化膜（ＳｉＯ ２ ）またはシリコン窒化膜（ＳｉＮ ｘ ）よりなる第２バッファ層を形成する段階と、
前記第２バッファ層上に非晶質シリコン膜を形成し、これを結晶化することで半導体層を形成する段階と、
前記半導体層上にゲート絶縁膜を前記基板全面にかけて形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
を含み、
前記第１バッファ層の厚さは、５００〜１０００Åであり、
前記第２バッファ層の厚さは、１０００〜３０００Åである薄膜トランジスタの製造方法。 - 発光領域と非発光領域を具備する基板を備える段階と、
前記基板上にＣＶＤ方法を用いて水素を含むように非晶質シリコン膜を形成することによって第１バッファ層を形成する段階と、
前記第１バッファ層をパターニングすることによって前記発光領域を露出させる段階と、
前記パターニングされた第１バッファ層上にシリコン酸化膜（ＳｉＯ ２ ）またはシリコン窒化膜（ＳｉＮ ｘ ）よりなる第２バッファ層を形成する段階と、
前記第２バッファ層上に薄膜トランジスタを形成する段階と、
前記薄膜トランジスタ上に前記薄膜トランジスタと電気的に接続する画素電極を形成する段階と、
を含み、
前記薄膜トランジスタは、前記第２バッファ層上に非晶質シリコン膜を形成し結晶化することによって半導体層を形成する段階と、
前記半導体層上にゲート絶縁膜を前記基板全面にかけて形成する段階と、
ゲート電極、ソース電極、及びドレイン電極を形成する段階と、
を含み、
前記第１バッファ層の厚さは、５００〜１０００Åであり、
前記第２バッファ層の厚さは、１０００〜３０００Åである平板表示装置の製造方法。 - 前記結晶化には、ＥＬＡ、ＳＬＳ、ＭＩＣ及びＭＩＬＣからなる一群から選択される一つの方法を用いて実行することを特徴とする請求項６に記載の平板表示装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040038528A KR100601374B1 (ko) | 2004-05-28 | 2004-05-28 | 박막 트랜지스터 및 그 제조방법과 박막 트랜지스터를포함하는 평판표시장치 |
| KR2004-038528 | 2004-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005340775A JP2005340775A (ja) | 2005-12-08 |
| JP5085010B2 true JP5085010B2 (ja) | 2012-11-28 |
Family
ID=35424191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005068158A Expired - Fee Related JP5085010B2 (ja) | 2004-05-28 | 2005-03-10 | 薄膜トランジスタ及びその製造方法と、薄膜トランジスタを含む平板表示装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7554118B2 (ja) |
| JP (1) | JP5085010B2 (ja) |
| KR (1) | KR100601374B1 (ja) |
| CN (1) | CN100481511C (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101424784B1 (ko) * | 2006-01-10 | 2014-07-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그의 제조방법 |
| JP2007273919A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| TWI306364B (en) * | 2006-12-29 | 2009-02-11 | Ind Tech Res Inst | Flexible display panel device |
| KR100807562B1 (ko) * | 2007-01-10 | 2008-02-28 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 포함하는 평판표시장치 |
| KR100989123B1 (ko) | 2008-10-15 | 2010-10-20 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조 방법 및 그를 이용한 유기전계발광표시장치 |
| KR20110037220A (ko) * | 2009-10-06 | 2011-04-13 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR101056229B1 (ko) | 2009-10-12 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR101885691B1 (ko) | 2010-07-27 | 2018-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| KR101857248B1 (ko) | 2011-03-21 | 2018-05-14 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR20130006945A (ko) * | 2011-06-27 | 2013-01-18 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조방법 |
| US20130146875A1 (en) * | 2011-12-13 | 2013-06-13 | Universal Display Corporation | Split electrode for organic devices |
| KR101903445B1 (ko) * | 2012-01-10 | 2018-10-05 | 삼성디스플레이 주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102013317B1 (ko) * | 2012-12-05 | 2019-08-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR102080008B1 (ko) | 2013-07-12 | 2020-02-24 | 삼성디스플레이 주식회사 | 유기발광표시장치 및 그 제조방법 |
| KR102148478B1 (ko) * | 2013-12-24 | 2020-08-26 | 엘지디스플레이 주식회사 | 산화물 반도체를 적용한 박막 트랜지스터 어레이 기판 및 그 제조방법 |
| KR102316103B1 (ko) * | 2014-12-02 | 2021-10-26 | 엘지디스플레이 주식회사 | 수소 공급 박막을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
| CN105720106B (zh) * | 2014-12-05 | 2019-04-26 | 昆山国显光电有限公司 | 晶体管及其制备方法、有机电致发光装置及其制备方法 |
| KR20170050729A (ko) * | 2015-10-30 | 2017-05-11 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN105374882A (zh) * | 2015-12-21 | 2016-03-02 | 武汉华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制备方法 |
| CN105655353A (zh) * | 2016-01-21 | 2016-06-08 | 武汉华星光电技术有限公司 | Tft阵列基板结构及其制作方法 |
| KR20180079577A (ko) | 2016-12-30 | 2018-07-11 | 엘지디스플레이 주식회사 | 표시장치 |
| CN109031742B (zh) * | 2018-07-26 | 2021-01-22 | 京东方科技集团股份有限公司 | 显示基板的制造方法、显示基板及显示装置 |
| US11925078B2 (en) | 2018-09-21 | 2024-03-05 | Sharp Kabushiki Kaisha | Display device including frame region, and bending region around display region |
| KR102635709B1 (ko) * | 2018-11-08 | 2024-02-15 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| CN111312660B (zh) * | 2020-02-25 | 2022-08-09 | 京东方科技集团股份有限公司 | 显示面板和显示装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185735A (ja) * | 1989-12-14 | 1991-08-13 | Canon Inc | 半導体装置の製造方法 |
| JP2000323735A (ja) * | 1999-05-10 | 2000-11-24 | Mitsubishi Electric Corp | 光起電力装置の製造方法及び光起電力装置 |
| JP3605823B2 (ja) * | 2001-08-03 | 2004-12-22 | 日本電気株式会社 | 薄膜トランジスタ・アレイ基板およびアクティブマトリックス型液晶表示装置 |
| JP2003100629A (ja) * | 2001-09-19 | 2003-04-04 | Sharp Corp | 半導体装置及びその製造方法 |
| JP3845566B2 (ja) * | 2001-10-03 | 2006-11-15 | セイコーエプソン株式会社 | 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス |
| KR100894651B1 (ko) * | 2002-07-08 | 2009-04-24 | 엘지디스플레이 주식회사 | 액티브 매트릭스형 유기 전계발광 표시패널 및 그의제조방법 |
| KR20040032401A (ko) | 2002-10-09 | 2004-04-17 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP4245915B2 (ja) * | 2002-12-24 | 2009-04-02 | シャープ株式会社 | 薄膜トランジスタの製造方法及び表示デバイスの製造方法 |
| TW573364B (en) * | 2003-01-07 | 2004-01-21 | Au Optronics Corp | Buffer layer capable of increasing electron mobility and thin film transistor having the buffer layer |
| JP4547857B2 (ja) * | 2003-01-08 | 2010-09-22 | セイコーエプソン株式会社 | トランジスタの製造方法 |
-
2004
- 2004-05-28 KR KR1020040038528A patent/KR100601374B1/ko not_active IP Right Cessation
-
2005
- 2005-03-10 JP JP2005068158A patent/JP5085010B2/ja not_active Expired - Fee Related
- 2005-05-09 US US11/124,124 patent/US7554118B2/en active Active
- 2005-05-24 CN CNB2005100738219A patent/CN100481511C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005340775A (ja) | 2005-12-08 |
| KR20050113040A (ko) | 2005-12-01 |
| KR100601374B1 (ko) | 2006-07-13 |
| US7554118B2 (en) | 2009-06-30 |
| CN1702532A (zh) | 2005-11-30 |
| CN100481511C (zh) | 2009-04-22 |
| US20050263761A1 (en) | 2005-12-01 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070403 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090807 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090828 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110325 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120404 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120409 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120905 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |