KR100848342B1 - 유기 전계 발광표시장치 제조방법 - Google Patents

유기 전계 발광표시장치 제조방법 Download PDF

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Abstract

본 발명은 유기 전계 발광 표시장치 제조방법에 관한 것으로 기판 상에 형성되는 박막트랜지스터와 상기 박막트랜지스터를 보호하는 보호막 및 평탄화막을 포함하는 유기 전계 발광표시장치에 관한 것이다.
상기 보호막 및 평탄화막을 식각하여 상기 박막트랜지스터의 소스/드레인 전극 중 어느 하나와 연결되는 비아홀을 형성한다, 이때, 상기 평탄화막을 마스크로 상기 보호막을 건식식각 할 경우 평탄화막 표면에는 플라즈마에 의한 거칠기가 발생한다.
이러한, 거칠기를 방지하기 위하여 상기 평탄화막 상에 희생층을 형성하면, 건식식각시 발생하는 평탄화막 거칠기를 방지할 수 있다.
따라서, 평탄화막의 거칠기로 인한 반사율 저하 및 색좌표 변화 등의 문제점을 개선할 수 있다.
거칠기, 평탄화막, 희생층

Description

유기 전계 발광표시장치 제조방법{Fabrication method of organic light emitting diode display}
본 발명은 유기 전계 발광 표시장치 제조방법에 관한 것으로, 보다 상세하게는 평탄화막 상에 희생층을 형성하는 유기 전계 발광 표시장치 제조방법에 관한 것이다.
일반적으로, 평판 표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 디스플레이 장치(Field Emission Display; FED), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 전계 발광표시장치(Organic Light Emitting Diode display; OELD) 등으로 나누어진다.
이들 중 유기 전계 발광표시장치는 자발광형으로 수광형인 액정 표시 장치와 같이 백라이트가 필요하지 않아 경량 박형이 가능한 차세대 디스플레이이다.
이러한, 유기 전계 발광표시장치는 구동하는 방법에 따라 수동 매트릭스방식과 능동 매트릭스방식으로 나뉘어진다.
먼저, 상기 수동 매트릭스방식은 표시 영역의 화소마다 양극과 음극사이에 유기발광층이 적층된 형태의 단순한 매트릭스 형태로 구성되어 있다. 따라서, 제조공정이 용이하지만 균일한 해상도 및 구동전압의 상승 등의 문제점으로 인하여 저해상도 및 소형 디스플레이의 응용분야로 제한된다.
반면에, 능동 매트릭스방식은 표시 영역의 화소마다 박막 트랜지스터 및 스토리지 캐패시터를 추가로 구비되어 유기 전계 발광표시장치의 화소 수와 상관없이 일정한 전류를 공급한다.
따라서, 안정적인 휘도를 나타낼 수 있으며, 전력소모가 적어 고해상도 및 대형 디스플레이의 적용에 유리하다.
이러한, 상기 능동 매트릭스방식의 유기 전계 발광발광표시장치는 박막 트랜지스터와 유기 전계 발광소자 사이에 형성되는 보호막과 평탄화막을 관통하는 비아홀를 포함한다. 상기 비아홀은 제조공정 시 마스크 절감을 위해서 평탄화막 자체를 마스크로 사용하여 건식식각할 수 있다.
그러나, 상기 건식식각 공정은 상기 평탄화막이 건식식각 시 발생하는 플라즈마와 직접 접촉되기 때문에 평탄화막의 손상을 초래하여 돌기형태의 거칠기가 증가되는 문제점이 있다.
도 1은 종래 기술에 의한 평탄화막의 거칠기를 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 1를 참조하면, 보호막(17) 상에 형성된 평탄화막(18) 전면에 걸쳐서 건식식각 시 발생하는 플라즈마에 의한 손상으로 돌기형태의 거칠기가 발생한 것을 알 수 있다.
따라서, 상기 평탄화막(18)의 거칠기는 상기 평탄화막(18) 상에 형성되는 반사막을 포함하는 화소전극의 불균일한 증착을 야기시켜, 유기 전계 발광표시장치의 발광 시 난반사에 의한 반사율 저하 및 색좌표 변화 등의 문제를 초래할 수 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로, 유기 전계 발광표시장치의 난반사에 의한 반사율 저하 및 색좌표 변화를 개선하는데 그 목적이 있다.
본 발명의 상기 목적은 기판을 제공하고; 상기 기판 상에 반도체층을 형성하고; 상기 반도체층의 일정 영역에 대응되도록 게이트 전극을 형성하고; 상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막을 형성하고; 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하고; 상기 기판 전면에 보호막을 형성하고; 상기 보호막 상에 평탄화막을 형성하고; 상기 평탄화막을 제1열처리하고; 상기 평탄화막 상에 희생층을 형성하고; 상기 평탄화막과 희생층을 동시에 패터닝하여, 상기 소스/드레인 전극 중 어느 하나의 상부에 형성되어 있는 상기 보호막을 노출 시키는 제1비아홀을 형성하고; 상기 평탄화막 및 상기 희생층을 제2열처리하여 경화시키고; 상기 보호막을 건식식각하여 제2비아홀을 형성하고; 상기 희생층을 제거하고; 상기 평탄화막 상에 상기 제1 및 제2비아 홀을 통해 상기 소스/드레인 전극 중 어느 하나와 연결되는 화소전극을 형성하고; 상기 화소전극 상에 유기발광층을 포함하는 유기막층을 형성하고; 상기 기판 전면에 대향전극을 형성하는 포함하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법에 의해 달성된다.
따라서, 본 발명의 유기 전계 발광표시장치 제조방법은 평탄화막의 거칠기를 방지하여 난반사로 인한 반사율 감소 및 색좌표 변화 등의 문제점을 개선할 수 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
< 실시 예1 >
도 2a 내지 2h는 본 발명의 실시 예1에 의한 유기 전계 발광표시장치의 제조공정을 나타내는 단면도이다.
먼저, 도 2a를 참조하면, 유리 또는 플라스틱 재질의 절연성 기판(100) 상에 버퍼층(미도시)을 형성한다. 상기 버퍼층은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Pysical Vapor Deposition)법을 이용하여 형성할 수 있다.
이때, 상기 버퍼층은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층 상에 비정질 실리콘층(미도시)을 형성한다. 상기 비정질 실리콘층은 스퍼터링 장치와 같은 물리적 기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 장치와 같은 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
또한, 상기 비정질 실리콘층을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이어서, 상기 비정질 실리콘층은 결정화하여 다결정 실리콘층으로 형성한다. 상기 비정질 실리콘층을 결정화하는 방법에는 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) MILC(Metal Induced Later Crystallization) 또는 SGS(Super Grained Silicon) 등 을 사용할 수 있다.
이어서, 상기 다결정 실리콘층을 패터닝하여 일정 패턴의 반도체층(110)을 형성한다.
다음으로, 도 2b를 참조하면, 상기 반도체층(110)이 형성된 기판 전면에 게이트 절연막(120)을 형성하여 하부에 형성된 소자들을 보호하고, 상기 게이트 절연막(120) 상부에 형성될 소자들과 전기적으로 절연시킨다.
이어서, 상기 게이트 절연막(120) 상에는 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 중 어느 하나로 게이트 메탈층(미도시)을 증착한다.
이어서, 상기 게이트 메탈층을 패터닝하여 반도체층(110)의 일정영역에 대응되는 게이트 전극(130)을 형성한다.
이어서, 상기 게이트 전극(130)을 마스크로 사용하여 N형 또는 P형 불순물 중 어느 하나를 주입하는 공정을 진행하여 상기 반도체층(110)에 소스/드레인(110a, 110b) 영역 및 채널영역(110c)을 형성한다. 이때, 상기 반도체층(110)이 소스/드레인 영역(110a, 110b)과 채널 영역(110c)으로 나누어지는 것은 상기 불순물 주입 공정에 의해 불순물이 주입된 영역은 소스/드레인 영역(110a,110b)으로 정의되고, 상기 게이트 전극(130)에 의해 불순물이 주입되지 못하는 영역은 박막트랜지스터 구동 시 채널이 형성되는 채널영역(110c)으로 정의되기 때문이다.
이어서, 상기 기판 전면에는 층간 절연막(140)을 형성하는데, 상기 층간 절연막(140)은 하부에 형성된 소자들을 보호하며 전기적인 절연을 목적으로 한다.
이 때, 상기 버퍼층(미도시), 게이트 절연막(120) 및 층간 절연막(140)은 SiO2 또는 SiNx로 형성될 수 있으며, 이들로 구성된 복수의 층으로도 이루어질 수 있다.
이어서, 상기 층간 절연막(140)과 게이트 절연막(120)을 관통하여 반도체층(110)의 소스/드레인 영역(110a, 110b) 일부가 노출되도록 콘택 홀(150a, 150b)을 각각 형성한다.
이어서, 상기 층간 절연막(140) 상에 상기 콘택 홀(150a, 150b)을 통하여 반도체층(110)의 소스/드레인 영역(110a, 110b)과 연결되는 일정패턴의 소스/드레인 전극(160a, 160b)을 형성하여 박막트랜지스터를 형성한다.
상기 소스/드레인 전극(160a, 160b)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 중 어느 하나로 이루어질 수 있다.
다음으로, 도 2c를 참조하면, 상기 박막트랜지스터 전면에 보호막(170)을 형성하는데, 상기 보호막(170)은 SiO2 또는 SiNx와 이들의 복수 층으로 이루어질 수 있다.
이어서, 상기 보호막(170) 상에는 평탄화막(180)을 형성하는데, 상기 평탄화막(180)은 상기 기판상의 단차를 완화하기 위하여 유기물로 형성하는데, 감광이 가능한 물질인 아크릴 계열로 형성할 수 있다.
이어서, 제1열처리 공정을 진행하는데, 상기 제1열처리 공정은 110°C 내지 130°C의 온도에서 1분 내지 3분간 진행하여 소프트 베이킹할 수 있다.
상기와 같이 평탄화막(180)에 제1열처리 공정을 진행하여 평탄화막(180)을 소프트 베이킹하는 이유는 이후에 진행될 상기 평탄화막(180) 상에 형성되는 희생층(190) 박막을 양호하게 형성하기 위함이다.
이때, 110°C 1분 미만으로 온도를 가열하면 제대로된 소프트 베이킹을 얻을 수 없으며, 130°C 3분 초과로 온도를 가열하면 평탄화막(180)이 경화되고 공정시간이 길어지는 문제가 있다.
다음으로, 도 2d를 참조하면, 상기 소프트 베이킹된 평탄화막(180) 상에 희생층(190)을 형성하는데, 상기 희생층(190)은 감광성 있는 유기물 중 감광성 있는 폴리이미드 계열로 형성할 수 있다.
다음으로, 도 2e를 참조하면, 상기 희생층(190)과 평탄화막(180)을 동시에 패터닝하여 일정패턴의 제1비아홀(200a)을 형성한다.
상기 희생층(190)과 평탄화막(180)은 감광성 있는 유기물질이므로 노광 및 현상공정을 진행하면 동시에 일정패턴의 제1비아홀(200a)을 형성할 수 있다.
다음으로, 도 2f를 참조하면, 제2열처리 공정을 진행한다. 상기 제2열처리 공정은 220°C 내지 260°C의 온도에서 0.5시간 내지 2시간 내에서 진행할 수 있다.
상기와 같이 제2열처리 공정을 진행하면, 아크릴 계열로 형성된 상기 평탄화막(180)은 열에 의해 경화가 이루어진다. 또한, 폴리이미드 계열로 형성된 상기 희생층(190)도 열에 의해 경화가 이루어진다.
이때, 220°C 0.5시간 미만으로 온도를 가열하면 경화가 제대로 이루어지지 않을 수 있으며, 260°C 2시간 초과로 온도를 가열하면 경화 시 불필요한 높은 온 도와 공정시간이 길어지는 문제가 있다.
이어서, 상기 제1비아홀(200a)이 형성된 희생층(190)을 마스크로 하여 상기 보호막(170)을 건식식각한다. 이때, 상기 제1비아홀(200a)에 의해 노출된 보호막(170)에는 제2비아홀(200b)이 형성된다.
따라서, 상기 보호막(170)을 관통하여 소스/드레인 전극(160a, 160b) 중 어느 하나의 일정영역을 노출시키는 제2비아홀(200b)이 형성되며, 제1비아홀(200a)과 제2비아홀(200b)로 구성되는 비아홀(200)이 완성된다.
보다 자세하게는, 상기 건식 식각은 반응성이온 식각, 플라즈마 식각 및 유도결합형 플라즈마 식각의 군에서 선택된 어느 하나를 이용할 수 있으며, 이때 상기 건식식각의 플라즈마에 의해 희생층(190) 표면에는 거칠기가 발생한다.
다음으로, 도 2g를 참조하면, 상기와 같이 플라즈마에 의해 표면에 거칠기가 발생한 희생층(190)를 제거한다. 상기 희생층(190)을 제거하는 방법으로는 일반적인 종래 유기물 현상액의 성분으로서 공지된 것을 제한없이 사용할 수 있다.
이와 같이, 상기 희생층(190)만을 제거할 수 있는 이유는 상기 희생층(190)이 폴리이미드 계열로 형성되어 있기 때문에 경화된 상태에서도 현상액에 의해 식각될 수 있는 특성을 가지기 때문이다. 반면에 상기 평탄화막(180)은 아크릴 계열로 형성되어 있기 때문에 경화된 상태에서는 현상액에 의한 간섭을 받지 않게 된다.
따라서, 상기 희생층(190)이 제거된 평탄화막(180)은 건식식각에 의한 플라즈마 손상없이 양호한 상태를 얻을 수 있다.
다음으로, 도 2h를 참조하면, 상기 평탄화막(180) 상에 반사막(210b) 및 투명전극(210a)을 포함하는 화소전극(210)을 형성한다. 상기 화소전극(210)은 비아홀(190)을 통해 노출된 소스/드레인 전극(160a, 160b) 중 어느 하나와 연결된다.
상기 화소 전극(210)은 Pt, Au, Ir, Cr, Mg, Ag, Al 및 이들의 합금으로 이루어진 군에서 어느 하나로 이루어진 반사전극(210b) 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)의 투명전극(210a)이 적층된 구조일 수 있다.
상기 기판 전면에 상기 화소 전극(210)의 일정 영역을 노출시키는 개구부를 구비하는 화소 정의막(220)을 형성한다. 상기 화소 정의막(220)은 BCB (benzocyclobutene), 아크릴 계열 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나의 물질일 수 있다.
이어서, 상기 개구부로 노출된 화소 전극(210)상에는 유기 발광층(미도시)을 포함하는 유기막층(230)을 형성하고, 상기 기판 상부 전면에 대향 전극(240)을 형성하여 유기 전계 발광표시장치를 구현한다.
상기 유기 전계 발광표시장치는 탑 게이트 전극 구조를 포함하는 박막트랜지스터만 설명하고 있지만, 이에 한정되지 않고 공지된 기술인 버텀 게이트 전극 구조의 박막트랜지스터를 포함할 수도 있다.
< 실시 예2 >
본 발명의 실시 예2는 제2열처리 공정 및 제2비아홀 형성공정을 제외한 구성 및 제조순서가 실시 예1과 중복됨으로 상기 제2열처리 공정 및 제2비아홀 형성공정 을 제외한 상세한 설명은 중복을 피하기 위해 생략한다.
먼저, 제1비아홀(200a)이 형성된 희생층(190)을 마스크로 하여 상기 보호막(170)을 건식식각한다. 이때, 상기 제1비아홀(200a)에 의해 노출된 보호막(170)에는 제2비아홀(200b)이 형성된다.
따라서, 상기 보호막(170)을 관통하여 소스/드레인 전극(160a, 160b) 중 어느 하나의 일정영역을 노출시키는 제2비아홀(200b)이 형성되며, 제1비아홀(200a)과 제2비아홀(200b)로 구성되는 비아홀(200)이 완성된다.
보다 자세하게는, 상기 건식 식각은 반응성이온 식각, 플라즈마 식각 및 유도결합형 플라즈마 식각의 군에서 선택된 어느 하나를 이용할 수 있으며, 이때 상기 건식식각의 플라즈마에 의해 희생층(190) 표면에는 거칠기가 발생한다.
다음으로, 제2열처리 공정을 진행한다. 상기 제2열처리 공정은 220°C 내지 260°C의 온도에서 0.5시간 내지 2시간 내에서 진행할 수 있다.
상기와 같이 제2열처리 공정을 진행하면, 아크릴 계열로 형성된 상기 평탄화막(180)은 열에 의해 경화가 이루어진다. 또한, 폴리이미드 계열로 형성된 상기 희생층(190)도 열에 의해 경화가 이루어진다.
이때, 220°C 0.5시간 미만으로 온도를 가열하면 경화가 제대로 이루어지지 않을 수 있으며, 260°C 2시간 초과로 온도를 가열하면 불필요한 높은 온도와 공정시간이 길어지는 문제가 있다.
다음으로, 상기와 같이 플라즈마에 의해 표면에 거칠기가 발생한 희생층(190)를 제거한다. 상기 희생층(190)을 제거하는 방법으로는 일반적인 종래 유기 물 현상액의 성분으로서 공지된 것을 제한없이 사용할 수 있다.
이와 같이, 상기 희생층(190)만을 제거할 수 있는 이유는 상기 희생층(190)이 폴리이미드 계열로 형성되어 있기 때문에 경화된 상태에서도 현상액에 의해 식각될 수 있는 특성을 가지기 때문이다. 반면에 상기 평탄화막(180)은 아크릴 계열로 형성되어 있기 때문에 경화된 상태에서는 현상액에 의한 간섭을 받지 않게 된다.
따라서, 상기 희생층(190)이 제거된 평탄화막(180)은 건식식각에 의한 플라즈마 손상없이 양호한 상태를 얻을 수 있다.
상기와 같이 본 발명의 실시 예에서는 반사막을 포함하는 화소전극을 구비하는 전면발광형 유기 전계 발광표시장치를 중심으로 설명하였다. 하지만, 반사막을 포함하지 않는 경우에도 보호막과 평탄화막을 포함하는 구조에서는 동일하게 적용될 수 있다.
또한, 본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1은 종래 기술에 의한 평탄화막의 거칠기를 나타내는 SEM(Scanning Electron Microscope) 사진이다.
도 2a 내지 2h는 본 발명의 실시 예1에 의한 유기 전계 발광표시장치의 제조공정을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 반도체층 111a, 111b: 소스/드레인 영역
111c: 채널영역 120: 게이트 절연막
130: 게이트 전극 140: 층간 절연막
160a, 160b: 소스/드레인 전극 170: 보호막
180: 평탄화막 200: 비아홀
200a: 제1비아홀 200b: 제2비아홀
210: 화소전극 210a: 투명전극
210b: 반사막 220: 화소정의막
230: 유기막층 240: 대향전극

Claims (9)

  1. 기판을 제공하고;
    상기 기판 상에 반도체층을 형성하고;
    상기 반도체층의 일정 영역에 대응되도록 게이트 전극을 형성하고;
    상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막을 형성하고;
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하고;
    상기 기판 전면에 보호막을 형성하고;
    상기 보호막 상에 평탄화막을 형성하고;
    상기 평탄화막을 제1열처리하고;
    상기 평탄화막 상에 희생층을 형성하고;
    상기 평탄화막과 희생층을 동시에 패터닝하여, 상기 소스/드레인 전극 중 어느 하나의 상부에 형성되어 있는 상기 보호막을 노출시키는 제1비아홀을 형성하고;
    상기 평탄화막 및 상기 희생층을 제2열처리하여 경화시키고;
    상기 보호막을 건식식각하여 제2비아홀을 형성하고;
    상기 희생층을 제거하고;
    상기 평탄화막 상에 상기 제1 및 제2비아 홀을 통해 상기 소스/드레인 전극 중 어느 하나와 연결되는 화소전극을 형성하고;
    상기 화소전극 상에 유기발광층을 포함하는 유기막층을 형성하고;
    상기 기판 전면에 대향전극을 형성하는 포함하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  2. 제1항에 있어서,
    상기 평탄화막 및 상기 희생층을 제2열처리하여 경화시키는 과정은
    상기 보호막을 건식식각하여 제2비아홀을 형성하는 과정 이전에 수행하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  3. 제1항에 있어서,
    상기 평탄화막 및 상기 희생층을 제2열처리하여 경화시키는 과정은
    상기 보호막을 건식식각하여 제2비아홀을 형성하는 과정 이후에 수행하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  4. 제1항에 있어서,
    상기 희생층은 폴리이미드 계열로 형성하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  5. 제1항에 있어서,
    상기 제1비아홀은 평탄화막과 희생층을 노광 및 현상공정으로 동시에 패터닝 하여 형성하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  6. 제1항에 있어서,
    상기 제2비아홀은 상기 희생층을 마스크로 건식식각하여 형성하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  7. 제1항에 있어서,
    상기 제1열처리는 100 내지 130°C에서 1 내지 3분 동안 진행하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  8. 제1항에 있어서,
    상기 제2열처리는 220 내지 260°C에서 0.5 내지 2시간 동안 진행하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
  9. 제1항에 있어서,
    상기 희생층 제거는 현상액으로 식각하는 것을 특징으로 하는 유기 전계 발광표시장치 제조방법.
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