KR100700650B1 - 유기 전계 발광 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 유기 전계 발광 장치의 주변부에 형성된 공통 전원 버스 라인 또는 캐소드 버스 라인 중 어느 하나 이상을 박막트랜지스터의 게이트 전극을 형성할 때, 각각의 하부 라인을, 박막트랜지스터의 소오스/드레인 전극을 형성할 때, 상기 하부 라인 상부에 하부 라인과 콘택홀로 연결된 상부 라인의 이중 구조로 형성함으로서, 전압 강하를 발생하지 않으면서 배선의 폭을 줄일 수 있는 유기 전계 발광 장치 및 그 제조 방법에 관한 것이다.
본 발명의 유기 전계 발광 장치 및 그 제조 방법은 소자 기판; 상기 소자 기판상에 형성된 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하는 발광부; 및 상기 발광부에 제1레벨의 전압을 인가하는 제1 전원 라인과 제2레벨의 전압을 인가하는 제2 전원 라인을 포함하는 주변부를 포함하며, 상기 제1 전원 라인은 제1 하부 전원 라인, 상기 제1 하부 전원 라인 상에 위치하는 절연막 및 상기 절연막을 관통하여 상기 제1 하부 전원라인에 접속하는 제1 상부 전원 라인으로 이루어진 유기 전계 발광 장치 및 그 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 유기 전계 발광 장치 및 그 제조 방법은 콘택홀로 연결된 하부 라인 및 상부 라인의 이중 구조로 공통 전원 버스 라인 또는 캐소드 버스 라인을 형성함으로써, 주변부의 배선이 차지하는 공간을 줄임으로써, 발광부의 발광 면적을 증대시킬 수 있는 효과가 있다.
공통 전원 버스 라인, 캐소드 버스 라인

Description

유기 전계 발광 장치 및 그 제조 방법{Organic electroluminescence device and method for fabricating thereof}
도 1은 종래 기술에 의해 형성된 유기 전계 발광 장치의 평면도.
도 2는 본 발명에 의해 형성된 유기 전계 발광 장치의 평면도.
도 3a 내지 도 3d는 본 발명의 일실시 예에 따른 유기 전계 발광 장치의 제조 공정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
205 : 발광부 206 : 스캔 드라이버
207 : 데이터 드라이버 208 : 제1 전원 라인
209 : 제2 전원 라인
본 발명은 유기 전계 발광 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 콘택홀로 연결된 하부 라인 및 상부 라인의 이중 구조로 공통 전원 버스 라인 또는 캐소드 버스 라인을 형성하는 유기 전계 발광 장치 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 큰 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 장치는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
도 1를 참조하면, 소자 기판(101)상에 제1전극, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하여 형성된 단위 픽셀들로 구성된 발광부(102)가 위치하고, 상기 발광부(102)의 외각에 상기 단위 픽셀에 전기적 신호를 전달하기 위한 스캔 드라이버(103) 및 데이터 드라이버(104)와 전원을 공급하기 위한 공통 전원 공급 버스 라인(105) 및 캐소드 버스 라인(106)들이 위치한다. 그리고, 상기 각각의 공통 전원 공급 버스 라인(105) 및 캐소드 버스 라인(106)을 외부 장치와 콘택하기 위한 패드(107)이 상기 발광부(102)의 하단에 형성된다.
이때, 일반적으로 상기 공통 전원 공급 버스 라인(105) 및 캐소드 버스 라인(106)은 전압 강하와 같은 문제점없이 상기 발광부(102)의 단위 픽셀에 충분한 전원을 공급하기 위해 너비가 넓은 금속 배선을 형성한다.
그러나, 상기의 종래 기술에 의한 공통 전원 공급 버스 라인 및 캐소드 버스 라인은 너비가 넓게 형성됨으로써, 발광부의 면적을 증가시킬 수 없다는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 콘택홀로 연결된 하부 라인 및 상부 라인의 이중 구조의 공통 전원 버스 라인 또는 캐소드 버스 라인이 형성된 유기 전계 발광 장치 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소자 기판; 상기 소자 기판상에 형성된 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하는 발광부; 및 상기 발광부에 제1레벨의 전압을 인가하는 제1 전원 라인과 제2레벨의 전압을 인가하는 제2 전원 라인을 포함하는 주변부를 포함하며, 상기 제1 전원 라인은 제1 하부 전원 라인, 상기 제1 하부 전원 라인 상에 위치하는 절연막 및 상기 절연막을 관통하여 상기 제1 하부 전원라인에 접속하는 제1 상부 전원 라인으로 이루어진 유기 전계 발광 장치 및 그 제조 방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 소자 기판을 준비하는 단계; 상기 소자 기판상에 반도체층 및 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극 물질을 형성하고, 패터닝하여 게이트 전극, 스캔 라인, 제1 하부 전원 라인 및 제2 하부 전원 라인을 형성하는 단계; 상기 소자 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 반도체층, 제1 하부 전원 라인 및 제2 하부 전원 라인을 노출시키는 각각의 콘택홀을 형성하는 단계; 상기 소자 기판상에 소오스/드레인 전극 물질을 형성하고, 패터닝하여 소오스/드레인 전극, 제1 상부 전원 라인 및 제2 상부 전원 라인을 형성하는 단계; 상기 소자 기판상에 평탄화층을 형성하는 단계; 및 상기 평탄화층상의 일정 영역에 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 형성하는 단계로 이루어진 유기 전계 발광 장치 및 그 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 의해 형성된 유기 전계 발광 장치의 평면도이다.
도 2를 참조하면, 유리 또는 플라스틱과 같은 소자 기판(201)상에 픽셀을 제어하는 스위칭(Switching) 또는 구동(Driving) 박막트랜지스터(202a, 202b), 전하를 저장하는 캐패시터(Capacitor)(203) 및 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하는 유기 전계 발광 다이오드(204)로 구성된 단위 픽셀이 복수 개로 배열되어 있는 발광부(205)가 상기 소자 기판(201)의 중앙부에 위치하고, 상기 발광부(205)의 외각에 상기 발광부(205)내의 단위 픽셀들에게 전기적 신호 또는 전원을 공급하기 위해 스캔 드라이버(206), 데이터 드라이버(207), 상기 발광부(205)에 제1레벨의 전압을 인가하는 제1 전원 라인(208) 및 상기 발광부(205)에 제2레벨의 전압을 인가하는 제2 전원 라인(209)이 위치하게 된다. 그리고, 상기 제1 전원 라인(208) 및 제2 전원 라인(209)을 외부 장치와 연결하기 위한 패드(210)가 상기 제1 전원 라인(208) 및 제2 전원 라인(209)의 끝단에 연결된다.
이때, 상기 발광부(205) 내에는 스캔 드라이버(206)에서 주입되는 신호를 각 단위 픽셀에 전달하는 스캔 라인(211), 데이터 드라이버(207)에서 주입되는 신호를 각 단위 픽셀에 전달하는 데이터 라인(212) 및 제1 전원 라인(208)에서 공급되는 제1레벨의 전압을 각 단위 픽셀에 전달하는 공통 전원 라인(213)이 반복적으로 배열된다. 그리고, 상기 제2 전원 라인(209)은 상기 발광부(205) 전체를 덮고 있는 유기 전계 발광 다이오드(204)의 제2전극(214)과 직접 콘택(215)되어 있다.
이때, 본 발명은 종래 기술(도 1을 참조)과는 달리 제1 전원 라인(208) 또는 제2 전원 라인(209)을 콘택홀로 연결된 하부 라인 및 상부 라인의 이중 구조로 형성하여 전압 강하 현상없이 발광부(205)의 면적을 넓힐 수 있게 된다. 이때, 본 발명에 의해 늘어나는 발광부(205)의 면적은 종래의 단층 구조에서의 본래의 면적과 본 발명의 이중 구조로 형성함으로써 발생하는 여유 면적의 합이 됨으로써 상기 여유 면적의 증가에 비례하게 된다.
이때, 도 2에서 제1 전원 라인(208) 또는 제2 전원 라인(209)을 하나의 라인으로만 형성하였으나, 전압 강하 등을 방지하기 위해 두 개 이상의 라인으로 형성할 수도 있다.
이때, 도 2에서는 제1 전원 라인(208)과 제2 전원 라인(209)의 폭이 동시에 줄어든 것을 도시하였으나 상기 제1 전원 라인(208)과 제2 전원 라인(209) 중 어느 하나만 줄어들어도 무방하나 둘다 줄이는 것이 발광부(205)의 면적이 더 증가하므로 더 바람직하다.
이때, 상기 제1 전원 라인(208) 및 상기 제2 전원 라인(209)은 각각 상기 발광부(205)에 제1레벨의 전압을 인가하는 공통 전원 버스 라인 또는 제2레벨의 전압을 인가하는 캐소드 버스 라인일 수 있다.
도 3a 내지 도 3d는 본 발명의 일실시 예에 따른 유기 전계 발광 장치의 제조 공정을 나타내는 단면도이다. 이때, 도 3a 내지 도 3d는 도 2의 Ⅰ-Ⅰ선의 단면도이다.
도 3a를 참조하면, 유리 또는 플라스틱과 같은 소자 기판(201)상에 상기 소자 기판(201)에서 발생하는 이온 또는 기체와 같은 불순물이 상부에 형성될 소자들에 확산 또는 침투하는 것을 방지하기 위한 버퍼층(301)을 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 중 어느 하나를 이용하여 형성한다.
이어서, 상기 버퍼층(301)이 형성된 소자 기판(201)상에 비정질 실리콘층을 화학적 기상 증착법 또는 물리적 기상 증착법을 이용하여 일정한 두께로 형성하고, 상기 비정질 실리콘층 내에 함유된 수소와 같은 가스를 처리하기 위한 탈수소 처리를 진행한 후, 결정화 공정을 진행하여 다결정 실리콘층으로 결정화하고, 패터닝하여 반도체층(302)을 형성한다.
이때, 상기 결정화 공정은 RTA법(Rapid Thermal Annealing), SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 및 SLS법(Sequential Lateral Solidification)으로 이루어진 군에서 선택되는 어느 하나를 이용할 수 있다.
이때, 상기 반도체층(302)은 상기 발광부(205)에 형성된 복 수개의 단위 픽셀 중 어느 하나의 픽셀에 형성되어지는 박막트랜지스터의 반도체층이고, 특히, 도 2에서 도시된 도면 번호 202b의 박막트랜지스터의 반도체층을 나타내고 있다. 물론, 나머지 박막트랜지스터(202a) 역시 상기 소자 기판상에 동시에 형성되어지고 있으나 이를 도시하지 않을 뿐이다.
이어서, 상기 소자 기판 전면에 걸쳐 게이트 절연막(303)을 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 중 어느 하나를 이용하여 형성한다.
도 3b를 참조하면, 상기 소자 기판상에 게이트 전극 물질을 증착하고, 이를 패터닝하여 발광부 영역(A)에는 게이트 전극(304)을, 제1 전원 라인 영역(B)에는 제1 전원 라인(도 2의 208)의 제1 하부 전원 라인(305)을, 제2 전원 라인 영역(C)에는 제2 전원 라인(도 2의 209)의 제2 하부 전원 라인(306)을 형성한다.
이어서, 도에는 도시하지 않았지만, 상기 게이트 전극(304)을 마스크로 이용하여 상기 반도체층(302)에 불순물 주입 공정을 진행하여 소오스/드레인 영역을 형성하는 공정을 진행할 수 있다.
이어서, 상기 소자 기판 전면에 걸쳐 절연막인 층간절연막(307)을 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 중 어느 하나를 이용하여 형성한다.
도 3c를 참조하면, 상기 절연막인 층간절연막(307)을 포토레지스트 패턴을 이용하여 상기 반도체층(302)의 일부를 노출시키는 콘택홀, 상기 제1 하부 전원 라인(305)의 일부를 노출시키는 콘택홀, 제2 하부 전원 라인(306)의 일부를 노출시키는 콘택홀을 동시에 형성한다.
이어서, 상기 소자 기판 전면에 걸쳐 소오스/드레인 전극 물질을 증착하고, 상기 소오스/드레인 전극 물질을 패터닝하여 발광부 영역(A)에는 상기 박막트랜지스터(202b)의 소오스/드레인 전극(308), 공통 전원 라인(309) 및 데이터 라인(310)을 형성하고, 제1 전원 라인 영역(B)에는 제1 전원 라인(208)의 제1 상부 전원 라인(311)을 형성하고, 제2 전원 라인 영역(C)에는 제2 전원 라인(209)의 제2 상부 전원 라인(312)을 형성한다.
이때, 상기 제1 전원 라인(208)은 각각 게이트 전극 물질 및 소오스/드레인 전극 물질을 패터닝하여 형성된 제1 하부 전원 라인(305)과 제1 상부 전원 라인(311)의 이중 구조 및 상기 제1 하부 전원 라인(305)과 제1 상부 전원 라인(311)을 연결하기 위한 콘택홀로 구성되고, 상기 제2 전원 라인(209)은 제2 하부 전원 라인(306)과 제2 상부 전원 라인(312)의 이중 구조 및 상기 제2 하부 전원 라인(306)과 제2 상부 전원 라인(312)을 연결하기 위한 콘택홀로 구성된다.
이때, 상기 제1 전원 라인(208) 및 제2 전원 라인(209)의 이중 구조는 발광부 영역(A)의 발광부(205)의 면적이 증가하게 하는데(도 1 및 도 2를 참조하여 비교), 특히, 상기 제1 상부 전원 라인(311) 및 제2 상부 전원 라인(312)의 폭이 좁아질수록 발광부(205)의 면적은 넓어지게 된다.
이때, 상기 제1 전원 라인(208)의 제1 하부 전원 라인(305)과 제1 상부 전원 라인(311)를 콘택하는 콘택홀과 제2 전원 라인(209)의 제2 하부 전원 라인(306)과 제2 상부 전원 라인(312)를 콘택하는 콘택홀의 모양을 다양하게 형성할 수 있는데, 원형, 정사각형 및 직사각형 등 다양한 형태로 형성할 수 있을 뿐만 아니라 둘 이상의 복수 개로 형성할 수도 있다. 즉, 형태 및 개수는 임의로 형성할 수 있다.
도 3d를 참조하면, 상기 소자 기판 전면에 걸쳐 평탄화층(320)을 형성한다. 이때, 상기 평탄화층(320)을 형성하기 이전에 패시베이션층(도시 안함) 등을 더 형성할 수도 있다.
이어서, 발광부 영역(A)의 평탄화층(320)의 일부를 식각하여 소오스/드레인 전극(308)의 일부를 노출시키는 비아홀을 형성한 후, 제1전극(313)을 형성한다.
이어서, 상기 소자 기판 전면에 걸쳐 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 제1전극(313)의 일정 영역을 노출시키는 화소 정의막(314)을 형성한다.
이때, 상기 화소 정의막(314)을 형성하는 식각 공정에서 상기 캐소드 버스 라인 영역(C)의 제2 전원 라인(도 2의 209)의 제2 상부 전원 라인(312)을 노출시키도록 비아홀을 형성하는 공정을 동시에 진행할 수 도 있다.
이어서, 상기 제1전극(313)상에 유기 발광층을 포함하는 유기막층(315)을 형성한다.
이어서, 상기 소자 기판 전면에 제2전극 물질을 형성하고, 패터닝하여 발광부 영역(A)의 유기막층(315)은 덮도록 하고, 상기 제2 전원 라인(209)의 제2 상부 전원 라인(312)과는 콘택하도록 하는 제2전극(316)을 형성한다.
따라서, 상기 제1 전원 라인(208) 및 제2 전원 라인(209)을 각각 하부 라인 및 상부 라인의 이중 구조로 형성함으로써, 종래와 같이 단층으로 형성하는 경우와 비교하여 같은 정도의 전하을 통전할 수 있어 전압 강하와 같은 문제점 없이 상기 제1 전원 라인(208) 및 제2 전원 라인(209)을 형성하여 상기 발광부(205)의 면적을 증가시킬 수 있게 된다.
이때, 상기 발광부(205)의 면적 증가는 상기 제1 전원 라인(208) 및 제2 전원 라인(209)의 각각의 하부 라인 및 상부 라인에서 각각의 폭과 관계가 있다. 즉, 하부 라인의 폭을 크게 하여 형성하게 되면 상부 라인의 폭을 줄일 수 있게 되고, 상부 라인의 폭이 줄어듦에 따라 생기는 여유분의 면적에 상기 발광부를 형성할 수 있어 상기 발광부(205)의 면적은 상기 하부 라인의 폭의 증가 및 상부 라인의 폭의 감소에 비례하여 늘어나기 때문이다.
이어서, 상기 소자 기판에 상기 발광부(205)에 대응하는 흡습재가 형성된 봉지 기판을 정렬한 후, 이를 봉지하는 공정을 진행하여 유기 전계 발광 소자를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 유기 전계 발광 장치 및 그 제조 방법은 콘택홀로 연결된 하부 라인 및 상부 라인의 이중 구조로 공통 전원 버스 라인 또는 캐소드 버스 라인을 형성함으로써, 주변부의 배선이 차지하는 공간을 줄임으로써, 발광부의 발광 면적을 증대시킬 수 있는 효과가 있다.

Claims (16)

  1. 소자 기판;
    상기 소자 기판상에 형성된 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하는 발광부; 및
    상기 발광부에 제1레벨의 전압을 인가하는 제1 전원 라인과 제2레벨의 전압을 인가하는 제2 전원 라인을 포함하는 주변부를 포함하며,
    상기 제1 전원 라인은 제1 하부 전원 라인, 상기 제1 하부 전원 라인 상에 위치하는 절연막 및 상기 절연막을 관통하여 상기 제1 하부 전원 라인에 접속하는 제1 상부 전원 라인으로 이루어져 있는 것을 특징으로 하는 유기 전계 발광 장치.
  2. 제 1 항에 있어서,
    상기 제1 전원 라인은 공통 전원 버스 라인 또는 캐소드 버스 라인임을 특징으로 하는 유기 전계 발광 장치.
  3. 제 1 항에 있어서,
    상기 제2 전원 라인은 제2 하부 전원 라인, 상기 제2 하부 전원 라인 상에 위치하는 절연막 및 상기 절연막을 관통하여 상기 제2 하부 라인에 접속하는 제2 상부 전원 라인으로 이루어져 있는 것을 특징으로 하는 유기 전계 발광 장치.
  4. 제 3 항에 있어서,
    상기 제2 전원 라인은 공통 전원 버스 라인 또는 캐소드 버스 라인임을 특징으로 하는 유기 전계 발광 장치.
  5. 제 1 항에 있어서,
    상기 발광부는 두 개의 박막트랜지스터와 하나의 캐패시터를 더 포함하는 것을 특징으로 하는 유기 전계 발광 장치.
  6. 제 5 항에 있어서,
    상기 박막트랜지스터는 스위칭 박막트랜지스터 및 구동 박막트랜지스터임을 특징으로 하는 유기 전계 발광 장치.
  7. 제 1 항에 있어서,
    상기 주변부는 스캔 드라이버 및 드라이버로 이루어져 있는 것을 특징으로 하는 유기 전계 발광 장치.
  8. 제 7 항에 있어서,
    상기 스캔 드라이버는 발광부내의 단위 픽셀에 형성된 박막트랜지스터의 소오스/드레인 전극에 연결되어 있음을 특징으로 하는 유기 전계 발광 장치.
  9. 제 7 항에 있어서,
    상기 데이터 드라이버는 발광부내의 단위 픽셀에 형성된 박막트랜지스터의 게이트 전극에 연결되어 있음을 특징으로 하는 유기 전계 발광 장치.
  10. 제 1 항에 있어서,
    상기 제1전원 라인 또는 제2전원 라인은 공통 전원 라인에 연결되어 있어 발광부내의 단위 픽셀에 형성된 박막트랜지스터의 소오스/드레인 전극에 연결되어 있음을 특징으로 하는 유기 전계 발광 장치.
  11. 제 1 항에 있어서,
    상기 제1전원 라인 또는 제2전원 라인은 제2전극과 연결되어 있어 발광부내의 단위 픽셀에 형성된 유기막층에 연결되어 있음을 특징으로 하는 유기 전계 발광 장치.
  12. 제 1 항에 있어서,
    상기 제1 전원 라인 및 제2 전원 라인의 끝단에는 각각 패드가 연결되어 있음을 특징으로 하는 유기 전계 발광 장치.
  13. 제 1 항에 있어서,
    상기 소자 기판상에 상기 발광부를 보호하는 봉지 기판이 봉지되어 있음을 더 포함하는 것을 특징으로 하는 유기 전계 발광 장치.
  14. 제 13 항에 있어서,
    상기 봉지 기판상에 상기 발광부에 대응하는 흡습재가 형성되어 있음을 특징으로 하는 유기 전계 발광 장치.
  15. 소자 기판을 준비하는 단계;
    상기 소자 기판상에 반도체층 및 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 게이트 전극 물질을 형성하고, 패터닝하여 게이트 전극, 스캔 라인, 제1 하부 전원 라인 및 제2 하부 전원 라인을 형성하는 단계;
    상기 소자 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 반도체층, 제1 하부 전원 라인 및 제2 하부 전원 라인을 노출시키는 각각의 콘택홀을 형성하는 단계;
    상기 소자 기판상에 소오스/드레인 전극 물질을 형성하고, 패터닝하여 소오스/드레인 전극, 제1 상부 전원 라인 및 제2 상부 전원 라인을 형성하는 단계;
    상기 소자 기판상에 평탄화층을 형성하는 단계; 및
    상기 평탄화층상의 일정 영역에 제1전극, 유기 발광층을 포함하는 유기막층 및 제2전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 유기 전계 발광 장치 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2전극을 형성하는 단계 이후,
    상기 소자 기판상에 흡습재가 형성된 봉지 기판을 정렬한 후, 이를 봉지하는 단계를 더 포함하는 것을 특징으로 하는 유기 전계 발광 장치 제조 방법.
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