KR20170109182A - 박막트랜지스터와 제조 방법, 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막트랜지스터와 제조 방법, 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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KR20170109182A
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김덕회
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Abstract

본 발명의 일 실시예는 기판과, 기판 상에 배치된 제1박막트랜지스터와, 기판 상에 배치된 제2박막트랜지스터, 및 제1박막트랜지스터 및 제2박막트랜지스터를 커버하는 절연층을 포함하고, 절연층에는 절연층을 관통하며 제1박막트랜지스터와 인접하게 배치된 제1더미홀, 및 절연층을 관통하며 제2박막트랜지스터와 인접한 제2더미홀이 위치하고, 제1더미홀과 제2더미홀은 개수 또는 크기가 서로 다른 박막트랜지스터 기판을 개시한다.

Description

박막트랜지스터와 제조 방법, 및 이를 포함하는 유기 발광 표시 장치 {Thin film transistor substrate, display device comprising the same, and method for manufacturing thin film transistor substrate}
본 발명의 실시예들은 박막트랜지스터와 제조 방법, 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에 스캔신호 및 데이터신호를 제공하는 드라이버를 포함한다.
화소 및 드라이버에는 복수의 박막트랜지스터가 구비되며, 그 기능이 위치별로 서로 다르다. 즉, 박막트랜지스터의 특성은 회로 내에서 요구되는 박막트랜지스터의 역할에 따라 차이가 나게 된다.
그러나 이와 같은 박막트랜지스터 기판의 박막트랜지스터들은 동일한 공정에서 형성되므로, 회소에서 요구되는 박막트랜지스터의 역할에 따른 특성 조절이 용이하지 않다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막트랜지스터 기판, 이를 구비한 유기 발광 표시 장치, 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치된 제1박막트랜지스터; 상기 기판 상에 배치된 제2박막트랜지스터; 및 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하는 절연층;을 포함하고, 상기 절연층에는 상기 절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제1더미홀, 및 상기 절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제2더미홀이 위치하고, 상기 제1더미홀과 상기 제2더미홀은 개수 또는 크기가 서로 다른, 박막트랜지스터 기판을 개시한다.
본 실시예에 있어서, 상기 절연층 위에 위치하는 보호층을 더 포함하고, 상기 보호층의 일부는 상기 제1더미홀 및 상기 제2더미홀 내에 채워질 수 있다.
본 실시예예 있어서, 상기 보호층은 유기 절연물을 포함할 수 있다.
본 실시예에 있어서, 상기 제1박막트랜지스터와 상기 제2박막트랜지스터, 및 상기 제2박막트랜지스터 사이에 위치하는 층간절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1더미홀 및 상기 제2더미홀은 상기 층간절연층을 관통하도록 상기 기판을 향해 연장될 수 있다.
본 실시예에 있어서, 상기 층간절연층에는 상기 층간절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제3더미홀, 및 상기 층간절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제4더미홀이 위치할 수 있다.
본 실시예에 있어서, 상기 제1박막트랜지스터의 반도체 패턴 및 상기 제2박막트랜지스터의 반도체 패턴은 각각 폴리 실리콘을 포함할 수 있다.
본 실시예에 있어서, 상기 기판은 복수의 화소를 포함하는 표시영역을 포함하고, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 상기 복수의 화소 중 적어도 어느 하나의 화소에 위치할 수 있다.
본 실시예에 있어서, 상기 제1박막트랜지스터는 구동 박막트랜지스터이고, 상기 제2박막트랜지스터는 스위칭 박막트랜지스터일 수 있다.
본 실시예에 있어서, 상기 제1더미홀의 개수 또는 크기는 상기 제2더미홀 보다 클 수 있다.
본 실시예에 있어서, 상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고, 상기 제1박막트랜지스터는 상기 화소영역에 위치하고, 상기 제2박막트랜지스터는 상기 비표시영역에 위치할 수 있다.
본 실시예에 있어서, 상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 비표시영역에 위치할 수 있다.
본 실시예에 있어서, 상기 제1박막트랜지스터는 상기 제2박막트랜지스터와 채널길이가 서로 다를 수 있다.
본 발명의 또 따른 실시예는, 전술한 박막트랜지스터 기판; 및 상기 박막트랜지스터 기판 상에 배치된 표시소자;를 포함하는, 유기 발광 표시 장치를 개시한다.
본 발명의 또 따른 실시예는, 기판 상에 제1박막트랜지스터 및 제2박막트랜지스터를 형성하는 단계; 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하는 절연층을 형성하는 단계; 기 절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제1더미홀, 및 상기 절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제2더미홀을 형성하는 단계; 및 상기 제1더미홀 및 상기 제2더미홀이 형성된 기판을 열처리하는 단계;를 포함하며, 상기 제1더미홀과 상기 제2더미홀은 개수 또는 크기가 서로 다른, 박막트랜지스터 기판의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 기판은 복수의 화소를 포함하는 표시영역을 포함하고, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 상기 복수의 화소 중 적어도 어느 하나의 화소에 위치할 수 있다.
본 실시예에 있어서, 상기 제1박막트랜지스터는 구동 박막트랜지스터이고, 상기 제2박막트랜지스터는 스위칭 박막트랜지스터이며, 상기 제1더미홀의 개수 또는 크기는 상기 제2더미홀 보다 클 수 있다.
본 실시예에 있어서, 상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고, 상기 제1박막트랜지스터는 상기 화소영역에 위치하고, 상기 제2박막트랜지스터는 상기 비표시영역에 위치할 수 있다.
본 실시예에 있어서, 상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 비표시영역에 위치할 수 있다.
본 실시예에 있어서, 상기 절연층 위에 위치하는 보호층을 형성하는 단계를 더 포함하며, 상기 보호층의 일부는 상기 제1더미홀 및 상기 제2더미홀 내에 채워질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막 트랜지스터의 이동도 등의 특성 조절이 가능한 박막 트랜지스터 기판, 이를 구비한 디스플레이 장치, 및 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 일부를 발췌하여 나타낸 평면도이다.
도 3은 유기 발광 표시 장치 중 어느 한 화소를 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제1 및 제2트랜지스터를 각각 도시한 평면도이다.
도 5는 도 4a 및 도 4b의 Va-Va 선 및 Vb-Vb선에 따른 단면도이다.
도 6은 도 5의 변형 실시예를 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 제1영역 및 제2영역을 각각 도시한 평면도이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 공정에 따른 단면도이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 유기 발광 표시 장치의 화소 회로를 나타낸 평면도이다.
도 11 및 도 12는 본 발명의 또 따른 실시예들에 따른 유기 발광 표시 장치의 비표시영역에 위치한 드라이버 회로를 나타낸 평면도이다.
도 13a 및 도 13b는 본 발명의 또 따른 실시예에 따른 유기 발광 표시 장치의 표시영역에 위치한 화소 회로 및 비표시영역에 위치한 드라이버 회로를 나타낸 평면도이다.
도 14a 및 도 14b는 본 발명의 또 따른 실시예에 따른 유기 발광 표시 장치의 표시영역에 위치한 화소 회로 및 비표시영역에 위치한 드라이버 회로를 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 구성 요소 등이 전기적으로 연결되었다고 할 때, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 일부를 발췌하여 나타낸 평면도이며, 도 3은 유기 발광 표시 장치 중 어느 한 화소를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 유기 발광 표시 장치(1)는 표시 영역(DA, 액티브 영역) 및 비표시영역(NDA, 데드 영역)을 포함한다. 표시영역(DA)은 빛을 방출하는 복수의 화소(P)를 포함한다. 각 화소(P)는 적색, 녹색, 청색의 빛을 방출할 수 있으나, 본 발명은 이에 제한되지 않는다.
표시영역(DA)은 화소가 배치되는 화소영역(PA)들을 포함하며, 각 화소영역(PA)에는 화소 회로(PC) 및 표시소자인 유기발광소자(organic light emitting diode, OLED)가 배치된다. 화소 회로(PC)는 적어도 두 개의 박막트랜지스터 및 적어도 하나의 스토리지 캐패시터를 포함할 수 있다. 화소 회로(PC)는 스위칭 박막트랜지스터(Tp2), 구동 박막트랜지스터(Tp1), 스토리지 캐패시터(Cst), 및 유기발광소자(OLED)를 포함한다.
스위칭 박막트랜지스터(Tp2)는 주사선(SLi) 및 데이터선(DLj) 연결된다. 스위칭 박막트랜지스터(Tp2)는 주사선(SLi)으로부터 입력되는 스위칭 전압에 따라 데이터선(DLj)으로부터 입력된 데이터 전압을 구동 박막트랜지스터(Tp1)로 전달한다.
스토리지 캐패시터(Cst)는 스위칭 박막트랜지스터(Tp2)와 전원선(PL)에 연결되며, 스위칭 박막트랜지스터(Tp2)로부터 전송받은 전압과 전원선(PL)에 공급되는 전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Tp1)는 전원선(PL)과 스토리지 캐패시터(Cst)에 연결되며, 스토리지 캐패시터(Cst)에 저장된 전압 값에 대응하여 구동 전원선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류(Id)를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3을 참조하면, 화소(P)는 화소 회로(PC)를 포함하는 박막트랜지스터 기판(2) 상에 위치하는 유기발광소자(OLED)를 포함한다. 유기발광소자(OLED)는 화소전극(310), 유기 발광층을 포함하는 중간층(320), 및 중간층(320)을 사이에 두고 화소전극(310)과 마주보는 대향전극(330)을 포함한다.
박막트랜지스터 기판(2)은 기판(100) 상에 배치된 구동 박막트랜지스터(Tp1), 도 3에는 도시되지 않았으나 구동 박막트랜지스터(Tp1)와 전기적으로 연결된 스위칭 박막트랜지스터(Tp2), 및 스토리지 캐패시터(Cst)를 포함하며, 기판(100) 상에 순차적으로 적층된 절연성 막들을 포함한다.
도 3에서는 박막트랜지스터 기판(2)이 기판(100)에서부터 화소전극(310)의 아래에 구비된 절연성 막까지를 나타내지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것일 수 있고, 또는 전술한 바와 같이 화소전극(310)의 아래에 위치하는 절연성 막까지 형성된 상태를 의미하는 것일 수 있고, 또는 화소전극(310)까지 형성된 상태를 의미하는 것을 수 있고, 또는 화소전극(310)의 단부를 덮는 화소정의막(180)까지 형성된 상태를 의미하는 것일 수도 있다.
다시 도 1 및 도 2를 참조하면, 비표시영역(NDA)은 표시영역(DA)을 둘러싸도록 배치될 수 있으며, 표시영역(DA)에 구비된 복수의 화소(P)에 소정의 신호를 전달하기 위한 드라이버(200)를 포함할 수 있다. 일 실시예에 따르면 드라이버(200)는 스캔 드라이버일 수 있다.
비표시영역(NDA)에 위치한 드라이버 회로(DC)는 복수의 박막트랜지스터(Tc1, Tc2)를 포함할 수 있다. 복수의 박막트랜지스터(Tc1, Tc2)는 배선들 또는 다른 소자들과 전기적으로 연결되어, 스캔 신호를 각 화소에 전달할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제1 및 제2트랜지스터를 각각 도시한 평면도이고, 도 5는 도 4a 및 도 4b의 Va-Va 선 및 Vb-Vb선에 따른 단면도이며, 도 6은 도 5의 변형 실시예를 나타낸 단면도이다. 그리고, 도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 제1영역 및 제2영역을 각각 도시한 평면도이다. 설명의 편의를 위하여, 도 5에서는 본 발명의 일 실시예에 따른 유기 발광 표시 장치 중 보호층(109) 위의 층들은 생략하고 도시하였다.
도 4a 및 도 4b를 참조하면, 제1박막트랜지스터(T1)는 유기 발광 표시 장치의 제1영역(A1)에 배치되고, 제2박막트랜지스터(T2)는 유기 발광 표시 장치의 제2영역(A2)에 배치된다. 제1박막트랜지스터(T1)는 제1채널영역(31a1), 제1채널영역(31a1)의 양측에 배치된 제1소스영역(76a) 및 제1드레인영역(77a)을 구비하는 제1반도체 패턴(31a), 및 제1게이트전극(25a)을 포함한다. 제2박막트랜지스터(T2)는 제2채널영역(31b1), 제2채널영역(31b1)의 양측에 배치된 제2소스영역(76b) 및 제2드레인영역(77b)을 구비하는 제2반도체 패턴(31b), 및 제2게이트전극(25b)을 포함한다.
제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)는 절연층으로 덮여있으며, 절연층을 관통하는 더미홀을 통해 제1박막트랜지스터(T1) 및 제2박막트랜지스터(T2)는 서로 다른 특성을 가질 수 있다. 이하, 설명의 편의를 위하여 도 4a, 도 4b 및 도 5를 참조하여 적층 순서에 따라 설명한다.
도 4a, 도 4b 및 도 5를 참조하면, 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다.
버퍼층(101)은 기판(100) 상에 배치되며, 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다
버퍼층(101) 위에 제1 및 제2반도체 패턴(31a, 31b)이 배치된다. 제1 및 제2반도체 패턴(31a, 31b)은 다결정 실리콘으로 이루어진다. 제1반도체 패턴(31a)은 제1채널영역(31a1), 제1채널영역(31a1) 보다 고농도의 불순물이 도핑된 제1소스영역(76a) 및 제1드레인영역(77a)을 포함한다. 제2반도체 패턴(31b)은 제2채널영역(31b1), 제2채널영역(31b1) 보다 고농도의 불순물이 도핑된 제2소스영역(76b) 및 제2드레인영역(77b)을 포함한다. 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 사용될 수 있다.
게이트 절연층(103)은 제1 및 제2반도체 패턴(31a, 31b) 위에 배치된다. 게이트 절연층(103)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물, 또는 유기물을 포함하는 다층 또는 단층의 박막으로 이루어질 수 있다. 도 5에서는 게이트 절연층(103)이 기판(100)을 전체적으로 덮도록 배치된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 따른 실시예로서, 게이트 절연층(103)은 패터닝 공정에 따라 제1 및 제2게이트전극(25a, 25b)와 동일한 패턴을 가지도록 형성될 수 있다.
제1 및 제2게이트전극(25a, 25b)은 각각 게이트 절연층(103)을 사이에 두고 제1 및 제2채널영역(31a1, 31b1)과 중첩한다. 제1 및 제2게이트전극(25a, 25b)은 알루미늄(Al), 구리(Cu) 등과 같은 금속 물질로 형성될 수 있으나, 본 발명은 이에 제한되지 않는다.
절연층(107)은 제1 및 제2박막트랜지스터(T1, T2)를 덮도록 기판(100) 상에 배치된다. 절연층(107)은 산화규소(SiOx)와 같은 산화막, 산질화규소(SiON)와 같은 산질화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물로 이루어질 수 있다. 또는, 절연층(107)은 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등과 같은 유기 절연물로 이루어질 수 있다.
제1더미홀(DH1) 및 제2더미홀(DH2)은 절연층(107)을 관통하도록 구비된다. 제1더미홀(DH1)은 제1박막트랜지스터(T1)와인접하게 배치되고, 제2더미홀(DH2)은 제2박막트랜지스터(T2)와 인접하게 배치된다.
제1더미홀(DH1)의 개수와 제2더미홀(DH1, DH2)의 개수는 서로 다르다. 일 실시예에 따르면, 제1더미홀(DH1)의 개수는 제2더미홀(DH2)의 개수 보다 크다.
제1 및 제2더미홀(DH1, DH2)는 제1 및 제2박막트랜지스터(T1, T2)의 특성을 조절할 수 있다. 제1 및 제2반도체 패턴(31a, 31b)의 계면에는 수소 이온이 존재하게 되는데, 제1 및 제2반도체 패턴(31a, 31b)에 존재하는 수소 이온은 제1 및 제2박막트랜지스터(T1, T2)의 제조 중 제1 및 제2더미홀(DH1, DH2)을 통해 기화된다.
제1더미홀(DH1)의 개수가 제2더미홀(DH2)보다 큰 경우, 제1더미홀(DH1)을 통해 상대적으로 많은 수소 이온이 기화됨에 따라 제1박막트랜지스터(T1)의 이동도(mobility)는 제2박막트랜지스터(T2)의 이동도 보다 작아 지는 등 서로 다른 특성을 갖는다. 이와 같이, 제1 및 제2더미홀(DH1, DH2)의 개수를 달리 함으로써, 제1 및 제2박막트랜지스터(T1, T2)의 특성을 다르게 할 수 있다.
층간절연층(105)은 제1 및 제2박막트랜지스터(T1, T2)와 절연층(107) 사이에 개재된다. 층간절연층(105)에는 제1 및 제2박막트랜지스터(T1, T2)의 제1 및 제2소스영역(76a, 76b)과, 제1 및 제2드레인영역(77a, 77b)과 배선을 연결하는 콘택홀(CNT)들이 위치할 수 있다.
층간절연층(105)에는 제3더미홀(DH3) 및 제4더미홀(DH4)이 구비될 수 있다.
제3 및 제4더미홀(DH3, DH4)은 각각 제1 및 제2반도체 패턴(31a, 31b)을 노출시키며, 제1 및 제2박막트랜지스터(T1, T2)의 제조 중 제1 및 제2반도체 패턴(31a, 31b)에 함유된 수소를 기화시킬 수 있다.
층간절연층(105)은 산화규소(SiOx)와 같은 산화막, 산질화규소(SiON)와 같은 산질화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물로 이루질 수 있으며, 단층 또는 다층으로 형성될 수 있다.
보호층(109)은 절연층(107) 상에 배치될 수 있다. 보호층(109)은 제1 및 제2박막트랜지스터(T1, T2)를 보호하는 보호막의 역할을 할 수 있고, 그 상면이 평탄한 평탄화막으로의 역할을 할 수도 있다. 보호층(109)은 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등의 유기 절연물로 이루어질 수 있다. 보호층(109)의 일부는 제1 및 제2더미홀(DH1, DH2)에 채워진다.
제1 및 제2더미홀(DH1, DH2)은 제3 및 제4더미홀(DH3, DH4)과 중첩되도록배치되거나, 또는 비중첩되도록 배치될 수 있다. 비중첩되더라도 제1 및 제2반도체 패턴(31a, 31b)의 수소는 확산을 통해 층간절연층(105)을 지나 제1 및 제2더미홀(DH1, DH2)을 통해 기화될 수 있다.
도 5를 참조하여 설명한 실시예에 따르면, 제1 및 제2더미홀(DH1, DH2)이 절연층(107)만을 관통하도록 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 도 6에 도시된 바와 같이 제1 및 제2더미홀(DH1, DH2)은 절연층(107)의 아래에 놓인 층간절연층(105)을 관통하도록, 또는 층간절연층(105) 및 게이트 절연층(103)을 관통하도록 기판(100)을 향해 연장될 수 있다. 이 경우, 제1 및 제2더미홀(DH1, DH2)의 위치에 따라, 제1 및 제2더미홀(DH1, DH2)은 제1 및 제2반도체 패턴(31a, 31b)까지 연장될 수 있다.
도 4a 및 도 4b를 참조하여 설명한 실시예에 따르면, 제1더미홀(DH1)과 제2더미홀(DH2)의 개수가 서로 다른 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
또 따른 실시예에 따르면, 도 7a 및 도 7b에 도시된 바와 같이 제1더미홀(DH1)과 제2더미홀(DH2)의 크기가 다르게 구비될 수 있다. 상대적으로 크기가 작은 제2더미홀(DH2)에 비하여 큰 제1더미홀(DH1)을 통해 수소의 기화가 활발히 이루어지므로, 제1 및 제2박막트랜지스터(T1, T2)의 특성을 다르게 제어할 수 있다.
이하에서는 도 8a 내지 도 8c을 참조하여, 제1 및 제2더미홀(DH1, DH2)에 의한 제1 및 제2박막트랜지스터(T1, T2)의 특성 제어에 대하여 구체적으로 살펴본다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 공정에 따른 단면도이다.
도 8a를 참조하면, 기판(100) 상에 제1 및 제2박막트랜지스터(T1, T2)를 형성한다.
먼저, 기판(100) 상에 버퍼층(101)을 형성하고, 버퍼층(101) 상에 반도체층(미도시)을 형성하고, 이를 패터닝하여 기판(100)의 제1영역(A1)에 위치하는 제1반도체 패턴(31a), 및 기판(100)의 제2영역(A2)에 위치하는 제2반도체 패턴(31b)을 형성한다. 기판(100) 및 버퍼층(101)은 앞서 설명한 물질을 포함할 수 있다. 버퍼층(101)은 기판(100)을 이루는 물질 및 공정에 따라 생략될 수 있다.
제1 및 제2반도체 패턴(31a, 31b)은 폴리 실리콘으로 형성된다. 일 실시예에 따르면, 폴리 실리콘은 아모퍼스 실리콘을 결정화하여 형성할 수 있다. 결정화 방법으로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법이 적용될 수 있다.
이 후, 제1 및 제2반도체 패턴(31a, 31b) 위에 게이트 절연층(103)을 형성한다. 그리고, 게이트 절연층(103) 상에 금속층(미도시)을 형성하고 이를 패터닝하여 제1 및 제2게이트전극(25a, 25b)을 형성한다. 게이트 절연층(103)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물, 또는 유기물을 포함하는 다층 또는 단층의 박막으로 이루어질 수 있다. 게이트 절연층(103)은 PECVD법, APCVD법, LPCVD법과 같은 증착 방법에 의해 형성될 수 있다. 제 및 제2게이트전극(25a, 25b)은 알루미늄(Al), 구리(Cu) 등과 같은 금속 물질로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다.
다음으로, 제1 및 제2게이트전극(25a, 25b)을 셀프 얼라인 마스크로 제1 및 제2반도체 패턴(31a, 31b)을 불순물로 도핑하여, 제1 및 제2소스영역(76a, 76b)과, 제1 및 제2드레인영역(76b, 7b)을 형성한다. 제1 및 제2반도체 패턴(31a, 31b)에 각각 도핑되는 불순물은 동일한 물질이며, N형 불순물 또는 P형 불순물이 사용될 수 있다.
다음으로, 제1 및 제2게이트전극(25a, 25b)을 덮도록 층간절연층(105)을 형성한다. 층간절연층(105)은 산화규소(SiOx)와 같은 산화막, 산질화규소(SiON)와 같은 산질화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물로 이루질 수 있으며, 단층 또는 다층으로 형성될 수 있다.
도시되지는 않았으나, 층간절연층(105)에는 배선과 제1 및 제2박막트랜지스터(T1, T2)의 전기적 접속을 위한 컨택홀(CNT, 도 3a 및 도 3b 참조)이 형성된다.
층간절연층(105)에는 제3 및 제4더미홀(DH3, DH4)이 형성될 수 있다. 제1차 어닐링 공정(ex. 열처리 공정)시, 제1 및 제2반도체 패턴(31a, 31b)에 함유된 수소는 제3 및 제4더미홀(DH3, DH4)을 통해 기화될 수 있다.
도 8b를 참조하면, 층간절연층(105) 상에 절연층(107)을 형성한다. 절연층(107)은 산화규소(SiOx)와 같은 산화막, 산질화규소(SiON)와 같은 산질화막, 및/또는 질화규소(SiNx)와 같은 질화막을 포함하는 무기물로 이루어질 수 있다. 또는, 절연층(107)은 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등과 같은 유기 절연물로 이루어질 수 있다. 절연층(107)은 전술한 물질들로 이루어진 단층 또는 다층으로 형성될 수 있다.
절연층(107)에는 제1 및 제2더미홀(DH1, DH2)이 형성된다. 제1더미홀(DH1)과 제2더미홀(DH2)은 개수가 서로 다르게 형성된다. 예컨대, 제1더미홀(DH1)은 제2더미홀(DH2)보다 많이 형성될 수 있다.
제1 및 제2더미홀(DH1, DH2)이 구비된 절연층(107)을 형성한 후, 제2차 어닐링 공정(열처리 공정)을 수행한다. 제1 및 제2반도체 패턴(31a, 31b)에는 수소 이온이 존재하게 되는데, 제1 및 제2반도체 패턴(31a, 31b)에 존재하는 수소 이온은 제1 및 제2더미홀(DH1, DH2)을 통해 기화된다. 제1더미홀(DH1)의 개수가 제2더미홀(DH2)보다 크기 때문에, 제1더미홀(DH1)을 통해 상대적으로 많은 수소 가 기화됨에 따라 제1박막트랜지스터(T1)의 이동도(mobility)는 제2박막트랜지스터(T2)의 이동도 보다 작아지는 것과 같이, 제1박막트랜지스터(T1)와 제2박막트랜지스터(T2)는 서로 다른 특성을 갖게 된다.
도 8c를 참조하면, 절연층(107) 상에 보호층(109)을 형성한다. 보호층(109)은 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등과 같은 유기 절연물로 이루어질 수 있다.
전술한 실시예에 따르면, 제1 및 제2박막트랜지스터(T1, T2)가 동일한 공정들을 통해 형성되지만, 제1 및 제2더미홀(DH1, DH2)의 개수 또는 크기를 다르게 함으로써 서로 다른 특성을 가질 수 있다.
한편, 전술한 실시예들에서는 절연층(107)을 관통하는 제1 및 제2더미홀(DH1, DH2)의 개수 또는 크기를 다르게 하는 경우를 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예에 따르면, 제1 및 제2더미홀(DH1, DH2) 뿐만 아니라 층간절연층(105)을 관통하는 제3 및 제4더미홀(DH3, DH4)의 개수 또는 크기도 조절하여 보다 용이하게 제1 및 제2박막트랜지스터(T1, T2)가 다른 특성을 갖도록 제어 및 제조할 수 있다.
도 8a 내지 도 8b에서는 도 4와 대응되는 유기 발광 표시 장치의 박막트랜지스터 기판의 제조 공정을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 도 6 및 도 7a와 도 7b를 참조하여 설명한 유기 발광 표시 장치의 박막트랜지스터 기판도, 제1 및 제2더미홀(DH1, DH2)의 깊이를 다르게 하거나 제1 및 제2더미홀(DH1, DH2)의 개수 대신 크기를 다르게 하는 점에서만 차이가 있을 뿐 도 8a 내지 도 8c를 참조하여 설명한 공정과 유사한 공정에 따라 제조된다.
도 9 및 도 10은 본 발명의 실시예들에 따른 유기 발광 표시 장치의 화소 회로를 나타낸 평면도이다.
도 9를 참조하면, 화소(P)는 X방향을 따라 연장된 스캔선(121), 이전 스캔선(122), 발광 제어선(123) 및 초기화 전압선(124)을 포함하고, X방향과 교차하는 Y방향을 따라 연장된 데이터선(171) 및 구동 전원선(172)을 포함한다.
화소(P)는 이들 선과 연결된 구동 박막트랜지스터(Tp1), 스위칭 박막트랜지스터(Tp2), 보상 박막트랜지스터(Tp3), 초기화 박막트랜지스터(Tp4), 동작 제어 박막트랜지스터(Tp5), 발광 제어 박막트랜지스터(Tp6), 스토리지 캐패시터(Cst)를 포함할 수 있다.
구동 반도체 패턴(131a)은 구동 채널영역(131a1)과, 구동 채널영역(131a1)의 양 옆에 위치하며 구동 채널영역(131a1)보다 고농도의 불순물을 포함하는 구동 소스영역(176a) 및 구동드레인영역(177a)을 포함한다. 구동 채널영역(131a1)은 게이트 절연층을 사이에 두고 구동 게이트전극(125a)과 중첩한다.
스위칭 반도체 패턴(131b)은 스위칭 채널영역(131b1)과, 스위칭 채널영역(131b1)의 양 옆에 위치하며 스위칭 채널영역(131b1)보다 고농도의 불순물을 포함하는 스위칭 소스영역(176b) 및 스위칭 드레인영역(177b)을 포함한다. 스위칭 채널영역(131b1)은 게이트 절연층을 사이에 두고 스위칭 게이트전극(125b)과 중첩한다.
구동 채널영역(131a1)의 채널길이는 스위칭 채널영역(131b1) 보다 길게 형성될 수 있다. 예컨대, 알파벳 L자나 S자, 또는 오메가(Ω) 등과 같이 복수개의 굴곡부를 포함하도록 구동 반도체층(131a)을 굴곡지게 형성함으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다.
스토리지 캐패시터(Cst)는 구동 박막트랜지스터(Tp1)와 중첩하도록 배치될 수 있다. 구동 박막트랜지스터(Tp1)와 중첩하여 스토리지 캐패시터(Cst)를 형성함으로써, 고해상도에서도 충분한 스토리지 캐패시턴스를 확보할 수 있다.
스토리지 캐패시터(Cst)는 유전체 절연층(104)을 가운데 두고 서로 중첩하는 제1전극(125a) 및 제2전극(152)을 포함한다. 제1전극(125a)은 축전판으로의 기능 및 구동 박막트랜지스터(Tp1)의 구동 게이트전극으로서의 기능을 함께 수행한다.
구동 박막트랜지스터(Tp1) 및 스위칭 박막트랜지스터(Tp2)는 절연층으로 덮여 있으며, 절연층에 구비된 제1더미홀(DH1) 및 제2더미홀(DH2)에 의해 서로 다른 특성을 갖는다.
예컨대, 구동 박막트랜지스터(Tp1)에 인접한 제1더미홀(DH1)의 개수는 스위칭 박막트랜지스터(Tp2)에 인접한 제2더미홀(DH2)의 개수보다 많다. 따라서, 구동 반도체 패턴(131a)에 함유된 수소 이온이 스위칭 반도체패턴(131b)에 함유된 수소 이온 보다 활발히 기화될 수 있어, 구동 박막트랜지스터(Tp1) 및 스위칭 박막트랜지스터(Tp2)가 서로 다른 특성을 갖게 됨은 앞서 도 4a 내지 도 8c를 참조하여 설명한 바와 같다.
구동 박막트랜지스터(Tp1)는 전술한 제1박막트랜지스터(T1)와 같이 수소 이온이 많이 기화되므로, 이동도가 저하되고 I-V 곡선이 문턱 전압 이전에 완만한 기울기를 가진다. 즉, 구동 범위(DR range)가 커져 계조를 풍부하게 표현할 수 있다.
반면, 스위칭 박막트랜지스터(Tp2)는 전술한 제2박막트랜지스터(T2)와 같이 수소 이온이 적게 기화되므로 온/오프 특성이 좋아 고속 동작에 유리한 특성을 가질 수 있다.
도 9에서는 제1 및 제2더미홀(DH1, DH2)의 개수가 다른 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 도 10에 도시된 바와 같이, 제1 및 제2더미홀(DH1, DH2)의 크기를 조절함으로써 동일한 공정에서 제조하되 구동 박막트랜지스터(Tp1) 및 스위칭 박막트랜지스터(Tp2)가 서로 다른 특성을 갖게 할 수 있다.
도 11 및 도 12는 본 발명의 또 따른 실시예들에 따른 유기 발광 표시 장치의 비표시영역에 위치한 드라이버 회로를 나타낸 평면도이다.
도 11을 참조하면, 드라이버 회로(DC)는 비표시영역(NDA, 도 2 참조)에 위치하여, 배선(211, 212, 213)들 및 배선들에 연결된 박막트랜지스터(Tc1, Tc2)들을 포함한다. 이하, 설명의 편의를 위하여 박막트랜지스터(Tc1, Tc2)들 중 어느 하나를 제1드라이버 회로용 박막트랜지스터(Tc1)으로, 다른 하나를 제2구동용 박막트랜지스터(Tc2)라 한다.
제1드라이버 회로용 박막트랜지스터(Tc1)의 반도체 패턴(231a)은 채널영역(231a1)과, 채널영역(231a1)의 양 옆에 위치하며 채널영역(231a1)보다 고농도의 불순물을 포함하는 소스영역(276a) 및 드레인영역(277a)을 포함한다. 채널영역(231a1)은 게이트 절연층을 사이에 두고 게이트전극(225a)과 중첩한다.
제2드라이버 회로용 박막트랜지스터(Tc2)의 반도체 패턴(231b)은 채널영역(231b1)과, 채널영역(231b1)의 양 옆에 위치하며 채널영역(231b1)보다 고농도의 불순물을 포함하는 소스영역(276b) 및 드레인영역(277b)을 포함한다. 채널영역(231b1)은 게이트 절연층을 사이에 두고 게이트전극(225b)과 중첩한다.
제1 및 제2드라이버 회로용 박막트랜지스터(Tc1, Tc2)는 절연층으로 덮여 있으며, 절연층에 구비된 제1더미홀(DH1)의 개수와 제2더미홀(DH2)의 개수는 서로 다르다.
유기 발광 표시 장치(1, 도 1참조)에서 표시영역(DA)이 차지하는 면적이 증가하고 비표시영역(NDA)이 차지하는 면적이 점차 줄어듦에 따라, 드라이버 회로(DC)의 설계가 복잡해지고 박막트랜지스터들 중 일부는 크기가 작아지게 되고, 기능적으로 서로 다른 특성이 요구된다. 따라서, 도 11에 도시된 바와 같이 제1드라이버 회로용 박막트랜지스터(Tc1)와 인접한 제1더미홀(DH1)의 개수를 제2드라이버 회로용 박막트랜지스터(Tc2)와 인접한 제2더미홀(DH2)의 개수와 달리 하여 서로 다른 특성을 갖게 할 수 있다.
일 실시예로, 제1더미홀(DH1)의 개수는 제2더미홀(DH2) 보다 클 수 있다. 따라서, 제1드라이버 회로용 박막트랜지스터(Tc1)의 반도체 패턴(231a)에 함유된 수소 이온은 전술한 제1박막트랜지스터(T1)와 같이 많이 기화되지만, 제2드라이버 회로용 박막트랜지스터(Tc2)의 반도체 패턴(231b)에 함유된 수소 이온은 전술한 제2박막트랜지스터(T2)와 같이 적게 기화된다. 기화되는 수소 이온이 다르므로, 동일한 공정에서 제조되나 제1 및 제2드라이버 회로용 박막트랜지스터(Tc1, Tc2)가 서로 다른 특성을 갖게 됨은 앞서 도 4a 내지 도 8c를 참조하여 설명한 바와 같다.
도 11에서는 제1 및 제2더미홀(DH1, DH2)의 개수가 다른 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 도 12에 도시된 바와 같이, 제1 및 제2더미홀(DH1, DH2)의 크기를 조절함으로써 동일한 공정에서 제조하되 제1 및 제2드라이버 회로용 박막트랜지스터(Tc1, Tc2)가 서로 다른 특성을 갖게 할 수 있다.
도 13a 및 도 13b, 도 14a 및 도 14b는 본 발명의 또 따른 실시예들에 따른 유기 발광 표시 장치의 표시영역에 위치한 화소 회로 및 비표시영역에 위치한 드라이버 회로를 나타낸 평면도이다.
도 13a 및 도 13b를 참조하면, 화소 회로(PC) 및 드라이버 회로(DC)는 각각 복수의 박막트랜지스터를 포함한다. 도 13A 및 도 13B에서는 설명의 편의를 위하여 화소 회로(PC)의 구동 박막트랜지스터(Tp1)를, 드라이버 회로(DC)의 제1드라이버 회로용 박막트랜지스터(Tc1)를 도시하였다.
구동 박막트랜지스터(Tp1)의 구동 반도체 패턴(131a)은 구동 채널영역(131a1)과, 구동 채널영역(131a1)의 양 옆에 위치하며 구동 채널영역(131a1)보다 고농도의 불순물을 포함하는 구동 소스영역(176a) 및 구동드레인영역(177a)을 포함한다. 구동 채널영역(131a1)은 게이트 절연층을 사이에 두고 구동 게이트전극(125a)과 중첩한다.
제1드라이버 회로용 박막트랜지스터(Tc1)의 반도체 패턴(231a)은 채널영역(231a1)과, 채널영역(231a1)의 양 옆에 위치하며 채널영역(231a1)보다 고농도의 불순물을 포함하는 소스영역(276a) 및 드레인영역(277a)을 포함한다. 채널영역(231a1)은 게이트 절연층을 사이에 두고 게이트전극(225a)과 중첩한다.
구동 박막트랜지스터(Tp1) 및 제1드라이버 회로용 박막트랜지스터(Tc1)는 절연층으로 덮여 있으며, 절연층에 구비된 제1더미홀(DH1)의 개수와 제2더미홀(DH2)의 개수는 서로 다르다.
일 실시예에 따르면, 구동 박막트랜지스터(Tp1)에 인접한 제1더미홀(DH1)의 개수는 제1드라이버 회로용 박막트랜지스터(Tc1)에 인접한 제2더미홀(DH2)의 개수보다 작다. 따라서, 구동 박막트랜지스터(Tp1)의 반도체 패턴(131a)에 함유된 수소 이온은 전술한 제1박막트랜지스터(T1)와 같이 많이 기화되지만, 제1드라이버 회로용 박막트랜지스터(Tc1)의 반도체 패턴(231a)에 함유된 수소 이온은 전술한 제2박막트랜지스터(T2)와 같이 적게 기화된다.
제1 및 제2더미홀(DH1, DH2)의 개수를 다르게 함으로써, 구동 박막트랜지스터(Tp1)와 제1드라이버 회로용 박막트랜지스터(Tc1)를 동일한 공정에서 제조하면서 서로 다른 특성을 갖게 함은 앞서 도 4a 내지 도 8c를 참조하여 설명한 바와 같다.
도 13a 및 도 13b에서는 제1 및 제2더미홀(DH1, DH2)의 개수가 다른 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다. 도 14a 및 도 14b에 도시된 바와 같이, 제1 및 제2더미홀(DH1, DH2)의 크기를 조절함으로써 구동 박막트랜지스터(Tp1)와 제1드라이버 회로용 박막트랜지스터(Tc1)를 동일한 공정에서 제조하되 서로 다른 특성을 갖게 할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 제1박막트랜지스터
T2: 제2박막트랜지스터
105: 층간절연층
107: 절연층
DH1: 제1더미홀
DH2: 제2더미홀

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1박막트랜지스터;
    상기 기판 상에 배치된 제2박막트랜지스터; 및
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하는 절연층;을 포함하고,
    상기 절연층에는 상기 절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제1더미홀, 및 상기 절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제2더미홀이 위치하고,
    상기 제1더미홀과 상기 제2더미홀은 개수 또는 크기가 서로 다른, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 절연층 위에 위치하는 보호층을 더 포함하고,
    상기 보호층의 일부는 상기 제1더미홀 및 상기 제2더미홀 내에 채워진, 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 보호층은 유기 절연물을 포함하는, 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 제1박막트랜지스터와 상기 제2박막트랜지스터, 및 상기 제2박막트랜지스터 사이에 위치하는 층간절연층을 더 포함하는, 박막트랜지스터 기판.
  5. 제4항에 있어서,
    상기 제1더미홀 및 상기 제2더미홀은 상기 층간절연층을 관통하도록 상기 기판을 향해 연장되는, 박막트랜지스터 기판.
  6. 제4항에 있어서,
    상기 층간절연층에는 상기 층간절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제3더미홀, 및 상기 층간절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제4더미홀이 위치하는, 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제1박막트랜지스터의 반도체 패턴 및 상기 제2박막트랜지스터의 반도체 패턴은 각각 폴리 실리콘을 포함하는, 박막트랜지스터 기판.
  8. 제1항에 있어서,
    상기 기판은 복수의 화소를 포함하는 표시영역을 포함하고,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 상기 복수의 화소 중 적어도 어느 하나의 화소에 위치하는, 박막트랜지스터 기판.
  9. 제8항에 있어서,
    상기 제1박막트랜지스터는 구동 박막트랜지스터이고, 상기 제2박막트랜지스터는 스위칭 박막트랜지스터인, 박막트랜지스터 기판.
  10. 제9항에 있어서,
    상기 제1더미홀의 개수 또는 크기는 상기 제2더미홀 보다 큰, 박막트랜지스터 기판.
  11. 제1항에 있어서,
    상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고,
    상기 제1박막트랜지스터는 상기 화소영역에 위치하고, 상기 제2박막트랜지스터는 상기 비표시영역에 위치하는, 박막트랜지스터 기판.
  12. 제1항에 있어서,
    상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 비표시영역에 위치하는, 박막트랜지스터 기판.
  13. 제12항에 있어서,
    상기 제1박막트랜지스터는 상기 제2박막트랜지스터와 채널길이가 서로 다른, 박막트랜지스터 기판.
  14. 제1항 내지 제13항 중 어느 한 항의 박막트랜지스터 기판; 및
    상기 박막트랜지스터 기판 상에 배치된 표시소자;를 포함하는, 유기 발광 표시 장치.
  15. 기판 상에 제1박막트랜지스터 및 제2박막트랜지스터를 형성하는 단계;
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터를 커버하는 절연층을 형성하는 단계;
    상기 절연층을 관통하며 상기 제1박막트랜지스터와 인접하게 배치된 제1더미홀, 및 상기 절연층을 관통하며 상기 제2박막트랜지스터와 인접한 제2더미홀을 형성하는 단계; 및
    상기 제1더미홀 및 상기 제2더미홀이 형성된 기판을 열처리하는 단계;를 포함하며,
    상기 제1더미홀과 상기 제2더미홀은 개수 또는 크기가 서로 다른, 박막트랜지스터 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 기판은 복수의 화소를 포함하는 표시영역을 포함하고,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 상기 복수의 화소 중 적어도 어느 하나의 화소에 위치하는, 박막트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 제1박막트랜지스터는 구동 박막트랜지스터이고, 상기 제2박막트랜지스터는 스위칭 박막트랜지스터이며,
    상기 제1더미홀의 개수 또는 크기는 상기 제2더미홀 보다 큰, 박막트랜지스터 기판의 제조 방법.
  18. 제15항에 있어서,
    상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고,
    상기 제1박막트랜지스터는 상기 화소영역에 위치하고, 상기 제2박막트랜지스터는 상기 비표시영역에 위치하는, 박막트랜지스터 기판의 제조 방법.
  19. 제15항에 있어서,
    상기 기판은 복수의 화소영역을 포함하는 표시영역, 및 표시영역을 둘러싸는 비표시영역을 포함하고,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터는 비표시영역에 위치하는, 박막트랜지스터 기판의 제조 방법.
  20. 제13항에 있어서,
    상기 절연층 위에 위치하는 보호층을 형성하는 단계를 더 포함하며,
    상기 보호층의 일부는 상기 제1더미홀 및 상기 제2더미홀 내에 채워진, 박막트랜지스터 기판의 제조 방법.
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