JP2001094110A - 薄膜トランジスタ装置、薄膜トランジスタ装置の製造方法、液晶表示装置及び、液晶表示装置用アクティブマトリクス基板の製造方法 - Google Patents
薄膜トランジスタ装置、薄膜トランジスタ装置の製造方法、液晶表示装置及び、液晶表示装置用アクティブマトリクス基板の製造方法Info
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- JP2001094110A JP2001094110A JP26910399A JP26910399A JP2001094110A JP 2001094110 A JP2001094110 A JP 2001094110A JP 26910399 A JP26910399 A JP 26910399A JP 26910399 A JP26910399 A JP 26910399A JP 2001094110 A JP2001094110 A JP 2001094110A
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Abstract
(57)【要約】 （修正有）
【課題】 駆動回路一体型のアクティブマトリクス基板
を容易且つ短時間で製造可能とし、その低価格化を図る
ことにより、低消費電力、高密度大容量且つ高精細な液
晶表示装置の実用化を図る 【解決手段】 ガラス基板２０上に、第１のシリコン酸
化膜２８及び第２のシリコン酸化膜３４が形成されるｐ
−Ｓｉ膜からなる第１の半導体層３１と、表面に第２の
シリコン酸化膜３４のみが形成されるｐ−Ｓｉ膜からな
る第２の半導体層３２とを形成後、ゲート電極３６、３
７をマスクに、第１及び第２の半導体層３１、３２を単
一のイオンドーピング工程にて活性化し、しきい値の異
なる第１及び第２のｐ型ｐ−ＳｉＴＦＴ２１、２２を得
る。更にこのような第１及び第２のｐ型ｐ−ＳｉＴＦＴ
２１、２２をアクティブマトリクス基板に適用し高密度
大容量且つ高精細な液晶表示装置の低価格化を図る。
を容易且つ短時間で製造可能とし、その低価格化を図る
ことにより、低消費電力、高密度大容量且つ高精細な液
晶表示装置の実用化を図る 【解決手段】 ガラス基板２０上に、第１のシリコン酸
化膜２８及び第２のシリコン酸化膜３４が形成されるｐ
−Ｓｉ膜からなる第１の半導体層３１と、表面に第２の
シリコン酸化膜３４のみが形成されるｐ−Ｓｉ膜からな
る第２の半導体層３２とを形成後、ゲート電極３６、３
７をマスクに、第１及び第２の半導体層３１、３２を単
一のイオンドーピング工程にて活性化し、しきい値の異
なる第１及び第２のｐ型ｐ−ＳｉＴＦＴ２１、２２を得
る。更にこのような第１及び第２のｐ型ｐ−ＳｉＴＦＴ
２１、２２をアクティブマトリクス基板に適用し高密度
大容量且つ高精細な液晶表示装置の低価格化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、同一絶縁性基板上
にしきい値の異なる複数種の薄膜トランジスタを形成し
てなる薄膜トランジスタ装置及び薄膜トランジスタ装置
の製造方法に関し更に、このような薄膜トランジスタ装
置を駆動回路素子及びスイッチング素子として同一基板
上に有する液晶表示装置及び液晶表示装置用アクティブ
マトリクス基板の製造方法に関する。
にしきい値の異なる複数種の薄膜トランジスタを形成し
てなる薄膜トランジスタ装置及び薄膜トランジスタ装置
の製造方法に関し更に、このような薄膜トランジスタ装
置を駆動回路素子及びスイッチング素子として同一基板
上に有する液晶表示装置及び液晶表示装置用アクティブ
マトリクス基板の製造方法に関する。
【０００２】
【従来の技術】近年、非晶質シリコンあるいは多結晶シ
リコンを半導体層として用いる薄膜トランジスタをスイ
ッチング素子とする、低消費電力、高密度大容量且つ高
精細なアクティブマトリクス型液晶表示装置の開発が図
られ、中でも非晶質シリコンに比し移動度が１０から１
００倍程度高く、良好な半導体特性を有する事から、多
結晶シリコン（以下ｐ−Ｓｉと略称する。）膜を半導体
層とするｐ−Ｓｉ薄膜トランジスタ（以下ｐ−ＳｉＴＦ
Ｔと略称する。）をアクティブマトリクス基板の画素電
極のスイッチング素子並びに駆動回路素子として用いる
ことが注目されている。更にこのような画素電極のスイ
ッチング素子及びこのスイッチング素子に駆動信号を送
る駆動回路素子を同一ガラス基板上に同時に形成する駆
動回路一体型のアクティブマトリクス型液晶表示装置の
実用化が進められている。
リコンを半導体層として用いる薄膜トランジスタをスイ
ッチング素子とする、低消費電力、高密度大容量且つ高
精細なアクティブマトリクス型液晶表示装置の開発が図
られ、中でも非晶質シリコンに比し移動度が１０から１
００倍程度高く、良好な半導体特性を有する事から、多
結晶シリコン（以下ｐ−Ｓｉと略称する。）膜を半導体
層とするｐ−Ｓｉ薄膜トランジスタ（以下ｐ−ＳｉＴＦ
Ｔと略称する。）をアクティブマトリクス基板の画素電
極のスイッチング素子並びに駆動回路素子として用いる
ことが注目されている。更にこのような画素電極のスイ
ッチング素子及びこのスイッチング素子に駆動信号を送
る駆動回路素子を同一ガラス基板上に同時に形成する駆
動回路一体型のアクティブマトリクス型液晶表示装置の
実用化が進められている。
【０００３】但し、駆動回路一体型のアクティブマトリ
クス基板にあっては、駆動回路素子に用いるｐ−ＳｉＴ
ＦＴと画素電極のスイッチング素子に用いるｐ−ＳｉＴ
ＦＴとでは要求される性能が異なる。例えば、シングル
ゲートＴＦＴが使われる駆動回路素子では、ｎ型ｐ−Ｓ
ｉＴＦＴではしきい値１．０〜３．０Ｖが要求されるの
に対し、ｐ型ｐ−ＳｉＴＦＴではしきい値−２．０〜−
４．０Ｖが要求され、そのしきい値電圧（Ｖｔｈ）が異
なる。一方、リーク電流による誤動作をより確実に防止
することが要求される事から例えばダブルゲートＴＦＴ
が使われる画素電極のスイッチング素子では、ｎ型ｐ−
ＳｉＴＦＴのしきい値として１．０〜３．０Ｖが要求さ
れる。
クス基板にあっては、駆動回路素子に用いるｐ−ＳｉＴ
ＦＴと画素電極のスイッチング素子に用いるｐ−ＳｉＴ
ＦＴとでは要求される性能が異なる。例えば、シングル
ゲートＴＦＴが使われる駆動回路素子では、ｎ型ｐ−Ｓ
ｉＴＦＴではしきい値１．０〜３．０Ｖが要求されるの
に対し、ｐ型ｐ−ＳｉＴＦＴではしきい値−２．０〜−
４．０Ｖが要求され、そのしきい値電圧（Ｖｔｈ）が異
なる。一方、リーク電流による誤動作をより確実に防止
することが要求される事から例えばダブルゲートＴＦＴ
が使われる画素電極のスイッチング素子では、ｎ型ｐ−
ＳｉＴＦＴのしきい値として１．０〜３．０Ｖが要求さ
れる。
【０００４】上記画素電極のスイッチング素子及び駆動
回路素子は、同じしきい値が要求されるものの、例えば
前者は２倍のＬ長を有するダブルゲート構造であり後者
はＬ長が短いシングルゲート構造であることから、駆動
回路素子は、画素電極のスイッチング素子に比ししきい
値電圧Ｖｔｈが浅くなり、これを十分に防止するにはし
きい値電圧Ｖｔｈの設定を独立に制御する必要があっ
た。
回路素子は、同じしきい値が要求されるものの、例えば
前者は２倍のＬ長を有するダブルゲート構造であり後者
はＬ長が短いシングルゲート構造であることから、駆動
回路素子は、画素電極のスイッチング素子に比ししきい
値電圧Ｖｔｈが浅くなり、これを十分に防止するにはし
きい値電圧Ｖｔｈの設定を独立に制御する必要があっ
た。
【０００５】
【発明が解決しようとする課題】しかしながら、しきい
値制御のためのチャネルイオンドーピングを個々に独立
して行うためには、各ＴＦＴ毎にレジストマスクのパタ
ーン形成工程及びイオンドーピング工程を繰り返さなけ
ればならず、このため工程が煩雑になり、製造時間が長
くなりひいてはコストの上昇を招くという問題を有して
いた。
値制御のためのチャネルイオンドーピングを個々に独立
して行うためには、各ＴＦＴ毎にレジストマスクのパタ
ーン形成工程及びイオンドーピング工程を繰り返さなけ
ればならず、このため工程が煩雑になり、製造時間が長
くなりひいてはコストの上昇を招くという問題を有して
いた。
【０００６】そこで本発明は上記課題を除去するもの
で、駆動回路一体型のアクティブマトリクス基板に特性
の異なる複数種のｐ−ＳｉＴＦＴを容易且つ短い製造時
間で形成可能とし、製造コストを低減することにより、
良好な表示品位を有する液晶表示装置の実用化を図る薄
膜トランジスタ装置、薄膜トランジスタ装置の製造方
法、液晶表示装置、液晶表示装置用アクティブマトリク
ス基板の製造方法を提供することを目的とするものであ
る。
で、駆動回路一体型のアクティブマトリクス基板に特性
の異なる複数種のｐ−ＳｉＴＦＴを容易且つ短い製造時
間で形成可能とし、製造コストを低減することにより、
良好な表示品位を有する液晶表示装置の実用化を図る薄
膜トランジスタ装置、薄膜トランジスタ装置の製造方
法、液晶表示装置、液晶表示装置用アクティブマトリク
ス基板の製造方法を提供することを目的とするものであ
る。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するための手段として、絶縁性基板と、この絶縁性基板
上に形成され多結晶シリコン膜からなる島状の第１の半
導体層、この第１の半導体層上に配され前記多結晶シリ
コン膜の一部が強制酸化されてなる第１の酸化膜、この
第１の酸化膜上に配される第２の酸化膜及びこの第２の
酸化膜上に形成される第１のゲート電極を有する第１の
薄膜トランジスタと、前記絶縁性基板上に形成され前記
多結晶シリコンからなる島状の第２の半導体層、この第
２の半導体層上に配される前記第２の酸化膜及びこの第
２の酸化膜上に形成される第２のゲート電極を有する第
２の薄膜トランジスタと、を設けるものである。
するための手段として、絶縁性基板と、この絶縁性基板
上に形成され多結晶シリコン膜からなる島状の第１の半
導体層、この第１の半導体層上に配され前記多結晶シリ
コン膜の一部が強制酸化されてなる第１の酸化膜、この
第１の酸化膜上に配される第２の酸化膜及びこの第２の
酸化膜上に形成される第１のゲート電極を有する第１の
薄膜トランジスタと、前記絶縁性基板上に形成され前記
多結晶シリコンからなる島状の第２の半導体層、この第
２の半導体層上に配される前記第２の酸化膜及びこの第
２の酸化膜上に形成される第２のゲート電極を有する第
２の薄膜トランジスタと、を設けるものである。
【０００８】又本発明は上記課題を解決するための手段
として、絶縁性基板上に非晶質シリコン膜を成膜する工
程と、前記非晶質シリコン膜を選択的に強制酸化して表
面に第１の酸化膜を形成する工程と、前記非晶質シリコ
ン膜を多結晶シリコン膜に結晶化する工程と、表面に前
記第１の酸化膜が配される前記多結晶シリコン膜からな
る第１の半導体層及び前記多結晶シリコン膜のみからな
る第２の半導体層を島状にパターン形成する工程と、前
記第１の半導体層及び前記第２の半導体層上に第２の酸
化膜を形成する工程と、前記第２の酸化膜を介し、前記
第１の半導体層及び前記第２の半導体層の各チャネル領
域上にゲート電極を形成後、前記第１の半導体層及び前
記第２の半導体層を同時にイオン・ドーピングして、前
記各チャネル領域両側にソース領域、ドレイン領域を形
成する工程とを実施するものである。
として、絶縁性基板上に非晶質シリコン膜を成膜する工
程と、前記非晶質シリコン膜を選択的に強制酸化して表
面に第１の酸化膜を形成する工程と、前記非晶質シリコ
ン膜を多結晶シリコン膜に結晶化する工程と、表面に前
記第１の酸化膜が配される前記多結晶シリコン膜からな
る第１の半導体層及び前記多結晶シリコン膜のみからな
る第２の半導体層を島状にパターン形成する工程と、前
記第１の半導体層及び前記第２の半導体層上に第２の酸
化膜を形成する工程と、前記第２の酸化膜を介し、前記
第１の半導体層及び前記第２の半導体層の各チャネル領
域上にゲート電極を形成後、前記第１の半導体層及び前
記第２の半導体層を同時にイオン・ドーピングして、前
記各チャネル領域両側にソース領域、ドレイン領域を形
成する工程とを実施するものである。
【０００９】又本発明は上記課題を解決するための手段
として、絶縁性基板上に非晶質シリコン膜を成膜する工
程と、前記非晶質シリコン膜にレーザ光を照射して多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
を選択的に強制酸化して表面に第１の酸化膜を形成する
工程と、表面に前記第１の酸化膜が配される前記多結晶
シリコン膜からなる第１の半導体層及び前記多結晶シリ
コン膜のみからなる第２の半導体層を島状にパターン形
成する工程と、前記第１の半導体層及び前記第２の半導
体層上に第２の酸化膜を形成する工程と、前記第２の酸
化膜を介し、前記第１の半導体層及び前記第２の半導体
層の各チャネル領域上にゲート電極を形成後、前記第１
の半導体層及び前記第２の半導体層を同時にイオン・ド
ーピングして、前記各チャネル領域両側にソース領域、
ドレイン領域を形成する工程とを実施するものである。
として、絶縁性基板上に非晶質シリコン膜を成膜する工
程と、前記非晶質シリコン膜にレーザ光を照射して多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
を選択的に強制酸化して表面に第１の酸化膜を形成する
工程と、表面に前記第１の酸化膜が配される前記多結晶
シリコン膜からなる第１の半導体層及び前記多結晶シリ
コン膜のみからなる第２の半導体層を島状にパターン形
成する工程と、前記第１の半導体層及び前記第２の半導
体層上に第２の酸化膜を形成する工程と、前記第２の酸
化膜を介し、前記第１の半導体層及び前記第２の半導体
層の各チャネル領域上にゲート電極を形成後、前記第１
の半導体層及び前記第２の半導体層を同時にイオン・ド
ーピングして、前記各チャネル領域両側にソース領域、
ドレイン領域を形成する工程とを実施するものである。
【００１０】又本発明は上記課題を解決するための手段
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板と、この第１の絶縁性基板上に形成され多
結晶シリコン膜からなる島状の第１の半導体層、この第
１の半導体層上に配され前記多結晶シリコン膜の一部が
強制酸化されてなる第１の酸化膜、この第１の酸化膜上
に配される第２の酸化膜及びこの第２の酸化膜上に形成
される第１のゲート電極を有する第１の薄膜トランジス
タと、前記第１の絶縁性基板上に形成され前記多結晶シ
リコンからなる島状の第２の半導体層、この第２の半導
体層上に配される前記第２の酸化膜及びこの第２の酸化
膜上に形成される第２のゲート電極を有する第２の薄膜
トランジスタと、前記表示領域にてマトリクス状に配置
される画素電極とを有するアクティブマトリクス基板
と、第２の絶縁性基板上に対向電極を有し前記アクティ
ブマトリクス基板に対向配置される対向基板と、前記ア
クティブマトリクス基板及び前記対向基板との間隙に封
入される液晶組成物とを設けるものである。
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板と、この第１の絶縁性基板上に形成され多
結晶シリコン膜からなる島状の第１の半導体層、この第
１の半導体層上に配され前記多結晶シリコン膜の一部が
強制酸化されてなる第１の酸化膜、この第１の酸化膜上
に配される第２の酸化膜及びこの第２の酸化膜上に形成
される第１のゲート電極を有する第１の薄膜トランジス
タと、前記第１の絶縁性基板上に形成され前記多結晶シ
リコンからなる島状の第２の半導体層、この第２の半導
体層上に配される前記第２の酸化膜及びこの第２の酸化
膜上に形成される第２のゲート電極を有する第２の薄膜
トランジスタと、前記表示領域にてマトリクス状に配置
される画素電極とを有するアクティブマトリクス基板
と、第２の絶縁性基板上に対向電極を有し前記アクティ
ブマトリクス基板に対向配置される対向基板と、前記ア
クティブマトリクス基板及び前記対向基板との間隙に封
入される液晶組成物とを設けるものである。
【００１１】又本発明は上記課題を解決するための手段
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板上に非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、前記非晶質シリコン膜を
多結晶シリコン膜に結晶化する工程と、表面に前記第１
の酸化膜が配される前記多結晶シリコン膜からなる第１
の半導体層及び前記多結晶シリコン膜のみからなる第２
の半導体層を島状にパターン形成する工程と、前記第１
の半導体層及び前記第２の半導体層上に第２の酸化膜を
形成する工程と、前記第２の酸化膜を介し、前記第１の
半導体層及び前記第２の半導体層の各チャネル領域上に
ゲート電極を形成後、前記第１の半導体層及び前記第２
の半導体層を同時にイオン・ドーピングして、前記各チ
ャネル領域両側にソース領域、ドレイン領域を形成する
工程と、層間絶縁膜を介し前記表示領域にて画素電極を
マトリクス状にパターン形成する工程と、を実施するも
のである。
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板上に非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、前記非晶質シリコン膜を
多結晶シリコン膜に結晶化する工程と、表面に前記第１
の酸化膜が配される前記多結晶シリコン膜からなる第１
の半導体層及び前記多結晶シリコン膜のみからなる第２
の半導体層を島状にパターン形成する工程と、前記第１
の半導体層及び前記第２の半導体層上に第２の酸化膜を
形成する工程と、前記第２の酸化膜を介し、前記第１の
半導体層及び前記第２の半導体層の各チャネル領域上に
ゲート電極を形成後、前記第１の半導体層及び前記第２
の半導体層を同時にイオン・ドーピングして、前記各チ
ャネル領域両側にソース領域、ドレイン領域を形成する
工程と、層間絶縁膜を介し前記表示領域にて画素電極を
マトリクス状にパターン形成する工程と、を実施するも
のである。
【００１２】又本発明は上記課題を解決するための手段
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板上に非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜にレーザ光を照射して多結晶シリ
コン膜を形成する工程と、前記多結晶シリコン膜を選択
的に強制酸化して表面に第１の酸化膜を形成する工程
と、表面に前記第１の酸化膜が配される前記多結晶シリ
コン膜からなる第１の半導体層及び前記多結晶シリコン
膜のみからなる第２の半導体層を島状にパターン形成す
る工程と、前記第１の半導体層及び前記第２の半導体層
上に第２の酸化膜を形成する工程と、前記第２の酸化膜
を介し、前記第１の半導体層及び前記第２の半導体層の
各チャネル領域上にゲート電極を形成後、前記第１の半
導体層及び前記第２の半導体層を同時にイオン・ドーピ
ングして、前記各チャネル領域両側にソース領域、ドレ
イン領域を形成する工程と、層間絶縁膜を介し前記表示
領域にて画素電極をマトリクス状にパターン形成する工
程と、を実施するものである。
として、表示領域及び駆動回路領域を一体支持する第１
の絶縁性基板上に非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜にレーザ光を照射して多結晶シリ
コン膜を形成する工程と、前記多結晶シリコン膜を選択
的に強制酸化して表面に第１の酸化膜を形成する工程
と、表面に前記第１の酸化膜が配される前記多結晶シリ
コン膜からなる第１の半導体層及び前記多結晶シリコン
膜のみからなる第２の半導体層を島状にパターン形成す
る工程と、前記第１の半導体層及び前記第２の半導体層
上に第２の酸化膜を形成する工程と、前記第２の酸化膜
を介し、前記第１の半導体層及び前記第２の半導体層の
各チャネル領域上にゲート電極を形成後、前記第１の半
導体層及び前記第２の半導体層を同時にイオン・ドーピ
ングして、前記各チャネル領域両側にソース領域、ドレ
イン領域を形成する工程と、層間絶縁膜を介し前記表示
領域にて画素電極をマトリクス状にパターン形成する工
程と、を実施するものである。
【００１３】そして本発明は上記構成により、表面に第
１の酸化膜を配する第１のｐ−Ｓｉ膜からなる第１の半
導体層と、ｐ−Ｓｉ膜のみからなる第２の半導体層とを
パターン形成後、第２の酸化膜を形成することにより、
各半導体層を独立に活性化する事無く同一活性化工程に
より、異なる半導体特性を有する複数種のＴＦＴを容易
且つ短時間で形成することが出来、製造コストの低減を
図れ、表示品位の高い液晶表示装置の実用化を図るもの
である。
１の酸化膜を配する第１のｐ−Ｓｉ膜からなる第１の半
導体層と、ｐ−Ｓｉ膜のみからなる第２の半導体層とを
パターン形成後、第２の酸化膜を形成することにより、
各半導体層を独立に活性化する事無く同一活性化工程に
より、異なる半導体特性を有する複数種のＴＦＴを容易
且つ短時間で形成することが出来、製造コストの低減を
図れ、表示品位の高い液晶表示装置の実用化を図るもの
である。
【００１４】
【発明の実施の形態】先ず本発明の原理について述べ
る。図１に示すように絶縁性基板１０上にアンダーコー
ト層１１を介し、ｐ−Ｓｉ膜表面に強制酸化膜１２が設
けられてなる第１の半導体層１３とｐ−Ｓｉ膜からなる
第２の半導体層１４とを形成後、この上にゲート酸化膜
１６を被覆した場合、半導体領域を被覆する酸化膜が実
質２層積層された第１の半導体層１３と、酸化膜が実質
単層の第２の半導体層１４とが形成される事となる。
る。図１に示すように絶縁性基板１０上にアンダーコー
ト層１１を介し、ｐ−Ｓｉ膜表面に強制酸化膜１２が設
けられてなる第１の半導体層１３とｐ−Ｓｉ膜からなる
第２の半導体層１４とを形成後、この上にゲート酸化膜
１６を被覆した場合、半導体領域を被覆する酸化膜が実
質２層積層された第１の半導体層１３と、酸化膜が実質
単層の第２の半導体層１４とが形成される事となる。
【００１５】そして酸化膜が単層の第２の半導体層１４
においてはｐ−Ｓｉ膜とゲート酸化膜１６との間の単層
の界面１４ａを有するのみであり、単層の界面にて固定
電荷が形成される。これに対して、酸化膜が２層積層さ
れた第１の半導体層１３においてはｐ−Ｓｉ膜と強制酸
化１２との間の界面１３ａ及び強制酸化膜１２とゲート
酸化膜１６との間の界面１３ｂの２層の界面を有し、２
層の界面にて固定電荷が形成されると共に強制酸化膜１
２中に固定電荷が形成される。
においてはｐ−Ｓｉ膜とゲート酸化膜１６との間の単層
の界面１４ａを有するのみであり、単層の界面にて固定
電荷が形成される。これに対して、酸化膜が２層積層さ
れた第１の半導体層１３においてはｐ−Ｓｉ膜と強制酸
化１２との間の界面１３ａ及び強制酸化膜１２とゲート
酸化膜１６との間の界面１３ｂの２層の界面を有し、２
層の界面にて固定電荷が形成されると共に強制酸化膜１
２中に固定電荷が形成される。
【００１６】従って、上記第１及び第２の半導体層１
３、１４に単一工程にてチャネルイオンドーピングを行
い活性化し、それぞれ第１及び第２のＴＦＴ１７、１８
を形成すると、強制酸化膜１２を有する第１のＴＦＴ１
７のしきい値Ｖｔｈは図２の実線（ア）に示すように、
点線（イ）で示される第２のＴＦＴ１８のしきい値Ｖｔ
ｈより正側にシフトするという特性を有する。即ち単一
のチャネルイオンドーピング工程により、簡易的に複数
種の半導体領域のしきい値Ｖｔｈを独立に制御可能とな
る。
３、１４に単一工程にてチャネルイオンドーピングを行
い活性化し、それぞれ第１及び第２のＴＦＴ１７、１８
を形成すると、強制酸化膜１２を有する第１のＴＦＴ１
７のしきい値Ｖｔｈは図２の実線（ア）に示すように、
点線（イ）で示される第２のＴＦＴ１８のしきい値Ｖｔ
ｈより正側にシフトするという特性を有する。即ち単一
のチャネルイオンドーピング工程により、簡易的に複数
種の半導体領域のしきい値Ｖｔｈを独立に制御可能とな
る。
【００１７】複数種の半導体領域とは、例えば駆動回路
一体型のアクティブマトリクス基板の（Ａ）画素領域と
駆動回路領域・ＭＯＳ補助容量領域あるいは、（Ｂ）ダ
ブルゲートＴＦＴとシングルゲートＴＦＴ等の組み合わ
せである。即ち、（Ａ）の組み合わせの場合は、書き込
み能力がなにより必要とされる駆動回路領域（特にＡＳ
Ｗ）・ＭＯＳ補助容量領域に比べ、駆動能力が高い事よ
りも低リーク電流である事が期待される画素領域のＶｔ
ｈをプラス方向にシフトするため、制御が難しく且つタ
クト時間のかかる従来のＩ／Ｄ（Ｉｏｎ Ｄｏｐｉｎ
ｇ）もしくはＩ／Ｉ（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏ
ｎ） に依らなくても良いのでタクトを向上出来る。
一体型のアクティブマトリクス基板の（Ａ）画素領域と
駆動回路領域・ＭＯＳ補助容量領域あるいは、（Ｂ）ダ
ブルゲートＴＦＴとシングルゲートＴＦＴ等の組み合わ
せである。即ち、（Ａ）の組み合わせの場合は、書き込
み能力がなにより必要とされる駆動回路領域（特にＡＳ
Ｗ）・ＭＯＳ補助容量領域に比べ、駆動能力が高い事よ
りも低リーク電流である事が期待される画素領域のＶｔ
ｈをプラス方向にシフトするため、制御が難しく且つタ
クト時間のかかる従来のＩ／Ｄ（Ｉｏｎ Ｄｏｐｉｎ
ｇ）もしくはＩ／Ｉ（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏ
ｎ） に依らなくても良いのでタクトを向上出来る。
【００１８】又（Ｂ）の組み合わせでは、シングルゲー
トＴＦＴのしきい値Ｖｔｈ（正確にはＶｔｈセンター＝
（Ｖｔｈｎ＋Ｖｔｈｐ）／２）をプラス方向にシフトさ
せるが、ショートチャネルの影響でＶｔｈｎ、Ｖｔｈｐ
とも浅くなる。結果、ＶｔｈｎはダブルゲートＴＦＴと
ほとんど変らずにＶｔｈｐを正側にシフトさせることが
できるため，ｐ型ｐ−ＳｉＴＦＴの駆動能力（オン電
流）を向上することができる。特にシングルゲートＴＦ
Ｔは高速動作が必要とされるＸ−ＤＲＶに使用されるこ
とが多いので、液晶表示装置のゴーストやクロストーク
等による画質不良の発生率を低下出来る。
トＴＦＴのしきい値Ｖｔｈ（正確にはＶｔｈセンター＝
（Ｖｔｈｎ＋Ｖｔｈｐ）／２）をプラス方向にシフトさ
せるが、ショートチャネルの影響でＶｔｈｎ、Ｖｔｈｐ
とも浅くなる。結果、ＶｔｈｎはダブルゲートＴＦＴと
ほとんど変らずにＶｔｈｐを正側にシフトさせることが
できるため，ｐ型ｐ−ＳｉＴＦＴの駆動能力（オン電
流）を向上することができる。特にシングルゲートＴＦ
Ｔは高速動作が必要とされるＸ−ＤＲＶに使用されるこ
とが多いので、液晶表示装置のゴーストやクロストーク
等による画質不良の発生率を低下出来る。
【００１９】本発明は上記原理に基づき成されたもので
ある。以下本発明の第１の実施の形態を図３乃至図５を
参照して説明する。本実施の形態は、絶縁性基板である
ガラス基板２０上にそれぞれしきい値（Ｖｔｈ）の異な
る第１のｐ型ｐ−ＳｉＴＦＴ２１及び第２のｐ型ｐ−Ｓ
ｉＴＦＴ２２を形成する方法である。先ず図３（ａ）に
示す様に、ガラス基板２０上にバッファ層２４、非晶質
シリコン層（例えば、ノンドープ膜）２６を、５０ｎｍ
積層する。その上に図３（ｂ）に示す様に、レジスト２
７を塗布後パターン形成する。
ある。以下本発明の第１の実施の形態を図３乃至図５を
参照して説明する。本実施の形態は、絶縁性基板である
ガラス基板２０上にそれぞれしきい値（Ｖｔｈ）の異な
る第１のｐ型ｐ−ＳｉＴＦＴ２１及び第２のｐ型ｐ−Ｓ
ｉＴＦＴ２２を形成する方法である。先ず図３（ａ）に
示す様に、ガラス基板２０上にバッファ層２４、非晶質
シリコン層（例えば、ノンドープ膜）２６を、５０ｎｍ
積層する。その上に図３（ｂ）に示す様に、レジスト２
７を塗布後パターン形成する。
【００２０】次に図３（ｃ）に示す様に、非晶質シリコ
ン層２６のレジスト２７が披着されていない領域をオゾ
ン水洗浄により強制酸化し、非晶質シリコン層２６表面
に選択的に第１の酸化膜である第１のシリコン酸化膜２
８を成膜する。この第１のシリコン酸化膜２８が成膜さ
れた領域の非晶質シリコン層２６の厚さは、形成された
第１のシリコン酸化膜２８の膜厚分だけ目減りしてい
る。
ン層２６のレジスト２７が披着されていない領域をオゾ
ン水洗浄により強制酸化し、非晶質シリコン層２６表面
に選択的に第１の酸化膜である第１のシリコン酸化膜２
８を成膜する。この第１のシリコン酸化膜２８が成膜さ
れた領域の非晶質シリコン層２６の厚さは、形成された
第１のシリコン酸化膜２８の膜厚分だけ目減りしてい
る。
【００２１】尚、第１のシリコン酸化膜２８形成は、非
晶質シリコン層２６を単にオゾン水洗浄するのでは無
く、その前に、シリコン−シリコン酸化膜界面清浄化・
固定電荷制御のため、あらかじめ、オゾン酸化で表面に
表面不純物を取り込むシリコン酸化膜を形成後、希フッ
酸（ＨＦ）洗浄により不純物を含有したシリコン酸化膜
を除去し、この後、新たにオゾン水洗浄により、シリコ
ン−シリコン酸化膜界面準位・不純物濃度を制御された
シリコン酸化膜を形成した方がより良い。
晶質シリコン層２６を単にオゾン水洗浄するのでは無
く、その前に、シリコン−シリコン酸化膜界面清浄化・
固定電荷制御のため、あらかじめ、オゾン酸化で表面に
表面不純物を取り込むシリコン酸化膜を形成後、希フッ
酸（ＨＦ）洗浄により不純物を含有したシリコン酸化膜
を除去し、この後、新たにオゾン水洗浄により、シリコ
ン−シリコン酸化膜界面準位・不純物濃度を制御された
シリコン酸化膜を形成した方がより良い。
【００２２】次に図３（ｄ）に示すように、レジスト２
７除去後ＥＬＡ（エキシマレーザアニール）法によりレ
ーザ光を照射して、非晶質シリコン層２６を多結晶化し
て、ｐ−Ｓｉ膜３０を形成する。更に図３（ｅ）に示す
ようにフォトリソグラフィ工程により、表面に第１のシ
リコン酸化膜２８が形成されるｐ−Ｓｉ膜からなる第１
の半導体層３１と、ｐ−Ｓｉ膜のみからなる第２の半導
体層３２と、をパターン形成する。
７除去後ＥＬＡ（エキシマレーザアニール）法によりレ
ーザ光を照射して、非晶質シリコン層２６を多結晶化し
て、ｐ−Ｓｉ膜３０を形成する。更に図３（ｅ）に示す
ようにフォトリソグラフィ工程により、表面に第１のシ
リコン酸化膜２８が形成されるｐ−Ｓｉ膜からなる第１
の半導体層３１と、ｐ−Ｓｉ膜のみからなる第２の半導
体層３２と、をパターン形成する。
【００２３】次に図３（ｆ）に示す様に、第２の酸化膜
である第２のシリコン酸化膜３４をＣＶＤ法により成膜
後、モリブデン・タングステンの合金（ＭｏＷ）からな
るゲートメタル膜を成膜し、フォトリソグラフィ工程に
より第１及び第２のゲート電極３６、３７をパターン形
成し、このゲート電極３６、３７をマスクにイオンドー
ピング法により、第１及び第２の半導体層３１、３２に
ボロン（Ｂ）イオンをドーピングし、各チャネル領域３
１ａ，３２ａ両側にソース領域３１ｂ、３２ｂ、ドレイ
ン領域３１ｃ、３２ｃを形成し、６００℃、３時間の熱
活性化を行う。
である第２のシリコン酸化膜３４をＣＶＤ法により成膜
後、モリブデン・タングステンの合金（ＭｏＷ）からな
るゲートメタル膜を成膜し、フォトリソグラフィ工程に
より第１及び第２のゲート電極３６、３７をパターン形
成し、このゲート電極３６、３７をマスクにイオンドー
ピング法により、第１及び第２の半導体層３１、３２に
ボロン（Ｂ）イオンをドーピングし、各チャネル領域３
１ａ，３２ａ両側にソース領域３１ｂ、３２ｂ、ドレイ
ン領域３１ｃ、３２ｃを形成し、６００℃、３時間の熱
活性化を行う。
【００２４】次に図３（ｇ）に示す様に、さらに、酸化
シリコン（ＳｉＯｘ）からなる層間絶縁膜３８を成膜
後、フォトリソグラフィ工程により、各半導体層３１、
３２のソース領域３１ｂ、３２ｂ、ドレイン領域３１
ｃ、３２ｃに至るコンタクトホールを形成し、モリブデ
ン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）か
らなる金属膜を成膜後、フォトリソグラフィ工程により
ソース電極４０ａ、４１ａ、ドレイン電極４０ｂ、４１
ｂをパターン形成し、第１及び第２のｐ型ｐ−ＳｉＴＦ
Ｔ２１、２２を完成する。
シリコン（ＳｉＯｘ）からなる層間絶縁膜３８を成膜
後、フォトリソグラフィ工程により、各半導体層３１、
３２のソース領域３１ｂ、３２ｂ、ドレイン領域３１
ｃ、３２ｃに至るコンタクトホールを形成し、モリブデ
ン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）か
らなる金属膜を成膜後、フォトリソグラフィ工程により
ソース電極４０ａ、４１ａ、ドレイン電極４０ｂ、４１
ｂをパターン形成し、第１及び第２のｐ型ｐ−ＳｉＴＦ
Ｔ２１、２２を完成する。
【００２５】上記工程により製造された第１及び第２の
ｐ型ｐ−ＳｉＴＦＴ２１、２２のうち、オゾン水洗浄に
よる第１のシリコン酸化膜２８及び第２のシリコン酸化
膜３４の実質２層の酸化膜が配される第１のｐ型ｐ−Ｓ
ｉＴＦＴ２１は、第２のシリコン酸化膜３４のみが配さ
れる第２のｐ型ｐ−ＳｉＴＦＴ２２より、しきい値Ｖｔ
ｈが正方向に約１．０Ｖシフトする。これは、第２のｐ
型ｐ−ＳｉＴＦＴ２２が有しない、第１のｐ型ｐ−Ｓｉ
ＴＦＴ２１の第１のシリコン酸化膜２８及び第２のシリ
コン酸化膜３４の界面の固定電荷、および第１のシリコ
ン酸化膜２８中固定電荷によりに生じる現象である。
ｐ型ｐ−ＳｉＴＦＴ２１、２２のうち、オゾン水洗浄に
よる第１のシリコン酸化膜２８及び第２のシリコン酸化
膜３４の実質２層の酸化膜が配される第１のｐ型ｐ−Ｓ
ｉＴＦＴ２１は、第２のシリコン酸化膜３４のみが配さ
れる第２のｐ型ｐ−ＳｉＴＦＴ２２より、しきい値Ｖｔ
ｈが正方向に約１．０Ｖシフトする。これは、第２のｐ
型ｐ−ＳｉＴＦＴ２２が有しない、第１のｐ型ｐ−Ｓｉ
ＴＦＴ２１の第１のシリコン酸化膜２８及び第２のシリ
コン酸化膜３４の界面の固定電荷、および第１のシリコ
ン酸化膜２８中固定電荷によりに生じる現象である。
【００２６】よって、任意のＴＦＴのしきい値Ｖｔｈの
微調整は、オゾン水洗浄による第１のシリコン酸化膜２
８の膜厚を変えることで、その第１のシリコン酸化膜２
８中固定電荷を変えることにより行う事が可能となる。
微調整は、オゾン水洗浄による第１のシリコン酸化膜２
８の膜厚を変えることで、その第１のシリコン酸化膜２
８中固定電荷を変えることにより行う事が可能となる。
【００２７】次に図４及び図５に、上記ＴＦＴの製造方
法により形成したアクティブマトリクス基板を用いる駆
動回路一体型のアクティブマトリクス型液晶表示装置１
００を示す。駆動回路一体型のアクティブマトリクス型
液晶表示装置１００は、ガラス基板１０１上に駆動回路
素子１０２、画素電極のスイッチング素子１０３、画素
電極１０４を有するアクティブマトリクス基板１０６
と、ガラス基板１０７上に対向電極１０８を有する対向
基板１１０との間に配向膜（図示せず）を介し液晶組成
物１１１を封入して成っている。
法により形成したアクティブマトリクス基板を用いる駆
動回路一体型のアクティブマトリクス型液晶表示装置１
００を示す。駆動回路一体型のアクティブマトリクス型
液晶表示装置１００は、ガラス基板１０１上に駆動回路
素子１０２、画素電極のスイッチング素子１０３、画素
電極１０４を有するアクティブマトリクス基板１０６
と、ガラス基板１０７上に対向電極１０８を有する対向
基板１１０との間に配向膜（図示せず）を介し液晶組成
物１１１を封入して成っている。
【００２８】アクティブマトリクス基板１０６の表示領
域には、互いに交差してなる信号線１１２とゲート線１
１３の交差部に画素電極１０４を駆動するｎ型ｐ−Ｓｉ
ＴＦＴからなる画素電極のスイッチング素子１０３がマ
トリクス状に配列されている。尚１１４は液晶組成物１
１１の液晶容量、１１６は補助容量線（図示せず）の補
助容量である。
域には、互いに交差してなる信号線１１２とゲート線１
１３の交差部に画素電極１０４を駆動するｎ型ｐ−Ｓｉ
ＴＦＴからなる画素電極のスイッチング素子１０３がマ
トリクス状に配列されている。尚１１４は液晶組成物１
１１の液晶容量、１１６は補助容量線（図示せず）の補
助容量である。
【００２９】アクティブマトリクス基板１０６の駆動回
路領域には、ｐ型ｐ−ＳｉＴＦＴ１１７とｎ型ｐ−Ｓｉ
ＴＦＴ１１８とからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙＭＯＳ）の駆動回路素子１０２が形成されてい
る。このアクティブマトリクス基板１０６にて画素電極
のスイッチング素子１０３及びｎ型ｐ−ＳｉＴＦＴ１１
７は、前記ＴＦＴの製造方法により、画素電極のスイッ
チング素子１０３側の半導体層（図示せず）表面に第１
の酸化膜を形成後、同一工程にてリン（Ｐ）イオンをド
ーピングすることにより、ｎ型ｐ−ＳｉＴＦＴ１１７に
比ししきい値（Ｖｔｈ）が正方向にシフトした画素電極
のスイッチング素子１０３を得ている。これにより、低
リーク電流である事から高性能を有する画素電極のスイ
ッチング素子１０３を得られる事となり、ひいてはこの
ようなアクティブマトリクス基板１０６を用いることに
より表示品位の高い駆動回路一体型のアクティブマトリ
クス型液晶表示装置１００を得られる。
路領域には、ｐ型ｐ−ＳｉＴＦＴ１１７とｎ型ｐ−Ｓｉ
ＴＦＴ１１８とからなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙＭＯＳ）の駆動回路素子１０２が形成されてい
る。このアクティブマトリクス基板１０６にて画素電極
のスイッチング素子１０３及びｎ型ｐ−ＳｉＴＦＴ１１
７は、前記ＴＦＴの製造方法により、画素電極のスイッ
チング素子１０３側の半導体層（図示せず）表面に第１
の酸化膜を形成後、同一工程にてリン（Ｐ）イオンをド
ーピングすることにより、ｎ型ｐ−ＳｉＴＦＴ１１７に
比ししきい値（Ｖｔｈ）が正方向にシフトした画素電極
のスイッチング素子１０３を得ている。これにより、低
リーク電流である事から高性能を有する画素電極のスイ
ッチング素子１０３を得られる事となり、ひいてはこの
ようなアクティブマトリクス基板１０６を用いることに
より表示品位の高い駆動回路一体型のアクティブマトリ
クス型液晶表示装置１００を得られる。
【００３０】この様に構成すれば、同一ガラス基板２０
上の非晶質シリコン層２６表面をオゾン水洗浄により選
択的に強制酸化した後、多結晶化し、第１の酸化膜であ
る第１のシリコン酸化膜２８を表面に有する多結晶シリ
コン膜３０からなる第１の半導体層３１と、多結晶シリ
コン膜３０のみからなる第２の半導体層３２とをパター
ン形成後、両半導体層３１、３２上に第２のシリコン酸
化膜３４を形成することにより、この後同一のイオンド
ーピング工程にてしきい値（Ｖｔｈ）の異なる第１及び
第２のｐ型ｐ−ＳｉＴＦＴ２１、２２を製造可能とな
り、レジストマスクを用いて、別々にイオンドーピング
工程を行い特性の異なるＴＦＴを得る従来の製造方法に
比し、製造容易且つ製造時間の短縮を図れる。
上の非晶質シリコン層２６表面をオゾン水洗浄により選
択的に強制酸化した後、多結晶化し、第１の酸化膜であ
る第１のシリコン酸化膜２８を表面に有する多結晶シリ
コン膜３０からなる第１の半導体層３１と、多結晶シリ
コン膜３０のみからなる第２の半導体層３２とをパター
ン形成後、両半導体層３１、３２上に第２のシリコン酸
化膜３４を形成することにより、この後同一のイオンド
ーピング工程にてしきい値（Ｖｔｈ）の異なる第１及び
第２のｐ型ｐ−ＳｉＴＦＴ２１、２２を製造可能とな
り、レジストマスクを用いて、別々にイオンドーピング
工程を行い特性の異なるＴＦＴを得る従来の製造方法に
比し、製造容易且つ製造時間の短縮を図れる。
【００３１】従って、このようなＴＦＴの製造方法を駆
動回路一体型のアクティブマトリクス型液晶表示装置１
００のアクティブマトリクス基板１０６の製造方法に適
用することにより、同一基板上にて、しきい値（Ｖｔ
ｈ）の異なる画素電極のスイッチング素子１０３及びｎ
型ｐ−ＳｉＴＦＴ１１８を容易且つ短時間で製造可能と
なり、アクティブマトリクス基板１０６の製造コストの
低減により、低価格でありながら良好な表示品位を有す
る駆動回路一体型のアクティブマトリクス型液晶表示装
置１００の実用化を図れる。
動回路一体型のアクティブマトリクス型液晶表示装置１
００のアクティブマトリクス基板１０６の製造方法に適
用することにより、同一基板上にて、しきい値（Ｖｔ
ｈ）の異なる画素電極のスイッチング素子１０３及びｎ
型ｐ−ＳｉＴＦＴ１１８を容易且つ短時間で製造可能と
なり、アクティブマトリクス基板１０６の製造コストの
低減により、低価格でありながら良好な表示品位を有す
る駆動回路一体型のアクティブマトリクス型液晶表示装
置１００の実用化を図れる。
【００３２】次に本発明の第２の実施の形態を図６を参
照して説明する。本実施の形態は非晶質シリコンをｐ−
Ｓｉに結晶化した後にｐ−Ｓｉ膜を選択的に強制酸化し
て異なるしきい値（Ｖｔｈ）を有するｐ−ＳｉＴＦＴを
形成するものである。
照して説明する。本実施の形態は非晶質シリコンをｐ−
Ｓｉに結晶化した後にｐ−Ｓｉ膜を選択的に強制酸化し
て異なるしきい値（Ｖｔｈ）を有するｐ−ＳｉＴＦＴを
形成するものである。
【００３３】即ち本実施の形態では先ず図６（ａ）に示
す様に、ガラス基板５０上にバッファ層５１、非晶質シ
リコン層（例えば、３ｅ１７ｃｍ−３ボロンドープ膜）
５２を、５０ｎｍ積層する。この非晶質シリコン層５２
は、ノンドープ膜にイオンドーピングなどによりボロン
（Ｂ）イオンを注入して形成してもよい。この後、図６
（ｂ）に示すようにＥＬＡ（エキシマレーザアニール）
法により非晶質シリコン層５２を多結晶化して、ｐ−Ｓ
ｉ膜５３を形成する。その上に図６（ｃ）に示す様に、
レジスト５４を塗布後パターン形成する。
す様に、ガラス基板５０上にバッファ層５１、非晶質シ
リコン層（例えば、３ｅ１７ｃｍ−３ボロンドープ膜）
５２を、５０ｎｍ積層する。この非晶質シリコン層５２
は、ノンドープ膜にイオンドーピングなどによりボロン
（Ｂ）イオンを注入して形成してもよい。この後、図６
（ｂ）に示すようにＥＬＡ（エキシマレーザアニール）
法により非晶質シリコン層５２を多結晶化して、ｐ−Ｓ
ｉ膜５３を形成する。その上に図６（ｃ）に示す様に、
レジスト５４を塗布後パターン形成する。
【００３４】次に図６（ｄ）に示す様に、ｐ−Ｓｉ膜５
３のレジスト５４が披着していない領域をオゾン水洗浄
により強制酸化しｐ−Ｓｉ膜５３表面に選択的に第１の
酸化膜である第１のシリコン酸化膜５６を成膜する。こ
の第１のシリコン酸化膜５６が成膜された領域のｐ−Ｓ
ｉ膜５３の厚さは、形成された第１のシリコン酸化膜５
６の膜厚分だけ目減りしている。
３のレジスト５４が披着していない領域をオゾン水洗浄
により強制酸化しｐ−Ｓｉ膜５３表面に選択的に第１の
酸化膜である第１のシリコン酸化膜５６を成膜する。こ
の第１のシリコン酸化膜５６が成膜された領域のｐ−Ｓ
ｉ膜５３の厚さは、形成された第１のシリコン酸化膜５
６の膜厚分だけ目減りしている。
【００３５】又この第１のシリコン酸化膜５６の成膜領
域では、図６（ｂ）のＥＬＡ（エキシマレーザアニー
ル）法によるｐ−Ｓｉ膜５３の結晶化時にｐ−Ｓｉ膜５
３表面に生じた表面突起が第１のシリコン酸化膜５６に
よりカバーされている。
域では、図６（ｂ）のＥＬＡ（エキシマレーザアニー
ル）法によるｐ−Ｓｉ膜５３の結晶化時にｐ−Ｓｉ膜５
３表面に生じた表面突起が第１のシリコン酸化膜５６に
よりカバーされている。
【００３６】更に第１のシリコン酸化膜５６形成は、ｐ
−Ｓｉ膜５３を単にオゾン水洗浄するのでは無く、その
前に、シリコン−シリコン酸化膜界面清浄化・固定電荷
制御のため、あらかじめオゾン酸化で表面に表面不純物
を取り込むシリコン酸化膜を形成後、希フッ酸（ＨＦ）
洗浄により不純物を含有したシリコン酸化膜を除去し、
この後、新たにオゾン水洗浄により、シリコン−シリコ
ン酸化膜界面準位・不純物濃度を制御されたシリコン酸
化膜を形成した方がより良い。
−Ｓｉ膜５３を単にオゾン水洗浄するのでは無く、その
前に、シリコン−シリコン酸化膜界面清浄化・固定電荷
制御のため、あらかじめオゾン酸化で表面に表面不純物
を取り込むシリコン酸化膜を形成後、希フッ酸（ＨＦ）
洗浄により不純物を含有したシリコン酸化膜を除去し、
この後、新たにオゾン水洗浄により、シリコン−シリコ
ン酸化膜界面準位・不純物濃度を制御されたシリコン酸
化膜を形成した方がより良い。
【００３７】次に図６（ｅ）に示すように、レジスト５
４除去後、フォトリソグラフィ工程により、第１のシリ
コン酸化膜５６が形成されるｐ−Ｓｉ膜からなる第１の
半導体層５７と、ｐ−Ｓｉ膜５３のみからなる第２の半
導体層５８とをパターン形成する。次に図６（ｆ）に示
す様に、第２の酸化膜である第２のシリコン酸化膜６０
をＣＶＤ法により形成後、モリブデン・タングステンの
合金（ＭｏＷ）からなるゲートメタル膜を成膜し、フォ
トリソグラフィ工程により第１及び第２のゲート電極６
１、６２をパターン形成し、このゲート電極６１、６２
をマスクにイオンドーピング法により、第１及び第２の
半導体層５７、５８にボロン（Ｂ）イオンを注入し、各
チャネル領域５７ａ、５８ａ両側にソース領域５７ｂ、
５８ｂ、ドレイン領域５７ｃ、５８ｃを形成し、６００
℃、３時間の熱活性化を行う。更に水素プラズマに曝し
ても良い。
４除去後、フォトリソグラフィ工程により、第１のシリ
コン酸化膜５６が形成されるｐ−Ｓｉ膜からなる第１の
半導体層５７と、ｐ−Ｓｉ膜５３のみからなる第２の半
導体層５８とをパターン形成する。次に図６（ｆ）に示
す様に、第２の酸化膜である第２のシリコン酸化膜６０
をＣＶＤ法により形成後、モリブデン・タングステンの
合金（ＭｏＷ）からなるゲートメタル膜を成膜し、フォ
トリソグラフィ工程により第１及び第２のゲート電極６
１、６２をパターン形成し、このゲート電極６１、６２
をマスクにイオンドーピング法により、第１及び第２の
半導体層５７、５８にボロン（Ｂ）イオンを注入し、各
チャネル領域５７ａ、５８ａ両側にソース領域５７ｂ、
５８ｂ、ドレイン領域５７ｃ、５８ｃを形成し、６００
℃、３時間の熱活性化を行う。更に水素プラズマに曝し
ても良い。
【００３８】次に図６（ｇ）に示す様に、さらに、酸化
シリコン（ＳｉＯｘ）からなる層間絶縁膜６３を成膜
後、フォトリソグラフィ工程により、各半導体層５７、
５８のソース領域５７ｂ、５８ｂ、ドレイン領域５７
ｃ、５８ｃに至るコンタクトホールを形成し、モリブデ
ン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）か
らなる金属膜を成膜後、フォトリソグラフィ工程により
ソース電極６４ａ、６６ａ、ドレイン電極６４ｂ、６６
ｂをパターン形成し、第１及び第２のｐ型ｐ−ＳｉＴＦ
Ｔ６７、６８を完成する。
シリコン（ＳｉＯｘ）からなる層間絶縁膜６３を成膜
後、フォトリソグラフィ工程により、各半導体層５７、
５８のソース領域５７ｂ、５８ｂ、ドレイン領域５７
ｃ、５８ｃに至るコンタクトホールを形成し、モリブデ
ン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）か
らなる金属膜を成膜後、フォトリソグラフィ工程により
ソース電極６４ａ、６６ａ、ドレイン電極６４ｂ、６６
ｂをパターン形成し、第１及び第２のｐ型ｐ−ＳｉＴＦ
Ｔ６７、６８を完成する。
【００３９】上記工程により製造された第１及び第２の
ｐ型ｐ−ＳｉＴＦＴ６７、６８のうち、オゾン水洗浄に
よる第１のシリコン酸化膜５６及び第２のシリコン酸化
膜６０の実質２層の酸化膜が配される第１のｐ型ｐ−Ｓ
ｉＴＦＴ６７は、第２のシリコン酸化膜６０のみが配さ
れる第２のｐ型ｐ−ＳｉＴＦＴ６８より、しきい値Ｖｔ
ｈが正方向に約１．０Ｖシフトする。これは、第２のｐ
型ｐ−ＳｉＴＦＴ６８が有しない、第１のｐ型ｐ−Ｓｉ
ＴＦＴ６７の第１のシリコン酸化膜５６及び第２のシリ
コン酸化膜６０の界面の固定電荷、および第１のシリコ
ン酸化膜５６中固定電荷によりに生じる現象である。
ｐ型ｐ−ＳｉＴＦＴ６７、６８のうち、オゾン水洗浄に
よる第１のシリコン酸化膜５６及び第２のシリコン酸化
膜６０の実質２層の酸化膜が配される第１のｐ型ｐ−Ｓ
ｉＴＦＴ６７は、第２のシリコン酸化膜６０のみが配さ
れる第２のｐ型ｐ−ＳｉＴＦＴ６８より、しきい値Ｖｔ
ｈが正方向に約１．０Ｖシフトする。これは、第２のｐ
型ｐ−ＳｉＴＦＴ６８が有しない、第１のｐ型ｐ−Ｓｉ
ＴＦＴ６７の第１のシリコン酸化膜５６及び第２のシリ
コン酸化膜６０の界面の固定電荷、および第１のシリコ
ン酸化膜５６中固定電荷によりに生じる現象である。
【００４０】よって、任意のＴＦＴのしきい値Ｖｔｈの
微調整は、オゾン水洗浄による第１のシリコン酸化膜５
６の膜厚を変えることで、その第１のシリコン酸化膜５
６中固定電荷を変えることにより行う事が可能となる。
更に第１のｐ型ｐ−ＳｉＴＦＴ６７は、ＥＬＡ（エキシ
マレーザアニール）法によるｐ−Ｓｉ膜５３の結晶化時
にｐ−Ｓｉ膜５３表面に生じる表面突起が第１のシリコ
ン酸化膜５６によりカバーされる事から、第２のｐ型ｐ
−ＳｉＴＦＴ６８に比しゲート耐圧が向上される。
微調整は、オゾン水洗浄による第１のシリコン酸化膜５
６の膜厚を変えることで、その第１のシリコン酸化膜５
６中固定電荷を変えることにより行う事が可能となる。
更に第１のｐ型ｐ−ＳｉＴＦＴ６７は、ＥＬＡ（エキシ
マレーザアニール）法によるｐ−Ｓｉ膜５３の結晶化時
にｐ−Ｓｉ膜５３表面に生じる表面突起が第１のシリコ
ン酸化膜５６によりカバーされる事から、第２のｐ型ｐ
−ＳｉＴＦＴ６８に比しゲート耐圧が向上される。
【００４１】そして第１の実施の形態と同様、この第２
の実施の形態によるＴＦＴの製造方法により形成したア
クティブマトリクス基板を用いて駆動回路一体型のアク
ティブマトリクス型液晶表示装置（図示せず）を形成し
た所、低リーク電流且つゲート耐圧の高い高性能を有す
る画素電極のスイッチング素子を有するアクティブマト
リクス基板を得られ、ひいてはこのようなアクティブマ
トリクス基板を用いることにより表示品位の高い且つ製
造歩留まりの高い駆動回路一体型のアクティブマトリク
ス型液晶表示装置を得られた。
の実施の形態によるＴＦＴの製造方法により形成したア
クティブマトリクス基板を用いて駆動回路一体型のアク
ティブマトリクス型液晶表示装置（図示せず）を形成し
た所、低リーク電流且つゲート耐圧の高い高性能を有す
る画素電極のスイッチング素子を有するアクティブマト
リクス基板を得られ、ひいてはこのようなアクティブマ
トリクス基板を用いることにより表示品位の高い且つ製
造歩留まりの高い駆動回路一体型のアクティブマトリク
ス型液晶表示装置を得られた。
【００４２】この様に構成すれば、第１の実施の形態と
同様同一ガラス基板５０上のｐ−Ｓｉ膜５３表面をオゾ
ン水洗浄により選択的に強制酸化した後、第１の酸化膜
である第１のシリコン酸化膜（ゲート酸化膜）５６を表
面に有するｐ−Ｓｉ膜５３からなる第１の半導体層５７
と、ｐ−Ｓｉ膜５３のみからなる第２の半導体層５８と
をパターン形成後、両半導体層５７、５８上に第２のシ
リコン酸化膜６０を形成することにより、この後同一の
イオンドーピング工程にてしきい値（Ｖｔｈ）の異なる
第１及び第２のｐ型ｐ−ＳｉＴＦＴ６７、６８を製造可
能となり、レジストマスクを用いて、別々にイオンドー
ピング工程を行い特性の異なるＴＦＴを得る従来の製造
方法に比し、製造容易且つ製造時間の短縮を図れる。更
に第１のｐ型ｐ−ＳｉＴＦＴ６７では、ＥＬＡ（エキシ
マレーザアニール）法によるｐ−Ｓｉ膜５３結晶化時に
生じる表面突起を第１のシリコン酸化膜５６により良好
にカバレッジ出来、そのゲート耐圧の向上を図れる。
同様同一ガラス基板５０上のｐ−Ｓｉ膜５３表面をオゾ
ン水洗浄により選択的に強制酸化した後、第１の酸化膜
である第１のシリコン酸化膜（ゲート酸化膜）５６を表
面に有するｐ−Ｓｉ膜５３からなる第１の半導体層５７
と、ｐ−Ｓｉ膜５３のみからなる第２の半導体層５８と
をパターン形成後、両半導体層５７、５８上に第２のシ
リコン酸化膜６０を形成することにより、この後同一の
イオンドーピング工程にてしきい値（Ｖｔｈ）の異なる
第１及び第２のｐ型ｐ−ＳｉＴＦＴ６７、６８を製造可
能となり、レジストマスクを用いて、別々にイオンドー
ピング工程を行い特性の異なるＴＦＴを得る従来の製造
方法に比し、製造容易且つ製造時間の短縮を図れる。更
に第１のｐ型ｐ−ＳｉＴＦＴ６７では、ＥＬＡ（エキシ
マレーザアニール）法によるｐ−Ｓｉ膜５３結晶化時に
生じる表面突起を第１のシリコン酸化膜５６により良好
にカバレッジ出来、そのゲート耐圧の向上を図れる。
【００４３】従って、この様なＴＦＴの製造方法を駆動
回路一体型のアクティブマトリクス型液晶表示装置のア
クティブマトリクス基板の製造方法に適用することによ
り、同一基板にて、しきい値（Ｖｔｈ）の異なるＴＦＴ
を容易且つ短時間で製造可能となり、アクティブマトリ
クス基板の製造コストの低減により、低価格でありなが
ら良好な表示品位を有する駆動回路一体型のアクティブ
マトリクス型液晶表示装置の実用化を図れる。更に少な
くとも表面に第１のシリコン酸化膜５６が形成されてい
る側のＴＦＴのゲート耐圧が向上される事からアクティ
ブマトリクス基板の製造歩留まりが向上され、更なる低
価格化が可能となる。
回路一体型のアクティブマトリクス型液晶表示装置のア
クティブマトリクス基板の製造方法に適用することによ
り、同一基板にて、しきい値（Ｖｔｈ）の異なるＴＦＴ
を容易且つ短時間で製造可能となり、アクティブマトリ
クス基板の製造コストの低減により、低価格でありなが
ら良好な表示品位を有する駆動回路一体型のアクティブ
マトリクス型液晶表示装置の実用化を図れる。更に少な
くとも表面に第１のシリコン酸化膜５６が形成されてい
る側のＴＦＴのゲート耐圧が向上される事からアクティ
ブマトリクス基板の製造歩留まりが向上され、更なる低
価格化が可能となる。
【００４４】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばアクティブマトリクス基板上に形成するｐ−
ＳｉＴＦＴはｐ型あるいはｎ型のいずれであっても良い
し、その構造はコプラナ型に限定されずスタガ型等任意
であるし、画素電極のスイッチング素子はリーク電流を
より確実に防止するため、ダブルゲート構造とする等し
ても良い。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えばアクティブマトリクス基板上に形成するｐ−
ＳｉＴＦＴはｐ型あるいはｎ型のいずれであっても良い
し、その構造はコプラナ型に限定されずスタガ型等任意
であるし、画素電極のスイッチング素子はリーク電流を
より確実に防止するため、ダブルゲート構造とする等し
ても良い。
【００４５】
【発明の効果】以上説明したように本発明によれば、同
一絶縁性基板に、表面に第１の酸化膜及び第２の酸化膜
が形成されるｐ−Ｓｉ膜からなる第１の半導体層と、表
面に第２の酸化膜のみが形成されるｐ−Ｓｉ膜からなる
第２の半導体層とを形成し、その後第１及び第２の半導
体層を単一の活性化工程て活性化することによりしきい
値の異なる第１及び第２のｐ−ＳｉＴＦＴを、容易に製
造可能となり、同一基板上にしきい値の異なるｐ−Ｓｉ
ＴＦＴを短い製造時間で製造可能となる。しかも、第１
の酸化膜の膜厚を調整することにより、ｐ−ＳｉＴＦＴ
のしきい値Ｖｔｈを所望の値に制御可能となる。
一絶縁性基板に、表面に第１の酸化膜及び第２の酸化膜
が形成されるｐ−Ｓｉ膜からなる第１の半導体層と、表
面に第２の酸化膜のみが形成されるｐ−Ｓｉ膜からなる
第２の半導体層とを形成し、その後第１及び第２の半導
体層を単一の活性化工程て活性化することによりしきい
値の異なる第１及び第２のｐ−ＳｉＴＦＴを、容易に製
造可能となり、同一基板上にしきい値の異なるｐ−Ｓｉ
ＴＦＴを短い製造時間で製造可能となる。しかも、第１
の酸化膜の膜厚を調整することにより、ｐ−ＳｉＴＦＴ
のしきい値Ｖｔｈを所望の値に制御可能となる。
【００４６】従ってこのようなｐ−ＳｉＴＦＴを駆動回
路一体型の液晶表示装置のアクティブマトリクス基板に
適用すれば、同一基板上に、しきい値の異なるｐ−Ｓｉ
ＴＦＴを有するアクティブマトリクス基板を、単一のイ
オンドーピング工程により容易且つ短時間で製造可能で
あり、製造コストを低減出来、ひいては低消費電力、高
密度大容量且つ高精細な駆動回路一体型の液晶表示装置
の実用化が可能となる。
路一体型の液晶表示装置のアクティブマトリクス基板に
適用すれば、同一基板上に、しきい値の異なるｐ−Ｓｉ
ＴＦＴを有するアクティブマトリクス基板を、単一のイ
オンドーピング工程により容易且つ短時間で製造可能で
あり、製造コストを低減出来、ひいては低消費電力、高
密度大容量且つ高精細な駆動回路一体型の液晶表示装置
の実用化が可能となる。
【図１】本発明の原理を説明するための第１及び第２の
ＴＦＴの構造を示す概略説明図である。
ＴＦＴの構造を示す概略説明図である。
【図２】本発明の原理の第１及び第２のＴＦＴの電流−
電圧特性を示すグラフである。
電圧特性を示すグラフである。
【図３】本発明の第１の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示し、（ａ）はその非晶質シリコン層形成
時、（ｂ）はそのレジストのパターン形成時、（ｃ）は
その非晶質シリコン層のオゾン水洗浄時、（ｄ）はその
非晶質シリコンへのレーザ光照射時、（ｅ）はその半導
体層のパターン形成時、（ｆ）はそのイオンドーピング
時、（ｇ）はそのソース・ドレイン電極のパターン形成
時を示す概略説明図である。
製造工程を示し、（ａ）はその非晶質シリコン層形成
時、（ｂ）はそのレジストのパターン形成時、（ｃ）は
その非晶質シリコン層のオゾン水洗浄時、（ｄ）はその
非晶質シリコンへのレーザ光照射時、（ｅ）はその半導
体層のパターン形成時、（ｆ）はそのイオンドーピング
時、（ｇ）はそのソース・ドレイン電極のパターン形成
時を示す概略説明図である。
【図４】本発明の第１の実施の形態のアクティブマトリ
クス型液晶表示装置の一部を示す概略説明図である。
クス型液晶表示装置の一部を示す概略説明図である。
【図５】本発明の第１の実施の形態のアクティブマトリ
クス型液晶表示装置を示す概略回路図である。
クス型液晶表示装置を示す概略回路図である。
【図６】本発明の第２の実施の形態のｐ−ＳｉＴＦＴの
製造工程を示し、（ａ）はその非晶質シリコン層形成
時、（ｂ）はその非晶質シリコンへのレーザ光照射時、
（ｃ）はそのレジストのパターン形成時、（ｄ）はその
ｐ−Ｓｉ膜のオゾン水洗浄時、（ｅ）はその半導体層の
パターン形成時、（ｆ）はそのイオンドーピング時、
（ｇ）はそのソース・ドレイン電極のパターン形成時を
示す概略説明図である。
製造工程を示し、（ａ）はその非晶質シリコン層形成
時、（ｂ）はその非晶質シリコンへのレーザ光照射時、
（ｃ）はそのレジストのパターン形成時、（ｄ）はその
ｐ−Ｓｉ膜のオゾン水洗浄時、（ｅ）はその半導体層の
パターン形成時、（ｆ）はそのイオンドーピング時、
（ｇ）はそのソース・ドレイン電極のパターン形成時を
示す概略説明図である。
２０…ガラス基板 ２１…第１のｐ−ＳｉＴＦＴ ２２…第２のｐ−ＳｉＴＦＴ ２６…非晶質シリコン層 ２７…レジスト ２８…第１のシリコン酸化膜 ３０…ｐ−Ｓｉ ３１…第１の半導体層 ３２…第２の半導体層 ３４…第２のシリコン酸化膜 ３６、３７…第１及び第２のゲート電極 ３８…層間絶縁膜 １００…アクティブマトリクス型液晶表示装置 １０２…駆動回路素子 １０３…画素電極のスイッチング素子 １０４…画素電極 １０６…アクティブマトリクス基板 １１０…対向基板 １１１…液晶組成物 １１７…ｎ型ｐ−ＳｉＴＦＴ １１８…ｐ型ｐ−ＳｉＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｖ ６２７Ｇ Ｆターム(参考） 2H092 GA59 JA25 JA35 JA36 JA40 JA44 KA04 KA07 KA10 KA12 KA15 MA07 MA15 MA23 MA27 MA30 NA21 5C094 AA05 AA13 AA22 AA23 AA25 AA43 AA44 AA48 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA07 EB02 FA01 FA02 FB02 FB03 FB12 FB14 FB15 GB10 5F052 AA02 BB07 DA02 FA01 JA01 JA10 5F110 AA08 AA09 AA12 AA16 BB02 BB04 CC02 CC06 DD02 DD05 DD14 EE06 EE28 FF02 FF09 FF21 FF22 FF29 GG02 GG13 GG25 GG32 GG34 GG35 GG51 HJ01 HJ12 HJ23 HL03 HL04 HL12 NN02 NN73 NN78 PP03 QQ11
Claims (18)
- 【請求項１】 絶縁性基板と、 この絶縁性基板上に形成され多結晶シリコン膜からなる
島状の第１の半導体層、この第１の半導体層上に配され
前記多結晶シリコン膜の一部が強制酸化されてなる第１
の酸化膜、この第１の酸化膜上に配される第２の酸化膜
及びこの第２の酸化膜上に形成される第１のゲート電極
を有する第１の薄膜トランジスタと、 前記絶縁性基板上に形成され前記多結晶シリコンからな
る島状の第２の半導体層、この第２の半導体層上に配さ
れる前記第２の酸化膜及びこの第２の酸化膜上に形成さ
れる第２のゲート電極を有する第２の薄膜トランジスタ
と、を具備することを特徴とする薄膜トランジスタ装
置。 - 【請求項２】 前記第１の酸化膜が、前記絶縁性基板上
に形成される前記非晶質シリコン膜表面を選択的に強制
酸化してなり、 前記多結晶シリコン膜が、前記第１の酸化膜形成後、前
記非晶質シリコン膜を結晶化してなることを特徴とする
請求項１に記載の薄膜トランジスタ装置。 - 【請求項３】 前記第１の酸化膜が、前記非晶質シリコ
ン膜表面をオゾン水洗浄により強制酸化してなることを
特徴とする請求項２に記載の薄膜トランジスタ装置。 - 【請求項４】 前記第１の酸化膜が、前記絶縁性基板上
に形成される前記非晶質シリコン膜を多結晶シリコン膜
に結晶化した後、前記多結晶シリコン膜表面を選択的に
強制酸化してなることを特徴とする請求項１に記載の薄
膜トランジスタ装置。 - 【請求項５】 前記第１の酸化膜が、前記多結晶シリコ
ン膜表面をオゾン水洗浄により強制酸化してなることを
特徴とする請求項４に記載の薄膜トランジスタ装置。 - 【請求項６】 絶縁性基板上に非晶質シリコン膜を成膜
する工程と、 前記非晶質シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、 前記非晶質シリコン膜を多結晶シリコン膜に結晶化する
工程と、 表面に前記第１の酸化膜が配される前記多結晶シリコン
膜からなる第１の半導体層及び前記多結晶シリコン膜の
みからなる第２の半導体層を島状にパターン形成する工
程と、 前記第１の半導体層及び前記第２の半導体層上に第２の
酸化膜を形成する工程と、 前記第２の酸化膜を介し、前記第１の半導体層及び前記
第２の半導体層の各チャネル領域上にゲート電極を形成
後、前記第１の半導体層及び前記第２の半導体層を同時
にイオン・ドーピングして、前記各チャネル領域両側に
ソース領域、ドレイン領域を形成する工程とを具備する
事を特徴とする薄膜トランジスタ装置の製造方法。 - 【請求項７】 前記非晶質シリコン膜をオゾン水洗浄に
より強制酸化して前記第１の酸化膜を形成することを特
徴とする請求項６に記載の薄膜トランジスタ装置の製造
方法。 - 【請求項８】 絶縁性基板上に非晶質シリコン膜を成膜
する工程と、 前記非晶質シリコン膜にレーザ光を照射して多結晶シリ
コン膜を形成する工程と、 前記多結晶シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、 表面に前記第１の酸化膜が配される前記多結晶シリコン
膜からなる第１の半導体層及び前記多結晶シリコン膜の
みからなる第２の半導体層を島状にパターン形成する工
程と、 前記第１の半導体層及び前記第２の半導体層上に第２の
酸化膜を形成する工程と、 前記第２の酸化膜を介し、前記第１の半導体層及び前記
第２の半導体層の各チャネル領域上にゲート電極を形成
後、前記第１の半導体層及び前記第２の半導体層を同時
にイオン・ドーピングして、前記各チャネル領域両側に
ソース領域、ドレイン領域を形成する工程とを具備する
事を特徴とする薄膜トランジスタ装置の製造方法。 - 【請求項９】 前記多結晶シリコン膜をオゾン水洗浄に
より強制酸化して前記第１の酸化膜を形成することを特
徴とする請求項８に記載の薄膜トランジスタ装置の製造
方法。 - 【請求項１０】 表示領域及び駆動回路領域を一体支持
する第１の絶縁性基板と、この第１の絶縁性基板上に形
成され多結晶シリコン膜からなる島状の第１の半導体
層、この第１の半導体層上に配され前記多結晶シリコン
膜の一部が強制酸化されてなる第１の酸化膜、この第１
の酸化膜上に配される第２の酸化膜及びこの第２の酸化
膜上に形成される第１のゲート電極を有する第１の薄膜
トランジスタと、前記第１の絶縁性基板上に形成され前
記多結晶シリコンからなる島状の第２の半導体層、この
第２の半導体層上に配される前記第２の酸化膜及びこの
第２の酸化膜上に形成される第２のゲート電極を有する
第２の薄膜トランジスタと、前記表示領域にてマトリク
ス状に配置される画素電極とを有するアクティブマトリ
クス基板と、 第２の絶縁性基板上に対向電極を有し前記アクティブマ
トリクス基板に対向配置される対向基板と、 前記アクティブマトリクス基板及び前記対向基板との間
隙に封入される液晶組成物とを具備する事を特徴とする
液晶表示装置。 - 【請求項１１】 前記第１の酸化膜が、前記第１の絶縁
性基板上に形成される前記非晶質シリコン膜表面を選択
的に強制酸化してなり、 前記多結晶シリコンが、前記第１の酸化膜形成後、前記
非晶質シリコン膜を結晶化してなることを特徴とする請
求項１０に記載の液晶表示装置。 - 【請求項１２】 前記第１の酸化膜が、前記非晶質シリ
コン膜表面をオゾン水洗浄により強制酸化してなること
を特徴とする請求項１１に記載の液晶表示装置。 - 【請求項１３】 前記第１の酸化膜が、前記第１の絶縁
性基板上に形成される前記非晶質シリコン膜を多結晶シ
リコン膜に結晶化した後、前記多結晶シリコン膜表面を
選択的に強制酸化してなることを特徴とする請求項１０
に記載の液晶表示装置。 - 【請求項１４】 前記第１の酸化膜が、前記多結晶シリ
コン膜表面をオゾン水洗浄により強制酸化してなること
を特徴とする請求項１３に記載の液晶表示装置。 - 【請求項１５】 表示領域及び駆動回路領域を一体支持
する第１の絶縁性基板上に非晶質シリコン膜を成膜する
工程と、 前記非晶質シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、 前記非晶質シリコン膜を多結晶シリコン膜に結晶化する
工程と、 表面に前記第１の酸化膜が配される前記多結晶シリコン
膜からなる第１の半導体層及び前記多結晶シリコン膜の
みからなる第２の半導体層を島状にパターン形成する工
程と、 前記第１の半導体層及び前記第２の半導体層上に第２の
酸化膜を形成する工程と、 前記第２の酸化膜を介し、前記第１の半導体層及び前記
第２の半導体層の各チャネル領域上にゲート電極を形成
後、前記第１の半導体層及び前記第２の半導体層を同時
にイオン・ドーピングして、前記各チャネル領域両側に
ソース領域、ドレイン領域を形成する工程と、 層間絶縁膜を介し前記表示領域にて画素電極をマトリク
ス状にパターン形成する工程と、を具備する事を特徴と
する液晶表示装置用アクティブマトリクス基板の製造方
法。 - 【請求項１６】 前記非晶質シリコン膜をオゾン水洗浄
により強制酸化して前記１の酸化膜を形成することを特
徴とする請求項１５に記載の液晶表示装置用アクティブ
マトリクス基板の製造方法。 - 【請求項１７】 表示領域及び駆動回路領域を一体支持
する第１の絶縁性基板上に非晶質シリコン膜を成膜する
工程と、 前記非晶質シリコン膜にレーザ光を照射して多結晶シリ
コン膜を形成する工程と、 前記多結晶シリコン膜を選択的に強制酸化して表面に第
１の酸化膜を形成する工程と、 表面に前記第１の酸化膜が配される前記多結晶シリコン
膜からなる第１の半導体層及び前記多結晶シリコン膜の
みからなる第２の半導体層を島状にパターン形成する工
程と、 前記第１の半導体層及び前記第２の半導体層上に第２の
酸化膜を形成する工程と、 前記第２の酸化膜を介し、前記第１の半導体層及び前記
第２の半導体層の各チャネル領域上にゲート電極を形成
後、前記第１の半導体層及び前記第２の半導体層を同時
にイオン・ドーピングして、前記各チャネル領域両側に
ソース領域、ドレイン領域を形成する工程と、 層間絶縁膜を介し前記表示領域にて画素電極をマトリク
ス状にパターン形成する工程と、を具備する事を特徴と
する液晶表示装置用アクティブマトリクス基板の製造方
法。 - 【請求項１８】 前記多結晶シリコン膜をオゾン水洗浄
により強制酸化して第１の酸化膜を形成することを特徴
とする請求項１７に記載の液晶表示装置用アクティブマ
トリクス基板の製造方法。
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|---|---|---|---|
| JP26910399A JP2001094110A (ja) | 1999-09-22 | 1999-09-22 | 薄膜トランジスタ装置、薄膜トランジスタ装置の製造方法、液晶表示装置及び、液晶表示装置用アクティブマトリクス基板の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26910399A JP2001094110A (ja) | 1999-09-22 | 1999-09-22 | 薄膜トランジスタ装置、薄膜トランジスタ装置の製造方法、液晶表示装置及び、液晶表示装置用アクティブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094110A true JP2001094110A (ja) | 2001-04-06 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037064A (ja) * | 2001-05-18 | 2003-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法および半導体製造装置 |
| JP2005210038A (ja) * | 2003-12-26 | 2005-08-04 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2008122956A (ja) * | 2007-11-05 | 2008-05-29 | Hitachi Ltd | 表示装置 |
| US9627417B2 (en) | 2015-03-27 | 2017-04-18 | Samsung Display Co., Ltd. | Method of manufacturing display apparatus and display apparatus manufactured through the method |
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-
1999
- 1999-09-22 JP JP26910399A patent/JP2001094110A/ja active Pending
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