KR100646937B1 - 다결정 실리콘 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 도전성 기판을 사용하여 박막트랜지스터를 제작할 시, 도전성 기판 상에 형성된 반도체층을 결정화시킬 때, 도전성 기판의 큰 열손실에 기인한 레이저 노출에 따른 비정질 실리콘층의 용융지속 시간(melt duration time)이 감소되는 것을 방지하고, 반도체층 상에 결정화된 결정입계(grain boundary)에 형성되는 돌기를 억제할 수 있는 다결정 실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 따른 도전성 기판, 적어도 하나의 절연층, 반도체층, 게이트 전극, 소스/드레인 전극을 포함하는 다결정 실리콘 박막트랜지스터에 있어서, 상기 반도체층에 접하여 형성된 열유지층을 포함하는 것을 특징으로 한다. 이러한 구성에 의하여, 다결정 실리콘층의 결정성을 향상시키는 동시에, 그에 따른 고이동도 박막트랜지스터의 제작을 용이하게 할 수 있으며, 균일한 휘도를 얻을 수 있다.
도전성 기판, 열유지층, 다결정 실리콘층

Description

다결정 실리콘 박막트랜지스터 및 그 제조방법 {POLY SILICON THIN FILM TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 반도체층의 결정화 단계별 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 역스태거드 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 역스태거드 구조의 다결정 실리콘 박막 트랜지스터를 나타내는 단면도이다.
♣ 도면의 주요 부분에 대한 부호의 설명 ♣
20, 30, 40, 50, 60, 70, 80 : 도전성 기판
23, 33, 43, 52, 63, 73, 83 : 다결정 실리콘층
32 : 비정질 실리콘층
34, 44, 54, 64, 84 : 열유지층
53 : SiO2층
본 발명은 다결정 실리콘 박막트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 도전성 기판을 사용한 박막트랜지스터를 제작할 시, 비정질 실리콘층 상에 열유지층(heat retaining layer)을 형성하여 비정질 실리콘층을 결정화시킬 때, 도전성 기판의 큰 열손실에 기인한 레이저 노출에 따른 비정질 실리콘층의 용융지속시간을 증가시킬 수 있는 다결정 실리콘 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘층을 이용한 박막트랜지스터는 비정질 실리콘(amorphous silicon)층을 이용한 박막트랜지스터에 비해 전자의 이동도가 큼으로 인해 고정세화, 고집적화가 가능한 장점을 가지고 있다. 다결정 실리콘층을 형성 하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법, 즉 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(low pressuer CVD) 방법으로 절연기판에 40㎚ 내지 200㎚의 두께로 증착한 후, 이를 다시 결정화하는 방법을 사용한다.
결정화 방법은 크게 네 가지로 분류할 수 있는데, 레이저 열처리(laser annealing), 고상 결정화(solid phase crystallization:SPC), 금속유도 결정화(metal induced crystallization:MIC), 그리고 금속유도 측면 결정화(metal induced lateral crystallization:MILC)이다. 이 중, 레이저 열처리 방법은 현재 널리 연구되고 있는 다결정 실리콘층 형성 방법으로, 비정질 실리콘층이 증착된 기판에 레이저 에너지를 공급하여 비정질 실리콘층을 용융 상태로 만든 후, 냉각에 의해 다결정 실리콘층을 형성하는 방법이다.
이하에서는 도면을 참조하여 종래 기술에 따른 다결정 실리콘 박막트랜지스터를 구체적으로 설명한다.
도 1은 종래 기술에 따른 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 종래 기술에 따른 다결정 실리콘 박막트랜지스터는 기판(10)과, 상기 기판(10) 상에 형성된 버퍼층(11), 상기 버퍼층(11)의 일영역 상에 반도체층이 형성되어 있다. 상기 반도체층은 다결정 실리콘층(12)으로, 결정입계의 경계면마다 돌기(14)가 형성되어 있다.
그리고, 상기 반도체층 상에는 게이트 절연층(13)이 형성되며, 상기 게이트 절연층(13)의 일영역 상에 게이트 전극(16)이 형성되어 있다. 상기 게이트 전극(16) 상에는 층간절연층(17)이 형성되며, 상기 층간절연층(17)을 식각하여 상기 반도체층의 일영역을 노출시키는 콘택홀을 통해 상기 층간절연층(17) 상에 형성된 소스/드레인 전극(18a, 18b)과 상기 반도체층이 전기적으로 연결된다.
종래 기술에 따른 다결정 실리콘 박막트랜지스터의 반도체층이 결정화되는 과정을 살펴보면, 먼저, 기판(10) 상에 버퍼층(11)을 형성하고, 버퍼층(11) 상에 비정질 실리콘(amorphous silicon)층을 형성한다. 기판(10)은 유리기판 또는 플라스틱 기판으로 형성한다.
그 다음, 버퍼층(11)과 비정질 실리콘층이 적층된 기판(10) 상에 엑시머 레이저 열처리법에 의해 레이저를 조사한다.
이후, 레이저가 조사된 비정질 실리콘층은 다결정 실리콘층(12)으로 결정화된다. 결정화되는 과정은, 비정질 실리콘층이 순간적으로 레이저를 흡수하여 거의 액상으로 되는 상태에서 녹지 않은 일부의 결정 씨앗(seed)을 중심으로 결정 성장이 이루어진다. 그리고, 인접하는 결정과 만나게 되는 곳에서 결정입계(grain boundary)가 형성되면서, 다결정 실리콘층(12)으로 상변이하게 된다. 실리콘의 경우, 액체에서 고체로 상전이할 때, 밀도 감소로 인해 부피가 팽창하게 되기 때문에 결정이 만나는 결정입계는 산모양으로 튀어나오게 되어 돌기(14)가 형성된다. 상기 돌기(14)는 비정질 실리콘층과 거의 동일한 높이인 40㎚ 내지 200㎚로 형성된다.
이러한 돌기(14)는 박막트랜지스터의 채널 부분의 계면 특성을 떨어뜨려 소 자의 특성 및 산포도에 영향을 주는 문제점이 있다.
또한, 종래에는 비정질 실리콘층을 유리기판 상에 형성하고, 레이저에 의해 결정화하여 박막트랜지스터를 구현하였다. 그러나, 최근 들어 플랙시블 디스플레이(flexible display)에 대한 관심이 증가되면서, 도전성 기판을 사용하여 박막트랜지스터를 구현하는 기술이 주목받고 있다. 도전성 기판을 사용하여 박막트랜지스터를 제작할 때, 가장 큰 문제점은 유리기판에 비해 도전성 기판의 열전도도가 크다는 점이다. 도전성 기판 중 하나인 스테인레스 스틸의 열전도도는 16.3W/mK으로, 유리기판의 열전도도인 1.38W/mK에 비해 10배 이상 크다. 그러므로, 반도체층을 결정화할 때 레이저에 노출시키면, 열손실(heat loss)이 커져서, 비정질 실리콘층의 용융지속 시간이 유리기판일 경우보다 현저히 짧아지게 된다. 따라서, 다결정 실리콘층의 결정성이 저하되어 100㎠/Vsec 이상의 이동도를 갖는 박막트랜지스터의 제작이 어려워지는 문제점이 있다.
따라서, 본 발명은 전술한 종래의 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 도전성 기판을 사용하여 박막트랜지스터를 제작할 시, 도전성 기판의 큰 열손실율(heat loss rate)로 인해 비정질 실리콘층을 결정화시킬 때, 레이저 노출에 따른 비정질 실리콘층의 용융지속 시간(melt duration time)이 감소되는 것을 방지할 수 있는 다결정 실리콘 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 결정화된 결정입계에 형성되는 돌기를 억제할 수 있는 다결정 실리콘 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 도전성 기판, 적어도 하나의 절연층, 반도체층, 게이트 전극, 소스/드레인 전극을 포함하는 다결정 실리콘 박막트랜지스터에 있어서, 상기 반도체층에 접하여 형성된 열유지층을 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 다결정 실리콘 박막트랜지스터의 제조방법은 도전성 기판을 마련하는 단계와, 상기 도전성 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층의 일영역 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 열유지층을 형성하는 단계와, 상기 열유지층 상부에서 레이저를 조사하는 단계와, 상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계와, 상기 열유지층을 제거하는 단계와, 상기 다결정 실리콘층 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층의 일영역 상에 상기 다결정 실리콘층과 대응되는 위치에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 적어도 하나의 콘택홀을 포함한 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 상기 콘택홀을 통해 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 다결정 실리콘 박막트랜지스터의 제조방법은 도전성 기판을 마련하는 단계와, 상기 도전성 기판 상에 버퍼층을 형성하는 단계 와, 상기 버퍼층의 일영역 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 열유지층을 형성하는 단계와, 상기 열유지층 상부에서 레이저를 조사하는 단계와, 상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계와, 상기 열유지층 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층의 일영역 상에 상기 다결정 실리콘층과 대응되는 위치에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 적어도 하나의 콘택홀을 포함한 제2 절연층을 형성하는 단계 및 상기 제2 절연층 상에 상기 콘택홀을 통해 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.
본 발명의 제5 실시예에 따른 다결정 실리콘 박막트랜지스터의 제조방법은 도전성 기판을 마련하는 단계와, 상기 도전성 기판의 일영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 절연층을 형성하는 단계와, 상기 절연층 상에 상기 게이트 전극과 대응되는 위치에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 열유지층을 형성하는 단계와, 상기 열유지층 상부에서 레이저를 조사하는 단계와, 상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계와, 상기 열유지층을 제거하는 단계와, 상기 다결정 실리콘층 양단부의 일영역 상에 오믹콘택층을 각각 형성하는 단계 및 상기 오믹콘택층 상에 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.
본 발명의 제6 실시예에 따른 다결정 실리콘 박막트랜지스터의 제조방법은 도전성 기판을 마련하는 단계와, 상기 도전성 기판의 일영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 절연층을 형성하는 단계와, 상기 절연층 상에 상기 게이트 전극과 대응되는 위치에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 열유지층을 형성하는 단계와, 상기 열유지층 상부에서 레이저를 조사하는 단계와, 상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계와, 상기 열유지층 양단부의 일영역 상에 오믹콘택층을 각각 형성하는 단계 및 상기 오믹콘택층 상에 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함한다.
이하에서는 본 발명의 실시예를 도시한 도면들을 참조하여, 본 발명에 따른 다결정 실리콘 박막트랜지스터 및 그 제조방법을 구체적으로 설명한다.
도 2는 본 발명의 제1 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 다결정 실리콘 박막트랜지스터는 기판(20) 상에 버퍼층(21)이 형성되고, 상기 버퍼층(21)의 일영역 상에 액티브 채널층(미도시)과 소스/드레인 영역(미도시) 사이에 LDD층(미도시)을 포함하는 반도체층이 형성된다. 상기 반도체층은 다결정 실리콘층(23)이며, 결정입계의 경계면에 형성되는 돌기의 높이가 20㎚ 이하로 억제되도록 형성된다.
상기 다결정 실리콘층(23) 상에는 제1 절연층(25)과 게이트 전극(26)이 패터닝되어 순차적으로 형성된다. 상기 게이트 전극(26) 상에 상기 다결정 실리콘층(23) 중 소스/드레인 영역(미도시)의 일영역을 노출시키는 콘택홀이 포함된 제2 절연층(27)이 형성된다. 그리고, 상기 제2 절연층(27)의 일영역 상에는 소스/드레인 전극(28a, 28b)이 노출된 상기 소스/드레인 영역과 콘택홀을 통해 접촉되도록 형성된다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 반도체층의 결정화 단계별 단면도이다.
도 3a에 도시된 바와 같이, 도전성 기판(30) 상에 버퍼층(31)과 비정질 실리콘층(32)이 순차적으로 적층된다. 도전성 기판(30)은 스테인레스 스틸, 티타늄, 몰리브덴, 철 및 코발트로 구성되는 군에서 선택된 어느 하나를 이용할 수 있으며, 이에 한정되지 않는다.
버퍼층(31)은 산화실리콘(SiO2)과 질화실리콘(SiNx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, 폴리아미드, 폴리이미드 등의 유기절연물질 등이 이용될 수 있다.
그리고, 비정질 실리콘층(32)은 결정의 주기성이 결여되어 있어, 전자의 이동이 방해를 받게 되며, 높은 비저항과 낮은 이동도를 나타낸다.
그 다음, 도 3b에 도시된 바와 같이, 버퍼층(31)과 비정질 실리콘층(32)이 적층되어 있는 도전성 기판(30) 상에 SiOxNy으로 형성된 열유지층(34)이 증착된다.
열전도도가 높은 도전성 기판(30) 상에 형성되는 열유지층(34)은 0.1㎛ 내지 1㎛의 두께 범위로 형성하여야 한다. 열유지층(34)의 두께가 1㎛ 이상일 경우에는, 증착시간 및 비용이 증가할 뿐만 아니라 SiOxNy층의 스트레스도 급격히 증가하며, 0.1㎛ 이하일 경우에는, 레이저가 입사했을 때 열흡수 역할을 하는 열유지층 (34)의 두께가 너무 얇아지게 되어 실리콘을 액상으로 지속하는 시간을 늘려주는 효과가 크게 감소되기 때문이다.
이어서, 도 3c에 도시된 바와 같이, 버퍼층(31)과 비정질 실리콘층(32), 열유지층(34)이 형성된 도전성 기판(30) 상에 레이저를 조사한다. 레이저는 엑시머 레이저 열처리법(ELA : excimer laser annealing)에 의해 조사된다. 열처리에 의한 결정화의 핵심은 비정질 실리콘층(32)의 용융 후, 고체화 과정에서 일어나는 열전달(heat transfer)과 고체화 속도(solidification velocity)의 조절이다. 그러므로, 열전달과 고체화 속도의 최적화를 위해 버퍼층(31)의 두께 및 레이저빔의 조사횟수, 레이저빔의 모양 등이 결정되어야 한다. 비정질 실리콘층(32)이 레이저에 노출되는 시간은 30㎱ 내지 200㎱ 범위이다.
열유지층(34)은 레이저 광자를 흡수하여 열을 유지하고, 레이저 노출에 따른 상기 비정질 실리콘층(32)의 용융지속 시간(melt duration time)을 증가시킨다. 이는 엑시머 레이저 열처리법에 의해 기판을 히팅(heating)하는 효과와 비슷하나, 결정성장에 주는 이점이 훨씬 큰 방법이다.
이후, 도 3d에 도시된 바와 같이, 버퍼층(31)과 비정질 실리콘층, 열유지층(34)이 형성된 도전성 기판(30) 상에 레이저가 조사되어, 비정질 실리콘층이 다결정 실리콘층(33)으로 결정화된다. 다결정 실리콘층(33)을 반도체층으로 사용할 경우, 비정질 실리콘층을 반도체층으로 사용하는 것에 비해 박막트랜지스터의 동작속도가 약 100~200배 빠르다. 이러한 다결정 실리콘층(33)을 반도체층으로 사용한 박막트랜지스터는 굉장히 빠른 동작 특성을 보임으로써, 외부의 고속구동 집적회로 와 연동하여 충분히 동작할 수 있으므로, 대면적으로 실시간의 화상정보를 표시하는데 알맞은 스위칭 소자로 이용될 수 있다.
이 때, 열유지층(34)에 의해, 레이저 열처리시 결정입계의 돌기 형성을 억제함으로써, 반도체층의 표면을 매끄럽게 형성할 수 있다.
마지막으로, 도 3e에 도시된 바와 같이, 반도체층이 다결정 실리콘층(33)으로 결정화된 후, 습식식각 또는 건식식각 방법을 이용하여 열유지층을 제거한다.
이와 같이, 도전성 기판 상에 열유지층을 형성하여 레이저 열처리를 함으로써, 레이저에 의한 열을 흡수하여 비정질 실리콘층의 용융지속 시간을 늘릴 수 있을 뿐만 아니라 반도체층의 돌기 형성을 억제하여 매끄러운 표면 형상을 갖는 반도체층을 형성할 수 있다.
도 4 내지 도 8은 본 발명에 따른 제2 내지 제6 실시예를 보여주는 다결정 실리콘 박막트랜지스터의 단면도로, 설명의 편의상, 전술한 제1 실시예와 동일한 구성요소에 대한 구체적인 설명은 생략한다. 특히, 레이저 결정화 방법 및 박막트랜지스터의 각 층에 대한 구체적인 설명은 생략한다.
도 4는 본 발명의 제2 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 4를 참조하면, 도전성 기판(40) 상에 버퍼층(41), 상기 버퍼층(41)의 일영역 상에 엑시머 레이저 열처리에 의해 결정화된 다결정 실리콘층(43)을 형성한다. 상기 다결정 실리콘층(43) 상에 열유지층(44)을 순차적으로 형성한다. 본 실시예에서는 제1 실시예와 달리, 레이저 열처리 후, 열유지층(44)을 제거하지 않고, 그대로 유지시킨다. 열유지층(44)을 그대로 유지할 때, 열유지층(44)은 절연층의 역할을 한다.
열유지층(44) 상에는 제1 절연층(45)을 형성하며, 상기 제1 절연층(45) 상에 상기 다결정 실리콘층(43)과 대응되는 위치에 게이트 전극(46)을 형성한다. 상기 게이트 전극(46) 상에 적어도 하나의 콘택홀을 포함한 제2 절연층(47)을 형성하며, 상기 제2 절연층(47) 상에는 상기 콘택홀을 통해 상기 다결정 실리콘층(43)과 각각 전기적으로 연결되는 소스/드레인 전극(48a, 48b)을 형성한다.
도 5는 본 발명의 제3 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 5를 참조하면, 도전성 기판(50) 상에 버퍼층(51), 버퍼층(51)의 일영역 상에 다결정 실리콘층(52)을 형성한다. 상기 다결정 실리콘층(52) 상에 SiO2층(53)을 형성하며, SiO2층(53) 상에 열유지층(54)을 형성한다. 상기 SiO2층(53)은 50㎚ 내지 500㎚의 두께로 형성되는 것이 바람직하다.
상기 열유지층(54) 상에는 제1 절연층(55)을 형성하며, 상기 제1 절연층(55)의 일영역 상에 상기 다결정 실리콘층(52)과 대응되는 위치에 게이트 전극(56)을 형성한다. 상기 게이트 전극(56) 상에 제2 절연층(57)이 형성하고, 상기 제2 절연층(57) 상에는, 상기 콘택홀을 통해 상기 다결정 실리콘층(52)과 각각 전기적으로 연결되는 소스/드레인 전극(58a, 58b)을 형성한다.
본 실시예에서는 레이저 열처리 후, SiO2층을 그대로 유지하였지만, 제거하 여도 된다. SiO2층(33)은 열유지층(34)의 식각을 용이하게 하는데, SiO2층(33)을 제거할 때에는, 불산으로 에칭하여 제거한다. 본 발명의 실시예에서는 SiO2층(33)을 습식식각 방법에 의해 제거하였지만, 건식식각 방법에 의해서도 제거할 수 있음은 물론이다.
도 6은 본 발명의 제4 실시예에 따른 코플라나 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 6을 참조하면, 도전성 기판(60) 하부에 하부절연층(69)을 형성하고, 상기 도전성 기판(60) 상에는 버퍼층(61)과, 상기 버퍼층(61)의 일영역 상에 다결정 실리콘층(63), 열유지층(64)을 순차적으로 형성한다. 상기 하부절연층(69)은 상기 도 3에서 설명한 상기 버퍼층과 같은 물질로 형성되며, 공정 중 상기 도전성 기판(60)에 인가되는 스트레스를 줄이는 역할을 한다.
상기 열유지층(64) 상에는 제1 절연층(65)이 형성하며, 상기 제1 절연층(65)의 일영역 상에 상기 다결정 실리콘층(63)과 대응되는 위치에 게이트 전극(66)을 형성한다. 상기 게이트 전극(66) 상에 제2 절연층(67)을 형성하며, 상기 제2 절연층(67) 상에는, 상기 콘택홀을 통해 상기 다결정 실리콘층(63)과 각각 전기적으로 연결되는 소스/드레인 전극(68a, 68b)을 형성한다.
도 7은 본 발명의 제5 실시예에 따른 역스태거드 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도이다.
도 7을 참조하면, 도전성 기판(70)과, 상기 도전성 기판(70)의 일영역 상에 게이트 전극(71)이 형성한다. 상기 게이트 전극(71) 상에 절연층(72) 및 상기 게이트 전극(71)과 대응되는 위치에 비정질 실리콘층이 순차적으로 형성한다. 그리고, 상기 비정질 실리콘층 상에 열유지층(미도시)을 형성하고, 상기 열유지층 상부에서 레이저를 조사한다. 상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층(73)으로 결정화되면, 열유지층을 제거한다. 열유지층은 건식식각 또는 습식식각 방법에 의해 제거한다.
열유지층이 제거되면, 상기 다결정 실리콘층(73) 양단부의 일영역 상에 오믹콘택층(74a, 74b)을 각각 형성하고, 상기 오믹콘택층(74a, 74b) 상에 상기 다결정 실리콘층(73)과 각각 전기적으로 연결되는 소스/드레인 전극(75a, 75b)을 형성한다.
도 8은 본 발명의 제6 실시예에 따른 역스태거드 구조의 다결정 실리콘 박막트랜지스터를 나타내는 단면도로써, 도 7에서 설명한 본 발명의 제5 실시예와 동일한 방법에 의해 형성한다. 그러나, 반도체층이 다결정 실리콘층(83)으로 결정화된 후, 열유지층(84)을 제거하지 않고 그대로 유지시킨다. 상기 열유지층(84)을 제거하지 않고 그대로 유지하게 되면, 상기 열유지층(84)은 절연층의 역할을 한다.
전술한 실시예에서처럼, 본 발명에 따른 다결정 박막트랜지스터는 반도체층의 결정화가 끝난 뒤, 열유지층을 그대로 유지시켜도 되고, 열유지층을 제거하여도 된다. 또한, 전술한 실시예에서는 코플라나형 및 역스태거드형 박막트랜지스터에 대해 서술하였으나, 역코플라나형 및 스태거드형 박막트랜지스터에도 적용할 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 도전성 기판을 사용하여 박막트랜지스터를 제작할 시, 비정질 실리콘층 상에 열유지층을 형성하여 반도체층을 결정화시킬 때, 레이저 노출에 따른 비정질 실리콘층의 용융지속 시간(melt duration time)을 증가시킴으로써, 다결정 실리콘층의 결정성을 향상시키는 동시에, 그에 따른 고이동도 박막트랜지스터의 제작을 용이하게 할 수 있다.
또한, 다결정 실리콘층 상에 형성된 결정입계(grain boundary)에 돌기가 형성되는 것을 억제함으로써, 균일한 휘도를 얻을 수 있다.

Claims (19)

  1. 도전성 기판, 적어도 하나의 절연층, 반도체층, 게이트 전극, 소스/드레인 전극을 포함하는 다결정 실리콘 박막트랜지스터에 있어서,
    상기 반도체층에 접하여 형성된 열유지층을 포함하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터.
  2. 제1항에 있어서,
    상기 반도체층은 상기 도전성 기판 상의 일영역에 형성되고,
    상기 열유지층은 상기 반도체층 상에 형성되며,
    상기 제1 절연층은 상기 열유지층 상에 형성되며,
    상기 게이트 전극은 상기 반도체층과 대응되는 위치의 상기 제1 절연층 상에 형성되며,
    상기 제2 절연층은 적어도 하나의 콘택홀을 포함하고, 상기 게이트 전극 상에 형성되며,
    상기 소스/드레인 전극은 상기 콘택홀을 통해 상기 반도체층과 각각 전기적으로 연결되도록 상기 제2 절연층 상에 형성되는 다결정 실리콘 박막트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 도전성 기판의 일영역 상에 형성되고,
    상기 절연층은 상기 게이트 전극 상에 형성되며,
    상기 반도체층은 상기 게이트 전극과 대응되는 위치의 상기 절연층 상에 형성되며,
    상기 열유지층은 상기 반도체층 상에 형성되며,
    상기 소스/드레인 전극은 오믹콘택층에 의해 상기 반도체층과 전기적으로 연결되도록 상기 열유지층 양단부의 일영역 상에 각각 형성되는 다결정 실리콘 박막트랜지스터.
  4. 제1항에 있어서, 상기 열유지층은 SiOxNy으로 형성되는 다결정 실리콘 박막트랜지스터.
  5. 제1항에 있어서, 상기 열유지층은 0.1㎛ 내지 1㎛의 두께 범위로 형성되는 다결정 실리콘 박막트랜지스터.
  6. 제1항에 있어서, 상기 반도체층과 상기 열유지층 사이에 형성된 SiO2층을 더 포함하는 다결정 실리콘 박막트랜지스터.
  7. 제6항에 있어서, 상기 SiO2층은 50㎚ 내지 500㎚의 두께 범위로 형성되는 다결정 실리콘 박막트랜지스터.
  8. 제1항에 있어서, 상기 도전성 기판은 스테인레스 스틸, 티타늄, 몰리브덴, 철 및 코발트로 구성되는 군에서 선택된 어느 하나를 이용하는 다결정 실리콘 박막트랜지스터.
  9. 제1항에 있어서, 상기 반도체층이 형성된 면과 대향하는 상기 도전성 기판의 타면에 형성된 하부절연층을 더 포함하는 다결정 실리콘 박막트랜지스터.
  10. 도전성 기판을 마련하는 단계;
    상기 도전성 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층의 일영역 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 열유지층을 형성하는 단계;
    상기 열유지층 상부에서 레이저를 조사하는 단계;
    상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계;
    상기 열유지층을 제거하는 단계;
    상기 다결정 실리콘층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 일영역 상에 상기 다결정 실리콘층과 대응되는 위치에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 적어도 하나의 콘택홀을 포함한 제2 절연층을 형성하 는 단계; 및
    상기 제2 절연층 상에 상기 콘택홀을 통해 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 제조방법.
  11. 제10항에 있어서, 상기 비정질 실리콘층을 형성하는 단계와 상기 열유지층을 형성하는 단계 사이에 SiO2층을 형성하는 단계를 더 포함하는 다결정 실리콘 박막트랜지스터의 제조방법.
  12. 제10항에 있어서, 상기 다결정 실리콘층은 엑시머 레이저 열처리법(ELA : excimer laser annealing)에 의해 형성하는 다결정 실리콘 박막트랜지스터의 제조방법.
  13. 제10항에 있어서, 상기 비정질 실리콘층이 레이저에 노출되는 시간은 30㎱ 내지 200㎱ 범위인 다결정 실리콘 박막트랜지스터의 제조방법.
  14. 제10항에 있어서, 상기 열유지층은 습식식각 또는 건식식각 방법에 의해 제거하는 다결정 실리콘 박막트랜지스터의 제조방법.
  15. 제11항에 있어서, 상기 SiO2층은 상기 열유지층을 제거하는 단계에서 제거하는 다결정 실리콘 박막트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 SiO2층 및 상기 열유지층은 불산에 에칭하여 제거하는 다결정 실리콘 박막트랜지스터의 제조방법.
  17. 도전성 기판을 마련하는 단계;
    상기 도전성 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층의 일영역 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 열유지층을 형성하는 단계;
    상기 열유지층 상부에서 레이저를 조사하는 단계;
    상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계;
    상기 열유지층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 일영역 상에 상기 다결정 실리콘층과 대응되는 위치에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 적어도 하나의 콘택홀을 포함한 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 콘택홀을 통해 상기 다결정 실리콘층과 각각 전 기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 제조방법.
  18. 도전성 기판을 마련하는 단계;
    상기 도전성 기판의 일영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 절연층을 형성하는 단계;
    상기 절연층 상에 상기 게이트 전극과 대응되는 위치에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 열유지층을 형성하는 단계;
    상기 열유지층 상부에서 레이저를 조사하는 단계;
    상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계;
    상기 열유지층을 제거하는 단계;
    상기 다결정 실리콘층 양단부의 일영역 상에 오믹콘택층을 각각 형성하는 단계; 및
    상기 오믹콘택층 상에 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 제조방법.
  19. 도전성 기판을 마련하는 단계;
    상기 도전성 기판의 일영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 절연층을 형성하는 단계;
    상기 절연층 상에 상기 게이트 전극과 대응되는 위치에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 열유지층을 형성하는 단계;
    상기 열유지층 상부에서 레이저를 조사하는 단계;
    상기 레이저에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계;
    상기 열유지층 양단부의 일영역 상에 오믹콘택층을 각각 형성하는 단계; 및
    상기 오믹콘택층 상에 상기 다결정 실리콘층과 각각 전기적으로 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 다결정 실리콘 박막트랜지스터의 제조방법.
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