JPH11281997A - 回路基板、その製造方法および液晶表示装置 - Google Patents
回路基板、その製造方法および液晶表示装置Info
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- JPH11281997A JPH11281997A JP7983998A JP7983998A JPH11281997A JP H11281997 A JPH11281997 A JP H11281997A JP 7983998 A JP7983998 A JP 7983998A JP 7983998 A JP7983998 A JP 7983998A JP H11281997 A JPH11281997 A JP H11281997A
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Abstract
(57)【要約】
【課題】 特性の異なる薄膜トランジスタを有する液晶
表示装置を提供する。 【解決手段】 多結晶シリコン膜32の画素用の薄膜トラ
ンジスタ６の対応する部分に多結晶シリコンの平均粒径
が０．２μｍと小さく移動度が小さい膜厚のチャネル領
域33、ソース領域34およびドレイン領域35を形成する。
駆動回路用の薄膜トランジスタ12の対応する部分に多結
晶シリコンの平均粒径が０．５μｍと大きく移動度が大
きいやや膜薄でチャネル領域33とは不純物濃度が異なる
チャネル領域36、ソース領域37およびドレイン領域38を
形成する。膜厚が厚い領域では低移動度になり、膜厚が
薄い領域では高移動度で閾値電圧が厚膜の領域より正側
にシフトする。
表示装置を提供する。 【解決手段】 多結晶シリコン膜32の画素用の薄膜トラ
ンジスタ６の対応する部分に多結晶シリコンの平均粒径
が０．２μｍと小さく移動度が小さい膜厚のチャネル領
域33、ソース領域34およびドレイン領域35を形成する。
駆動回路用の薄膜トランジスタ12の対応する部分に多結
晶シリコンの平均粒径が０．５μｍと大きく移動度が大
きいやや膜薄でチャネル領域33とは不純物濃度が異なる
チャネル領域36、ソース領域37およびドレイン領域38を
形成する。膜厚が厚い領域では低移動度になり、膜厚が
薄い領域では高移動度で閾値電圧が厚膜の領域より正側
にシフトする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の薄膜トラン
ジスタが配設された回路基板、その製造方法および液晶
表示装置に関する。
ジスタが配設された回路基板、その製造方法および液晶
表示装置に関する。
【０００２】
【従来の技術】一般に、プラズマ、発光ダイオードおよ
び液晶などの表示デバイスは、表示部の薄形化が可能で
あり、事務機器やコンピュータなどの表示装置あるいは
特殊な表示装置への用途として要求が高まっている。
び液晶などの表示デバイスは、表示部の薄形化が可能で
あり、事務機器やコンピュータなどの表示装置あるいは
特殊な表示装置への用途として要求が高まっている。
【０００３】これらの中で、非晶質であるアモルファス
・シリコン（ａ−Ｓｉ）または結晶相を有する多結晶シ
リコン（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜
トランジスタ（Thin Film Transistor）をスイッチング
素子としてマトリクス状に配設した薄膜トランジスタの
液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示品位が高く、
低消費電力である。
・シリコン（ａ−Ｓｉ）または結晶相を有する多結晶シ
リコン（ポリシリコン：ｐｏｌｙ−Ｓｉ）を用いた薄膜
トランジスタ（Thin Film Transistor）をスイッチング
素子としてマトリクス状に配設した薄膜トランジスタの
液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示品位が高く、
低消費電力である。
【０００４】特に、多結晶シリコンを用いた薄膜トラン
ジスタは、非結晶シリコンを用いた薄膜トランジスタよ
りも移動度が１０から１００倍程度高いため、画素用の
スイッチング素子として用いるのみならず、周辺駆動回
路に多結晶シリコンの薄膜トランジスタを用いて、画素
用の薄膜トランジスタと駆動回路用の薄膜トランジスタ
を同一基板上に同時に形成する駆動回路一体型の薄膜ト
ランジスタの液晶表示装置が開発されている。
ジスタは、非結晶シリコンを用いた薄膜トランジスタよ
りも移動度が１０から１００倍程度高いため、画素用の
スイッチング素子として用いるのみならず、周辺駆動回
路に多結晶シリコンの薄膜トランジスタを用いて、画素
用の薄膜トランジスタと駆動回路用の薄膜トランジスタ
を同一基板上に同時に形成する駆動回路一体型の薄膜ト
ランジスタの液晶表示装置が開発されている。
【０００５】また、多結晶シリコンを薄膜トランジスタ
の液晶表示装置に用いる際の課題として、駆動回路用の
薄膜トランジスタと画素用の薄膜トランジスタでは要求
される性能が異なることが挙げられる。すなわち、画素
用の薄膜トランジスタでは移動度は５〜３０ｃｍ2 ／Ｖ
ｓ程度、駆動回路用の薄膜トランジスタでは６０〜１５
０ｃｍ2 ／Ｖｓ程度が必要である。また、閾値電圧（Ｖ
ｔｈ）についても、駆動回路用はｎチャネルの薄膜トラ
ンジスタでは１．０Ｖ〜３．０Ｖ、ｐチャネルの薄膜ト
ランジスタでは−２．０Ｖ〜−４．０Ｖであり、画素用
はｎチャネルの薄膜トランジスタで２．０Ｖ〜４．０Ｖ
と要求される値が異なるため閾値電圧を独立に制御する
必要がある。
の液晶表示装置に用いる際の課題として、駆動回路用の
薄膜トランジスタと画素用の薄膜トランジスタでは要求
される性能が異なることが挙げられる。すなわち、画素
用の薄膜トランジスタでは移動度は５〜３０ｃｍ2 ／Ｖ
ｓ程度、駆動回路用の薄膜トランジスタでは６０〜１５
０ｃｍ2 ／Ｖｓ程度が必要である。また、閾値電圧（Ｖ
ｔｈ）についても、駆動回路用はｎチャネルの薄膜トラ
ンジスタでは１．０Ｖ〜３．０Ｖ、ｐチャネルの薄膜ト
ランジスタでは−２．０Ｖ〜−４．０Ｖであり、画素用
はｎチャネルの薄膜トランジスタで２．０Ｖ〜４．０Ｖ
と要求される値が異なるため閾値電圧を独立に制御する
必要がある。
【０００６】このような課題に対し従来は、移動度に関
しては、画素用の薄膜トランジスタに非晶質シリコンを
用い、駆動回路用の薄膜トランジスタに多結晶シリコン
を用いたハイブリッド型の薄膜トランジスタが知られて
いる。
しては、画素用の薄膜トランジスタに非晶質シリコンを
用い、駆動回路用の薄膜トランジスタに多結晶シリコン
を用いたハイブリッド型の薄膜トランジスタが知られて
いる。
【０００７】ところが、ハイブリッド型の薄膜トランジ
スタは製造プロセスが複雑なこと、および、非晶質シリ
コンおよび多結晶シリコンを同一基板に作成するために
駆動回路用の薄膜トランジスタと画素用の薄膜トランジ
スタに長い配線が必要である。すなわち、ハイブリッド
型の薄膜トランジスタの製造方法は、駆動回路用の薄膜
トランジスタのみエキシマレーザアニール（ＥＬＡ）な
どでポリ化する方法を用いていたため、多結晶シリコン
と非晶質シリコンの境界は機械的な合わせ精度を考慮す
ると０．５ｍｍ程度しかないために、境界には長い配線
を設けなければならず、多結晶シリコンの薄膜トランジ
スタの液晶表示装置の特徴の狭額縁化に相反する。さら
に、配線が長いため、配線抵抗が増加し事実上の駆動能
力も低下する。
スタは製造プロセスが複雑なこと、および、非晶質シリ
コンおよび多結晶シリコンを同一基板に作成するために
駆動回路用の薄膜トランジスタと画素用の薄膜トランジ
スタに長い配線が必要である。すなわち、ハイブリッド
型の薄膜トランジスタの製造方法は、駆動回路用の薄膜
トランジスタのみエキシマレーザアニール（ＥＬＡ）な
どでポリ化する方法を用いていたため、多結晶シリコン
と非晶質シリコンの境界は機械的な合わせ精度を考慮す
ると０．５ｍｍ程度しかないために、境界には長い配線
を設けなければならず、多結晶シリコンの薄膜トランジ
スタの液晶表示装置の特徴の狭額縁化に相反する。さら
に、配線が長いため、配線抵抗が増加し事実上の駆動能
力も低下する。
【０００８】また、エキシマレーザアニールのフルエン
スを画素部用と駆動回路用とで異ならせて粒径の異なる
ハイブリッドの多結晶シリコンの薄膜トランジスタを形
成し、画素部用の薄膜トランジスタを低移動度とし、駆
動回路用の薄膜トランジスタを高移動度とする場合も同
様な問題を有している。
スを画素部用と駆動回路用とで異ならせて粒径の異なる
ハイブリッドの多結晶シリコンの薄膜トランジスタを形
成し、画素部用の薄膜トランジスタを低移動度とし、駆
動回路用の薄膜トランジスタを高移動度とする場合も同
様な問題を有している。
【０００９】さらに、閾値電圧に関しては、チャネルド
ープにより活性層中に不純物を打ち込み変化させていた
が、ｐチャネルの薄膜トランジスタとｎチャネルの薄膜
トランジスタと、あるいは、画素用の薄膜トランジスタ
と駆動回路用の薄膜トランジスタとでは閾値電圧をそれ
ぞれ独立してコントロールするために、マスクをして不
純物の打ち込みをしなければならないため工程が煩雑に
なる。
ープにより活性層中に不純物を打ち込み変化させていた
が、ｐチャネルの薄膜トランジスタとｎチャネルの薄膜
トランジスタと、あるいは、画素用の薄膜トランジスタ
と駆動回路用の薄膜トランジスタとでは閾値電圧をそれ
ぞれ独立してコントロールするために、マスクをして不
純物の打ち込みをしなければならないため工程が煩雑に
なる。
【００１０】
【発明が解決しようとする課題】上述のように、同一基
板内には、移動度および閾値電圧が異なる薄膜トランジ
スタを容易に形成できない問題を有している。
板内には、移動度および閾値電圧が異なる薄膜トランジ
スタを容易に形成できない問題を有している。
【００１１】本発明は、上記問題点に鑑みなされたもの
で、特性の異なる薄膜トランジスタを有する回路基板、
その製造方法および液晶表示装置を提供することを目的
とする。
で、特性の異なる薄膜トランジスタを有する回路基板、
その製造方法および液晶表示装置を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明は、多結晶シリコ
ンのチャネル領域を有する薄膜トランジスタが複数設け
られた回路基板において、前記薄膜トランジスタのチャ
ネル領域の膜厚が異なるものである。
ンのチャネル領域を有する薄膜トランジスタが複数設け
られた回路基板において、前記薄膜トランジスタのチャ
ネル領域の膜厚が異なるものである。
【００１３】そして、薄膜トランジスタのチャネル領域
の膜厚を異ならせることにより、薄膜トランジスタの移
動度などの特性を異ならせる。
の膜厚を異ならせることにより、薄膜トランジスタの移
動度などの特性を異ならせる。
【００１４】また、チャネル領域の不純物濃度が異なる
もので、薄膜トランジスタの閾値電圧を異ならせる。
もので、薄膜トランジスタの閾値電圧を異ならせる。
【００１５】さらに、チャネル領域は、第１の非晶質シ
リコンにより形成された第１の多結晶シリコンおよび第
２の非晶質シリコンにより形成された第２の多結晶シリ
コンが積層して形成され、第１の多結晶シリコンおよび
第２の多結晶シリコンの少なくとも一方は、ｐ型不純物
およびｎ型不純物のいずれかを含有しているもので、第
１の多結晶シリコンおよび第２の多結晶シリコンのいず
れかに、ｐ型不純物またはｎ型不純物を含有することに
より、所望の特性の薄膜トランジスタを形成する。
リコンにより形成された第１の多結晶シリコンおよび第
２の非晶質シリコンにより形成された第２の多結晶シリ
コンが積層して形成され、第１の多結晶シリコンおよび
第２の多結晶シリコンの少なくとも一方は、ｐ型不純物
およびｎ型不純物のいずれかを含有しているもので、第
１の多結晶シリコンおよび第２の多結晶シリコンのいず
れかに、ｐ型不純物またはｎ型不純物を含有することに
より、所望の特性の薄膜トランジスタを形成する。
【００１６】また、本発明は、多結晶シリコンのチャネ
ル領域を有する薄膜トランジスタが複数設けられた回路
基板の製造方法において、基板上に第１の非晶質シリコ
ンを形成する工程と、前記第１の非晶質シリコンの厚さ
を異ならせる工程と、レーザビームアニールにより第１
の非晶質シリコンを多結晶シリコンにする工程とを具備
するものである。
ル領域を有する薄膜トランジスタが複数設けられた回路
基板の製造方法において、基板上に第１の非晶質シリコ
ンを形成する工程と、前記第１の非晶質シリコンの厚さ
を異ならせる工程と、レーザビームアニールにより第１
の非晶質シリコンを多結晶シリコンにする工程とを具備
するものである。
【００１７】そして、厚さが異なる第１の非晶質シリコ
ンをレーザビームアニールすると、膜厚の薄い部分の多
結晶シリコンの粒径は大きくなって移動度を大きくで
き、膜厚の厚い部分の多結晶シリコンの粒径は小さくな
って移動度を小さくでき、薄膜トランジスタの特性を異
ならせられる。
ンをレーザビームアニールすると、膜厚の薄い部分の多
結晶シリコンの粒径は大きくなって移動度を大きくで
き、膜厚の厚い部分の多結晶シリコンの粒径は小さくな
って移動度を小さくでき、薄膜トランジスタの特性を異
ならせられる。
【００１８】さらに、第１の非晶質シリコンの厚さを異
ならせる工程は、前記第１の非晶質シリコンの一部にレ
ジストを形成する工程と、このレジストをマスクとして
酸化洗浄する工程と、この酸化された第１の非晶質シリ
コンをエッチングする工程とを具備するもので、第１の
非晶質シリコンの一部にレジストを形成し、レジストを
マスクとして酸化洗浄し、レジストが形成されていない
部分の表面を酸化させ、この酸化された第１の非晶質シ
リコンをエッチングすることにより、第１の非晶質シリ
コンの膜厚を異ならせる。
ならせる工程は、前記第１の非晶質シリコンの一部にレ
ジストを形成する工程と、このレジストをマスクとして
酸化洗浄する工程と、この酸化された第１の非晶質シリ
コンをエッチングする工程とを具備するもので、第１の
非晶質シリコンの一部にレジストを形成し、レジストを
マスクとして酸化洗浄し、レジストが形成されていない
部分の表面を酸化させ、この酸化された第１の非晶質シ
リコンをエッチングすることにより、第１の非晶質シリ
コンの膜厚を異ならせる。
【００１９】また、第１の非晶質シリコンの厚さを異な
らせた後に第２の非晶質シリコンを成膜する工程を具備
するもので、第２の非晶質シリコンの形成によりチャネ
ルの膜厚を設定する。
らせた後に第２の非晶質シリコンを成膜する工程を具備
するもので、第２の非晶質シリコンの形成によりチャネ
ルの膜厚を設定する。
【００２０】さらに、第１の非晶質シリコンにより形成
された第１の多結晶シリコンおよび第２の非晶質シリコ
ンにより形成された第２の多結晶シリコンの少なくとも
一方は、ｐ型不純物およびｎ型不純物のいずれかを含有
しているもので、第１の多結晶シリコンおよび第２の多
結晶シリコンのいずれかに、ｐ型不純物またはｎ型不純
物を含有することにより、所望の特性の薄膜トランジス
タを形成する。
された第１の多結晶シリコンおよび第２の非晶質シリコ
ンにより形成された第２の多結晶シリコンの少なくとも
一方は、ｐ型不純物およびｎ型不純物のいずれかを含有
しているもので、第１の多結晶シリコンおよび第２の多
結晶シリコンのいずれかに、ｐ型不純物またはｎ型不純
物を含有することにより、所望の特性の薄膜トランジス
タを形成する。
【００２１】またさらに、請求項１ないし３いずれか記
載の回路基板をアレイ基板とし、このアレイ基板に対向
して配設された対向基板と、前記アレイ基板および対向
基板間に配設された液晶とを具備したものである。
載の回路基板をアレイ基板とし、このアレイ基板に対向
して配設された対向基板と、前記アレイ基板および対向
基板間に配設された液晶とを具備したものである。
【００２２】
【発明の実施の形態】以下、本発明の一実施の形態の液
晶表示装置を図面を参照して説明する。
晶表示装置を図面を参照して説明する。
【００２３】図２に示すように、液晶表示装置１は、マ
トリクスアレイ基板２に対向基板３を対向させ、これら
マトリクスアレイ基板２および対向基板３間に液晶４を
挟持させている。また、マトリクスアレイ基板２は第１
の透明絶縁基板５上にマトリクス状に薄膜トランジスタ
６が配設され、この薄膜トランジスタ６に対応して同様
にマトリクス状に画素電極７が形成され、対向基板３は
第２の透明絶縁基板８上に対向電極９が形成されてい
る。
トリクスアレイ基板２に対向基板３を対向させ、これら
マトリクスアレイ基板２および対向基板３間に液晶４を
挟持させている。また、マトリクスアレイ基板２は第１
の透明絶縁基板５上にマトリクス状に薄膜トランジスタ
６が配設され、この薄膜トランジスタ６に対応して同様
にマトリクス状に画素電極７が形成され、対向基板３は
第２の透明絶縁基板８上に対向電極９が形成されてい
る。
【００２４】また、この液晶表示装置１は、図３に示す
ように、コプラナ型のＣＭＯＳ（Complementaly MOS ）
駆動回路用の薄膜トランジスタ11が複数設けられ、この
駆動回路用の薄膜トランジスタ11は、ｎチャネルの薄膜
トランジスタ12およびｐチャネルの薄膜トランジスタ13
が一対設けられ、ｎチャネルの薄膜トランジスタ12は、
ゲート電極14、ドレイン電極15およびソース電極16を有
しており、ｐチャネルの薄膜トランジスタ13は、ｎチャ
ネルの薄膜トランジスタ12のゲート電極14に接続された
ゲート電極17、ｎチャネルの薄膜トランジスタ12のソー
ス電極16に接続されたドレイン電極18およびソース電極
19を有している。
ように、コプラナ型のＣＭＯＳ（Complementaly MOS ）
駆動回路用の薄膜トランジスタ11が複数設けられ、この
駆動回路用の薄膜トランジスタ11は、ｎチャネルの薄膜
トランジスタ12およびｐチャネルの薄膜トランジスタ13
が一対設けられ、ｎチャネルの薄膜トランジスタ12は、
ゲート電極14、ドレイン電極15およびソース電極16を有
しており、ｐチャネルの薄膜トランジスタ13は、ｎチャ
ネルの薄膜トランジスタ12のゲート電極14に接続された
ゲート電極17、ｎチャネルの薄膜トランジスタ12のソー
ス電極16に接続されたドレイン電極18およびソース電極
19を有している。
【００２５】そして、ｎチャネルの薄膜トランジスタ12
のソース電極16およびｐチャネルの薄膜トランジスタ13
のドレイン電極18の接続点は、それぞれ平行に形成され
たゲート線21に接続され、これらゲート線21に直交して
複数の信号線22が設けられている。
のソース電極16およびｐチャネルの薄膜トランジスタ13
のドレイン電極18の接続点は、それぞれ平行に形成され
たゲート線21に接続され、これらゲート線21に直交して
複数の信号線22が設けられている。
【００２６】また、ゲート線21および信号線22の交点で
は、ゲート線21に画素用の薄膜トランジスタ６のゲート
電極23が接続され、信号線22にソース電極24が接続さ
れ、ドレイン電極25は画素電極７に接続され、この画素
電極７は液晶４を介して対向電極９に接続され、液晶に
は並列に補助電極26が接続されている。
は、ゲート線21に画素用の薄膜トランジスタ６のゲート
電極23が接続され、信号線22にソース電極24が接続さ
れ、ドレイン電極25は画素電極７に接続され、この画素
電極７は液晶４を介して対向電極９に接続され、液晶に
は並列に補助電極26が接続されている。
【００２７】次に、画素用の薄膜トランジスタ６および
駆動回路用の薄膜トランジスタ11のｎチャネルの薄膜ト
ランジスタ12の構造について図１を参照して説明する。
駆動回路用の薄膜トランジスタ11のｎチャネルの薄膜ト
ランジスタ12の構造について図１を参照して説明する。
【００２８】マトリクスアレイ基板２の第１の透明絶縁
基板５上に、バッファ層31が形成され、このバッファ層
31上に、画素用の薄膜トランジスタ６および駆動回路用
の薄膜トランジスタ11のｎチャネルの薄膜トランジスタ
12が形成されている。
基板５上に、バッファ層31が形成され、このバッファ層
31上に、画素用の薄膜トランジスタ６および駆動回路用
の薄膜トランジスタ11のｎチャネルの薄膜トランジスタ
12が形成されている。
【００２９】そして、このバッファ層31上に多結晶シリ
コン膜32が形成され、この多結晶シリコン膜32の画素用
の薄膜トランジスタ６の対応する部分に図４に示すよう
に多結晶シリコンの平均粒径が０．２μｍと小さく移動
度が小さい膜厚のチャネル領域33、ソース領域34および
ドレイン領域35が形成されているとともに、駆動回路用
のｎチャネルの薄膜トランジスタ12の対応する部分に図
５に示すように多結晶シリコンの平均粒径が０．５μｍ
と大きく移動度が大きいやや膜薄でチャネル領域33とは
不純物濃度が異なるチャネル領域36、ソース領域37およ
びドレイン領域38が形成されている。
コン膜32が形成され、この多結晶シリコン膜32の画素用
の薄膜トランジスタ６の対応する部分に図４に示すよう
に多結晶シリコンの平均粒径が０．２μｍと小さく移動
度が小さい膜厚のチャネル領域33、ソース領域34および
ドレイン領域35が形成されているとともに、駆動回路用
のｎチャネルの薄膜トランジスタ12の対応する部分に図
５に示すように多結晶シリコンの平均粒径が０．５μｍ
と大きく移動度が大きいやや膜薄でチャネル領域33とは
不純物濃度が異なるチャネル領域36、ソース領域37およ
びドレイン領域38が形成されている。
【００３０】また、これら多結晶シリコン膜32上にはゲ
ート絶縁膜41が形成され、このゲート絶縁膜41上の画素
用の薄膜トランジスタ６のチャネル領域33の上方にはゲ
ート電極23が形成され、駆動回路用のｎチャネルの薄膜
トランジスタ12のチャネル領域36の上方にはゲート電極
14が形成されている。
ート絶縁膜41が形成され、このゲート絶縁膜41上の画素
用の薄膜トランジスタ６のチャネル領域33の上方にはゲ
ート電極23が形成され、駆動回路用のｎチャネルの薄膜
トランジスタ12のチャネル領域36の上方にはゲート電極
14が形成されている。
【００３１】さらに、これらゲート電極23およびゲート
電極14を含むゲート絶縁膜41上には層間絶縁膜42が形成
され、層間絶縁膜42およびゲート絶縁膜41にはコンタク
トホール43，44，45，46が形成されている。そして、コ
ンタクトホール43にはソース領域34に電気的に接続され
るソース電極24が形成され、コンタクトホール44にはド
レイン領域35に電気的に接続されるドレイン電極25が形
成され、コンタクトホール45にはソース領域37に電気的
に接続されるソース電極16が形成され、コンタクトホー
ル46にはドレイン領域38に電気的に接続されるドレイン
電極15が形成されている。
電極14を含むゲート絶縁膜41上には層間絶縁膜42が形成
され、層間絶縁膜42およびゲート絶縁膜41にはコンタク
トホール43，44，45，46が形成されている。そして、コ
ンタクトホール43にはソース領域34に電気的に接続され
るソース電極24が形成され、コンタクトホール44にはド
レイン領域35に電気的に接続されるドレイン電極25が形
成され、コンタクトホール45にはソース領域37に電気的
に接続されるソース電極16が形成され、コンタクトホー
ル46にはドレイン領域38に電気的に接続されるドレイン
電極15が形成されている。
【００３２】また、これら画素用の薄膜トランジスタ６
および駆動回路用の薄膜トランジスタ11のｎチャネルの
薄膜トランジスタ12の表面には保護膜47が形成されてい
る。
および駆動回路用の薄膜トランジスタ11のｎチャネルの
薄膜トランジスタ12の表面には保護膜47が形成されてい
る。
【００３３】次に、これら画素用の薄膜トランジスタ６
および駆動回路用の薄膜トランジスタ11のｎチャネルの
薄膜トランジスタ12の製造方法について説明する。
および駆動回路用の薄膜トランジスタ11のｎチャネルの
薄膜トランジスタ12の製造方法について説明する。
【００３４】まず、図６に示すように、第１の透明絶縁
基板５上にバッファ層31およびたとえばノンドープの第
１の非晶質シリコン（ａ−Ｓｉ）51を２５ｎｍの膜厚で
積層形成する。
基板５上にバッファ層31およびたとえばノンドープの第
１の非晶質シリコン（ａ−Ｓｉ）51を２５ｎｍの膜厚で
積層形成する。
【００３５】次に、図７に示すように、フォトリソグラ
フィによりたとえばレジスト52をパターニングする。
フィによりたとえばレジスト52をパターニングする。
【００３６】そして、図８に示すように、オゾン
（Ｏ3 ）水などの洗浄でレジスト52が被着されていない
領域の非晶質シリコンを酸化しシリコン酸化膜53とす
る。なお、２０ｐｐｍのオゾン水を用いれば酸化されシ
リコン酸化膜53となる膜厚は２ｎｍ〜３ｎｍ程度であ
る。
（Ｏ3 ）水などの洗浄でレジスト52が被着されていない
領域の非晶質シリコンを酸化しシリコン酸化膜53とす
る。なお、２０ｐｐｍのオゾン水を用いれば酸化されシ
リコン酸化膜53となる膜厚は２ｎｍ〜３ｎｍ程度であ
る。
【００３７】さらに、図９に示すように、フッ酸（Ｈ
Ｆ）系などの薬液でシリコン酸化膜53をエッチングす
る。
Ｆ）系などの薬液でシリコン酸化膜53をエッチングす
る。
【００３８】再度、図１０に示すように、レジスト52が
被着していない領域をオゾン水を用いて酸化させ、シリ
コン酸化膜54を形成する。
被着していない領域をオゾン水を用いて酸化させ、シリ
コン酸化膜54を形成する。
【００３９】また、図１１に示すように、フッ酸系など
の薬液でシリコン酸化膜54をエッチングする。
の薬液でシリコン酸化膜54をエッチングする。
【００４０】さらに、図１２に示すように、レジスト52
をエッチングして剥離し、第１の非晶質シリコン51の膜
厚が２５ｎｍの領域と２０ｎｍの領域と異なる膜厚の領
域を形成できる。なお、この第１の非晶質シリコン51の
エッチングは、ケミカルドライエッチング（ＣＤＥ）な
どでは、制御性がなく極薄膜のエッチング、特に途中中
断のエッチングは困難である。
をエッチングして剥離し、第１の非晶質シリコン51の膜
厚が２５ｎｍの領域と２０ｎｍの領域と異なる膜厚の領
域を形成できる。なお、この第１の非晶質シリコン51の
エッチングは、ケミカルドライエッチング（ＣＤＥ）な
どでは、制御性がなく極薄膜のエッチング、特に途中中
断のエッチングは困難である。
【００４１】次に、図１３に示すように、たとえばボロ
ン（Ｂ）などの不純物を２Ｅ１７ｃｍ-3ドープした第２
の非晶質シリコン55を２５ｎｍの膜厚で積層成膜し、脱
水素アニール処理を施した後、エキシマレーザアニール
（ＥＬＡ）し、非晶質シリコンを多結晶シリコン化する
とともに不純物を膜厚方向に拡散させる。
ン（Ｂ）などの不純物を２Ｅ１７ｃｍ-3ドープした第２
の非晶質シリコン55を２５ｎｍの膜厚で積層成膜し、脱
水素アニール処理を施した後、エキシマレーザアニール
（ＥＬＡ）し、非晶質シリコンを多結晶シリコン化する
とともに不純物を膜厚方向に拡散させる。
【００４２】そして、図１４に示すように、多結晶シリ
コン膜56を形成する。なお、膜厚が厚い領域は平均粒径
０．２μｍと小さく、ボロン濃度は１．０Ｅ１７ｃｍ-3
と薄くなり、膜厚が薄い領域は平均粒径０．５μｍと大
きく、ボロン濃度は１．１Ｅ１７ｃｍ-3と濃くなる。こ
れにより、膜厚が厚い領域では低移動度になり、膜厚が
薄い領域では高移動度で閾値電圧が厚膜の領域より正側
にシフトする。
コン膜56を形成する。なお、膜厚が厚い領域は平均粒径
０．２μｍと小さく、ボロン濃度は１．０Ｅ１７ｃｍ-3
と薄くなり、膜厚が薄い領域は平均粒径０．５μｍと大
きく、ボロン濃度は１．１Ｅ１７ｃｍ-3と濃くなる。こ
れにより、膜厚が厚い領域では低移動度になり、膜厚が
薄い領域では高移動度で閾値電圧が厚膜の領域より正側
にシフトする。
【００４３】したがって、液晶表示装置に用いれば大型
で高精細化できる。
で高精細化できる。
【００４４】次に、他の製造方法について説明する。
【００４５】基本的には、図６ないし図１４に示す製造
方法と同様であるが、図６に示す第１の非晶質シリコン
51をノンドープとせず、たとえば、３Ｅ１７ｃｍ-3のボ
ロンをドープしたものを用い、図１３に示す第２の非晶
質シリコン55に不純物をドープしないものを用いてい
る。そして、脱水素アニール処理を施した後、エキシマ
レーザアニールして多結晶シリコン化するとともに第１
の非晶質シリコン51の不純物を膜厚方向に拡散させる。
方法と同様であるが、図６に示す第１の非晶質シリコン
51をノンドープとせず、たとえば、３Ｅ１７ｃｍ-3のボ
ロンをドープしたものを用い、図１３に示す第２の非晶
質シリコン55に不純物をドープしないものを用いてい
る。そして、脱水素アニール処理を施した後、エキシマ
レーザアニールして多結晶シリコン化するとともに第１
の非晶質シリコン51の不純物を膜厚方向に拡散させる。
【００４６】なお、膜厚が厚い領域は平均粒径０．２μ
ｍと小さく、ボロン濃度は１．５Ｅ１７ｃｍ-3と濃くな
り、膜厚が薄い領域は平均粒径０．５μｍと大きく、ボ
ロン濃度は１．３Ｅ１７ｃｍ-3と薄くなる。これによ
り、膜厚が厚い領域では低移動度になり、膜厚が薄い領
域では高移動度で閾値電圧が厚膜の領域より負側にシフ
トする。
ｍと小さく、ボロン濃度は１．５Ｅ１７ｃｍ-3と濃くな
り、膜厚が薄い領域は平均粒径０．５μｍと大きく、ボ
ロン濃度は１．３Ｅ１７ｃｍ-3と薄くなる。これによ
り、膜厚が厚い領域では低移動度になり、膜厚が薄い領
域では高移動度で閾値電圧が厚膜の領域より負側にシフ
トする。
【００４７】そして、閾値電圧と不純物であるボロンの
関係は、図１５および図１６に示すように、チャネル領
域33，36のボロン濃度が高くなるとｎチャネルでは閾値
電圧が正側に、ｐチャネルでは負側にシフトするので、
所望の閾値電圧を得るためのボロンの濃度にすればよ
い。また、不純物としてもボロンに限らず、他のｐ型不
純物およびｎ型不純物を用いることができる。
関係は、図１５および図１６に示すように、チャネル領
域33，36のボロン濃度が高くなるとｎチャネルでは閾値
電圧が正側に、ｐチャネルでは負側にシフトするので、
所望の閾値電圧を得るためのボロンの濃度にすればよ
い。また、不純物としてもボロンに限らず、他のｐ型不
純物およびｎ型不純物を用いることができる。
【００４８】また、第１の非晶質シリコン51と第２の非
晶質シリコン55の少なくともいずれかに不純物がドープ
されていればよく、膜厚を考慮してノンドープ膜の膜厚
を厚くすることで、制御が困難といわれている低濃度の
ボロンのドーズが実現でき、第１の非晶質シリコン51と
第２の非晶質シリコン55を不純物濃度が異なるドープ膜
としてもよい。
晶質シリコン55の少なくともいずれかに不純物がドープ
されていればよく、膜厚を考慮してノンドープ膜の膜厚
を厚くすることで、制御が困難といわれている低濃度の
ボロンのドーズが実現でき、第１の非晶質シリコン51と
第２の非晶質シリコン55を不純物濃度が異なるドープ膜
としてもよい。
【００４９】さらに、画素用薄膜トランジスタ６のチャ
ネル領域33を回路駆動用の薄膜トランジスタ12，13のチ
ャネル領域36より厚くして形成したが、膜厚の関係を逆
にしてもよく、それぞれｎチャネルあるいはｐチャネル
のいずれで形成してもよく、コプラナ型以外の形態にし
てもよい。
ネル領域33を回路駆動用の薄膜トランジスタ12，13のチ
ャネル領域36より厚くして形成したが、膜厚の関係を逆
にしてもよく、それぞれｎチャネルあるいはｐチャネル
のいずれで形成してもよく、コプラナ型以外の形態にし
てもよい。
【００５０】
【発明の効果】本発明によれば、薄膜トランジスタのチ
ャネル領域の膜厚を異ならせることにより、薄膜トラン
ジスタの移動度などの特性を異ならせることができる。
ャネル領域の膜厚を異ならせることにより、薄膜トラン
ジスタの移動度などの特性を異ならせることができる。
【００５１】また、簡単に１つの基板にチャネル領域の
膜厚の薄膜トランジスタを形成できる。
膜厚の薄膜トランジスタを形成できる。
【図１】本発明の薄膜トランジスタの一実施の形態を示
す断面図である。
す断面図である。
【図２】同上液晶表示装置を示す断面図である。
【図３】同上液晶表示装置を等価的に示す等価回路図で
ある。
ある。
【図４】同上薄膜トランジスタの膜厚の厚い部分のチャ
ネル領域の多結晶シリコンの粒径を示す模式図である。
ネル領域の多結晶シリコンの粒径を示す模式図である。
【図５】同上薄膜トランジスタの膜厚の薄い部分のチャ
ネル領域の多結晶シリコンの粒径を示す模式図である。
ネル領域の多結晶シリコンの粒径を示す模式図である。
【図６】同上液晶表示装置の一製造工程を示す断面図で
ある。
ある。
【図７】同上液晶表示装置の図６の次の製造工程を示す
断面図である。
断面図である。
【図８】同上液晶表示装置の図７の次の製造工程を示す
断面図である。
断面図である。
【図９】同上液晶表示装置の図８の次の製造工程を示す
断面図である。
断面図である。
【図１０】同上液晶表示装置の図９の次の製造工程を示
す断面図である。
す断面図である。
【図１１】同上液晶表示装置の図１０の次の製造工程を
示す断面図である。
示す断面図である。
【図１２】同上液晶表示装置の図１１の次の製造工程を
示す断面図である。
示す断面図である。
【図１３】同上液晶表示装置の図１２の次の製造工程を
示す断面図である。
示す断面図である。
【図１４】同上液晶表示装置の図１３の次の製造工程を
示す断面図である。
示す断面図である。
【図１５】同上ｐチャネル薄膜トランジスタの閾値電圧
とボロン濃度との関係を示すグラフである。
とボロン濃度との関係を示すグラフである。
【図１６】同上ｎチャネル薄膜トランジスタの閾値電圧
とボロン濃度との関係を示すグラフである。
とボロン濃度との関係を示すグラフである。
１ 液晶表示装置 ２ アレイ基板 ３ 対向基板 ４ 液晶 ６，11，12，13 薄膜トランジスタ 33，36 チャネル領域 51 第１の非晶質シリコン 52 レジスト 55 第２の非晶質シリコン
Claims (8)
- 【請求項１】 多結晶シリコンのチャネル領域を有する
薄膜トランジスタが複数設けられた回路基板において、 前記薄膜トランジスタのチャネル領域の膜厚が異なるこ
とを特徴とする回路基板。 - 【請求項２】 チャネル領域の不純物濃度が異なること
を特徴とする請求項１記載の回路基板。 - 【請求項３】 チャネル領域は、第１の非晶質シリコン
により形成された第１の多結晶シリコンおよび第２の非
晶質シリコンにより形成された第２の多結晶シリコンが
積層して形成され、 第１の多結晶シリコンおよび第２の多結晶シリコンの少
なくとも一方は、ｐ型不純物およびｎ型不純物のいずれ
かを含有していることを特徴とする回路基板。 - 【請求項４】 多結晶シリコンのチャネル領域を有する
薄膜トランジスタが複数設けられた回路基板の製造方法
において、 基板上に第１の非晶質シリコンを形成する工程と、 前記第１の非晶質シリコンの厚さを異ならせる工程と、 レーザビームアニールにより第１の非晶質シリコンを多
結晶シリコンにする工程とを具備することを特徴とする
回路基板の製造方法。 - 【請求項５】 第１の非晶質シリコンの厚さを異ならせ
る工程は、 前記第１の非晶質シリコンの一部にレジストを形成する
工程と、 このレジストをマスクとして酸化洗浄する工程と、 この酸化された第１の非晶質シリコンをエッチングする
工程とを具備することを特徴とする請求項４記載の回路
基板の製造方法。 - 【請求項６】 第１の非晶質シリコンの厚さを異ならせ
た後に第２の非晶質シリコンを成膜する工程を具備する
ことを特徴とする請求項４または５記載の回路基板の製
造方法。 - 【請求項７】 第１の非晶質シリコンにより形成された
第１の多結晶シリコンおよび第２の非晶質シリコンによ
り形成された第２の多結晶シリコンの少なくとも一方
は、ｐ型不純物およびｎ型不純物のいずれかを含有して
いることを特徴とする回路基板の製造方法。 - 【請求項８】 請求項１ないし３いずれか記載の回路基
板をアレイ基板とし、 このアレイ基板に対向して配設された対向基板と、 前記アレイ基板および対向基板間に配設された液晶とを
具備したことを特徴とした液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7983998A JPH11281997A (ja) | 1998-03-26 | 1998-03-26 | 回路基板、その製造方法および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7983998A JPH11281997A (ja) | 1998-03-26 | 1998-03-26 | 回路基板、その製造方法および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11281997A true JPH11281997A (ja) | 1999-10-15 |
Family
ID=13701384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7983998A Pending JPH11281997A (ja) | 1998-03-26 | 1998-03-26 | 回路基板、その製造方法および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11281997A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7164152B2 (en) * | 2003-09-16 | 2007-01-16 | The Trustees Of Columbia University In The City Of New York | Laser-irradiated thin films having variable thickness |
| US7227187B2 (en) | 2004-10-18 | 2007-06-05 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7385223B2 (en) * | 2003-04-24 | 2008-06-10 | Samsung Sdi Co., Ltd. | Flat panel display with thin film transistor |
| KR100837986B1 (ko) | 2006-05-29 | 2008-06-13 | 우 옵트로닉스 코포레이션 | 픽셀 구조체 및 그 제조 방법 |
| US7906414B2 (en) | 2002-08-19 | 2011-03-15 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| JP2013175741A (ja) * | 2006-06-29 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8859436B2 (en) | 1996-05-28 | 2014-10-14 | The Trustees Of Columbia University In The City Of New York | Uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors formed using sequential lateral solidification and devices formed thereon |
| US8871022B2 (en) | 2007-11-21 | 2014-10-28 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparation of epitaxially textured thick films |
| US8889569B2 (en) | 2009-11-24 | 2014-11-18 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral soldification |
| US9012309B2 (en) | 2007-09-21 | 2015-04-21 | The Trustees Of Columbia University In The City Of New York | Collections of laterally crystallized semiconductor islands for use in thin film transistors |
| US9087696B2 (en) | 2009-11-03 | 2015-07-21 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse partial melt film processing |
| US9466402B2 (en) | 2003-09-16 | 2016-10-11 | The Trustees Of Columbia University In The City Of New York | Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
-
1998
- 1998-03-26 JP JP7983998A patent/JPH11281997A/ja active Pending
Cited By (18)
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|---|---|---|---|---|
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| US7709850B2 (en) | 2006-05-29 | 2010-05-04 | Au Optronics Corporation | Pixel structure and fabrication method thereof |
| KR100837986B1 (ko) | 2006-05-29 | 2008-06-13 | 우 옵트로닉스 코포레이션 | 픽셀 구조체 및 그 제조 방법 |
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