JP3072637B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JP3072637B2 JP3072637B2 JP34301391A JP34301391A JP3072637B2 JP 3072637 B2 JP3072637 B2 JP 3072637B2 JP 34301391 A JP34301391 A JP 34301391A JP 34301391 A JP34301391 A JP 34301391A JP 3072637 B2 JP3072637 B2 JP 3072637B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- gate electrode
- active matrix
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
板に関し、例えばアクティブマトリクス型液晶表示装置
に用いられる。
して、基板上に周辺回路部を内蔵したものが知られてい
る。ここで、周辺回路部にはアクティブマトリクス基板
の走査線(ゲート線)に駆動信号を供給する駆動(ドラ
イバ)回路と、データ線(ソース線)に表示信号を供給
する表示データ出力回路とが含まれる。
る薄膜トランジスタには、オフ電流の小さいことが要求
されるため、オフセット構造(ゲート電極とリース、ド
レイン領域が非整合である構造)あるいはLDD構造の
薄膜トランジスタをアクティブマトリクス型液晶表示装
置に用いることが検討されている。
造あるいはLDD構造の薄膜トランジスタを画素部だけ
でなく周辺回路部にも用いると、オフ電流は低下するも
ののオン電流も低下してしまうため、内蔵のドライバ回
路の性能を十分にすることができない。そこで本発明
は、画素部と周辺回路部のそれぞれにおいて、薄膜トラ
ンジスタに要求される仕様を十分に満足させることので
きるアクティブマトリクス基板を提供することを目的と
する。
マトリクス基板は、基板上に、スイッチとしての薄膜ト
ランジスタを含む画素部と、薄膜トランジスタを含んで
構成された周辺回路部とが形成された基板において、画
素部の薄膜トランジスタはLDD構造とされ、周辺回路
部の薄膜トランジスタはソースおよびドレイン領域の端
部とゲート電極の端部とが整合または重なり合う構造と
されていることを特徴とする。
ジスタの有するゲート電極が同一材料で構成され、画素
部の薄膜トランジスタのゲート電極のみが酸化されてい
てもよい。
スタはLDD構造とされるので、オフ電流の低減が可能
であり、これに対して、周辺回路部の薄膜トランジスタ
は通常の構造(ゲート電極とソース、ドレイン領域が整
合または重なり合う構造)とされるので、オン電流の低
下を防止できる。
する。
基板の平面図である。図示の通り、ガラスあるいはセラ
ミックスなどの基板1上には、画素部2と周辺回路部3
1,32が形成されている。画素部2には複数本の走査
線4が平行に配設され、スイッチ用の薄膜トランジスタ
のゲート電極(図示せず)に接続されると共に、ドライ
バとしての周辺回路部31の出力に接続されている。ま
た、走査線4の他端は共通接続され、陽極酸化電圧Vが
印加される構造になっている。なお、表示データ出力回
路としての周辺回路部32の入力には、走査線4と直交
するデータ線(図示せず)が接続されている。
32の薄膜トランジスタは図2(a)のように構成され
る。すなわち、基板1上にポリシリコンなどの半導体薄
膜6が形成され、その上面にSiO2 などのゲート絶縁
膜7が形成され、チャネル領域6Cのゲート絶縁膜7上
にはタンタル、アルミニウム、ニオブ、ポリシリコンな
どのゲート電極8が形成されている。
おけるn+ 型のソース領域6Sとドレイン領域6Dの端
部が、絶縁膜7をはさんでゲート電極8と位置的に整合
していることである。なお、端部で重なり合う構造とな
っていてもよい。このため、周辺回路部31,32にお
ける薄膜トランジスタは、オフ電流はそれほど小さくな
いものの、オン電流が大きくされている。
膜トランジスタは図2(b),(c)のようになってい
る。すなわち、n+ 型のソース領域6Sおよびドレイン
領域6Dの端部がゲート電極8から離れたオフセット構
造となり、あるいはソース領域6Sおよびドレイン領域
6Dとi型のチャネル領域6Cとの間に低ドープのn-
型ライトリドープド領域6Lが介在されてLDD構造と
なっている。このため、オン電流はそれほど大きくない
ものの、オフ電流は低く抑えられている。
D構造の薄膜トランジスタは、例えば図3〜図5のよう
にして形成される。図3(a)のように、タンタルなど
のゲート電極8をマスクとしてイオン注入し、i型の半
導体薄膜6にn+ 型のソース領域6Sおよびドレイン領
域6Dを自己整合的に形成する。次に、ゲート電極8を
陽極酸化すると、酸化タンタル(Ta2 O5 )の絶縁膜
81が形成され、ゲート電極8が細らされてオフセット
構造が実現される(図3(b)図示)。
電極8を形成した後、同図(b)のように陽極酸化で酸
化タンタル(Ta2 O5 )の絶縁膜81を形成し、イオ
ン注入しても、同様にオフセット構造が得られる。
電極8をマスクとして低濃度のイオン注入を行ない、ソ
ース領域6Sとドレイン領域6Dをn- 型とする。次
に、同図(b)のように、ゲート電極8を陽極酸化し、
酸化タンタル(Ta2 O5 )の絶縁膜81をマスクとし
て高濃度のイオン注入をすると、n+ 型のソース領域6
Sおよびドレイン領域6Dとi型のソース領域6Sの間
に、n- 型のライトリドープド領域6Lが介在されたL
DD構造が実現される。
ト構造およびLDD構造の形成を示したが、他の手法を
用いてもよい。例えば、画素部2の薄膜トランジスタに
ついてのみ、ゲート電極8の側壁にSiO2 を残してイ
オン注入し、あるいはゲートマスクを有するゲート電極
をサイドエッチングでアンダーカットしてからイオン注
入し、オフセット構造やLDD構造としてもよい。但
し、陽極酸化の膜厚は印加電圧で自由にコントロールで
きるので、制御性に優れている。
クス基板では、画素部の薄膜トランジスタはLDD構造
とされるので、オフ電流の低減が可能であり、これに対
して、周辺回路部の薄膜トランジスタは通常の構造(ゲ
ート電極とソース、ドレイン領域が整合または重なり合
う構造)とされるので、オン電流の低下を防止できる。
このため、画素部の薄膜トランジスタに要求される仕様
と、周辺回路部の薄膜トランジスタに要求される仕様を
同時に満足させることができる。
図である。
る。
例を示す図である。
の例を示す図である。
示す図である。
半導体薄膜、6C…チャネル領域、6S…ソース領域、
6D…ドレイン領域、7…絶縁膜、8…ゲート電極、8
1…酸化タンタル(Ta2 O5 )の絶縁膜
Claims (2)
- 【請求項1】 基板上に、スイッチとしての薄膜トラン
ジスタを含む画素部と、薄膜トランジスタを含んで構成
された周辺回路部とが形成されたアクティブマトリクス
基板において、 前記画素部の薄膜トランジスタはLDD構造とされ、前
記周辺回路部の薄膜トランジスタはソースおよびドレイ
ン領域の端部とゲート電極の端部とが整合または重なり
合う構造とされていることを特徴とするアクティブマト
リクス基板。 - 【請求項2】 前記周辺回路部と前記画素部の薄膜トラ
ンジスタの有するゲート電極が同一材料で構成され、前
記画素部の薄膜トランジスタのゲート電極のみが酸化さ
れている請求項1記載のアクティブマトリクス基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34301391A JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34301391A JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35306399A Division JP3312617B2 (ja) | 1991-12-25 | 1999-12-13 | アクティブマトリクス基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05173179A JPH05173179A (ja) | 1993-07-13 |
JP3072637B2 true JP3072637B2 (ja) | 2000-07-31 |
Family
ID=18358266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34301391A Expired - Lifetime JP3072637B2 (ja) | 1991-12-25 | 1991-12-25 | アクティブマトリクス基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3072637B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW232751B (en) * | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
KR100309935B1 (ko) * | 1993-02-10 | 2002-06-20 | 구사마 사부로 | 액티브매트릭스기판,박막트랜지스터및이들의제조방법 |
US6808965B1 (en) | 1993-07-26 | 2004-10-26 | Seiko Epson Corporation | Methodology for fabricating a thin film transistor, including an LDD region, from amorphous semiconductor film deposited at 530° C. or less using low pressure chemical vapor deposition |
JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
JPH07131030A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
WO1998013811A1 (en) | 1996-09-26 | 1998-04-02 | Seiko Epson Corporation | Display device |
-
1991
- 1991-12-25 JP JP34301391A patent/JP3072637B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05173179A (ja) | 1993-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2666103B2 (ja) | 薄膜半導体装置 | |
US5508531A (en) | Thin film transistor (TFT) and method of manufacturing thereof | |
JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
EP0460605A1 (en) | Thin film transistor and method of manufacturing it | |
US5789283A (en) | LDD polysilicon thin film transistor and manufacturing method thereof | |
US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
JP2003332581A (ja) | 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板 | |
JP3066365B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
JPH0688972A (ja) | 液晶表示装置 | |
JP3072637B2 (ja) | アクティブマトリクス基板 | |
JPH07263705A (ja) | 薄膜トランジスタ | |
JP4984369B2 (ja) | 画像表示装置及びその製造方法 | |
JPH11281997A (ja) | 回路基板、その製造方法および液晶表示装置 | |
JP3375681B2 (ja) | 半導体装置の作製方法 | |
JP3008485B2 (ja) | 薄膜トランジスタ | |
JPH04362616A (ja) | アクティブマトリクスパネル | |
JP3312617B2 (ja) | アクティブマトリクス基板の製造方法 | |
JP3252290B2 (ja) | 薄膜バイポーラトランジスタおよびそれを用いた薄膜半導体装置 | |
JPH0864795A (ja) | 薄膜トランジスタ及びイメージセンサ | |
JP3405352B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
JP3391176B2 (ja) | 薄膜トランジスタの製造方法 | |
JP4364697B2 (ja) | 半導体デバイスの製造方法 | |
JP4353762B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
JP3369664B2 (ja) | 液晶表示装置 | |
JP2661320B2 (ja) | 液晶表示装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 12 |