KR100914784B1 - 전계발광소자 및 그 제조방법 - Google Patents
전계발광소자 및 그 제조방법Info
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Abstract
본 발명은, 콘택 영역 및 화소 영역들을 포함하는 제 1 기판, 제 1 기판 상에 위치하며 콘택 영역 및 화소 영역들을 한정하는 스캔 라인, 제 1 전원 라인 및 제 2 전원 라인을 포함하는 신호선들, 신호선들 상에 위치하며 제 1 및 제 2 전원 라인의 일부를 노출시키는 제 1 및 제 2 비어홀을 포함하는 게이트 절연막, 게이트 절연막의 콘택 영역 및 화소 영역들 상에 위치하는 제 1 콘택층 및 반도체층, 제 1 콘택층 상에 위치하는 제 2 콘택층 및 상기 반도체층 상에 위치하는 소오스 전극 및 드레인 전극, 제 1 비어홀을 통하여 상기 제 2 콘택층과 제 1 전원 라인을 연결하는 제 1 연결배선 및 상기 소오스 전극과 드레인 전극 중 어느 하나와 제 2 전원 라인을 연결하는 제 2 연결배선, 제 1 기판과 대향되는 제 2 기판, 제 2 기판 상에 위치하는 제 1 전극, 제 1 전극 상에 위치하며 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부를 포함하는 화소정의막, 화소정의막 상에 위치하는 제 1 및 제 2 스페이서, 개구부 내에 위치하는 발광층, 제 1 스페이서 상에 위치하며 제 1 전극과 제 2 콘택층을 연결하는 제 3 연결배선 및 제 2 스페이서 및 발광층 상에 위치하며 소오스 전극과 드레인 전극 중 다른 하나와 전기적으로 연결되는 제 2 전극을 포함하는 전계발광소자 및 그 제조방법을 제공한다.
Description
본 발명은 전계발광소자 및 그 제조방법에 관한 것이다.
평판표시소자(Flat Panel Display Device) 중에서 유기전계발광소자(Organic Light Emitting Device)는 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치이다. 유기전계발광소자는 LCD에서 사용되는 백라이트가 필요하지 않아 경량박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기전계발광소자는 애노드와 캐소드 사이에 유기발광층을 포함하고 있어 애노드로부터 공급받는 정공과 캐소드로부터 받은 전자가 유기발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
일반적으로 유기전계발광소자는 기판 상에 박막 트랜지스터들을 형성하고, 박막 트랜지스터들 상에 이들과 전기적으로 연결되는 발광다이오드를 형성한 다음, 기판과 봉지 기판을 합착함으로써 제조되었다. 그러나, 이러한 경우 박막 트랜지스터들이 양호하게 형성되더라도 발광다이오드에 불량이 발생하는 경우, 유기전계발광소자는 불량으로 판정된다. 즉, 발광다이오드의 수율이 전체 수율을 결정하게 되므로, 공정 시간 및 제조 비용이 낭비되는 문제점이 있었다. 따라서 이를 해결하기 위하여, 박막 트랜지스터들이 형성된 TFT 어레이 기판인 제 1 기판을 제조한 다음, 발광다이오드들이 형성된 제 2 기판을 제조하여 이를 합착함으로써, 유기전계발광소자를 제조하게 되었다.
도 1은 종래기술에 따른 유기전계발광소자를 도시한 단면도이다.
도 1을 참조하면, 콘택 영역(A) 및 화소 영역(B)을 포함하는 제 1 기판(100) 상에 버퍼층(105)이 위치하며, 버퍼층(105) 상에 스캔 라인(도시 안됨), 제 1 전원 라인(110a), 게이트 전극(110b), 제 2 전원 라인(110c)을 포함하는 신호선들이 위치한다.
신호선들을 포함하는 제 1 기판 상에, 제 1 전원 라인(110a) 및 제 2 전원 라인(110c)의 일부를 노출시키는 제 1 및 제 2 비어홀(135a, 135d)을 포함하는 게이트 절연막(115)이 위치한다.
게이트 절연막(115)의 화소 영역(B) 상에 게이트 전극(110b)와 일정 영역이 대응되도록 반도체층(120)이 위치하며, 반도체층(120)의 일정 영역 상에 드레인 전극 및 소오스 전극(125b,125c)이 위치한다. 한편, 게이트 절연막(115)의 콘택 영역(A) 상에 제 1 비어홀(135a)을 통하여 제 1 전원 라인(110a)과 연결되는 콘택층(125a)이 위치한다. 콘택층(125a)은 드레인 전극 및 소오스 전극(125b,125c)과 동일한 물질로 이루어질 수 있다.
콘택층(125a), 드레인 전극 및 소오스 전극(125b,125c)을 포함하는 기판 상에 층간 절연막(130)이 위치한다. 층간 절연막(130)은 콘택층(125a) 및 제 2 비어홀(135d)을 노출시키도록 형성된다. 또한, 층간 절연막(130) 내에는 드레인 전극 (125b) 및 소오스 전극(125c)의 일부를 노출시키는 제 3 및 제 4 비어홀(135b, 135c)이 위치한다.
그리고, 소오스 전극(125c) 상에, 제 4 비어홀(135c) 및 제 2 비어홀(135d)을 통하여 소오스 전극(125c)과 제 2 전원 라인(110c)을 전기적으로 연결시키는 제 1 연결배선(140)이 위치한다.
제 1 기판(100)과 대향되도록 위치한 제 2 기판(150) 상에는 제 1 전극(155)이 위치한다. 여기서, 제 1 전극(155)은 애노드일 수 있다.
제 1 전극(155) 상에, 제 1 전극(155)의 일부를 노출시키는 제 1 콘택홀(165a)와 개구부(165b)를 포함하는 화소정의막(160)이 위치한다. 제 1 콘택홀(165a)은 콘택 영역(A) 상에 위치하며, 개구부(165b)는 화소 영역(B) 상에 위치한다.
화소정의막(160)의 콘택 영역(A) 및 화소 영역(B) 상에 각각 제 1 및 제 2 스페이서(175a,175b)가 위치한다. 그리고, 제 1 스페이서(175a) 상에 제 1 콘택홀(165a)을 통하여 제 1 전극(155)과 연결되는 제 2 연결배선(180a)이 위치하며, 제 2 스페이서(175b) 및 발광층(170) 상에 제 2 전극(180b)이 위치한다. 여기서, 제 2 전극(180b)은 캐소드일 수 있다.
제 1 기판(100)과 제 2 기판(150)은 실런트(190)에 의해 합착되며, 합착시 제 2 연결배선(180a)과 제 2 전극(180b)은 각각 제 1 기판(100)에 위치한 콘택층(125a) 및 드레인 전극(125b)과 전기적으로 연결된다.
상기와 같은 구조를 갖는 유기전계발광소자는 제 1 기판(100)과 제 2 기판(150)을 각각 제조하여 이들을 합착하여 형성하기 때문에, 돌출된 스페이서들(175a, 175b)을 이용하여 제 1 기판(100)에 위치한 박막 트랜지스터들과 제 2 기판(150)에 위치한 전극들을 연결시키는 구조를 가진다.
그러나, 제 1 기판(100)의 콘택 영역(A)과 화소 영역(B) 간에 단차가 있기 때문에, 도면부호 C에 도시한 바와 같이, 제 1 기판(100)의 콘택층(125a)와 제 2 기판(150)의 제 2 연결배선(180a)의 접촉이 불량할 수 있다. 이는 유기전계발광소자의 디스플레이 구현시, 구동에 필요한 전압을 공급하지 못하여 화면의 품위를 저하시킬 수 있다. 또한, 불량을 발생시켜 소자의 신뢰성을 저하시키고 제조 수율을 떨어뜨리는 문제가 있다.
따라서, 본 발명은 전계발광소자의 신뢰성을 확보할 수 있으며, 제조수율을 향상시킬 수 있는 전계발광소자 및 그 제조방법을 제공한다.
상기 목적을 달성하기 위하여, 본 발명은, 본 발명은, 콘택 영역 및 화소 영역들을 포함하는 제 1 기판, 제 1 기판 상에 위치하며 콘택 영역 및 화소 영역들을 한정하는 스캔 라인, 제 1 전원 라인 및 제 2 전원 라인을 포함하는 신호선들, 신호선들 상에 위치하며 제 1 및 제 2 전원 라인의 일부를 노출시키는 제 1 및 제 2 비어홀을 포함하는 게이트 절연막, 게이트 절연막의 콘택 영역 및 화소 영역들 상에 위치하는 제 1 콘택층 및 반도체층, 제 1 콘택층 상에 위치하는 제 2 콘택층 및 상기 반도체층 상에 위치하는 소오스 전극 및 드레인 전극, 제 1 비어홀을 통하여 상기 제 2 콘택층과 제 1 전원 라인을 연결하는 제 1 연결배선 및 상기 소오스 전극과 드레인 전극 중 어느 하나와 제 2 전원 라인을 연결하는 제 2 연결배선, 제 1 기판과 대향되는 제 2 기판, 제 2 기판 상에 위치하는 제 1 전극, 제 1 전극 상에 위치하며 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부를 포함하는 화소정의막, 화소정의막 상에 위치하는 제 1 및 제 2 스페이서, 개구부 내에 위치하는 발광층, 제 1 스페이서 상에 위치하며 제 1 전극과 제 2 콘택층을 연결하는 제 3 연결배선 및 제 2 스페이서 및 발광층 상에 위치하며 소오스 전극과 드레인 전극 중 다른 하나와 전기적으로 연결되는 제 2 전극을 포함하는 전계발광소자 및 그 제조방법을 제공한다.
또한, 본 발명은, 콘택 영역 및 화소 영역들을 포함하는 제 1 기판을 준비하는 단계, 제 1 기판 상에 콘택 영역 및 화소 영역들을 한정하며 게이트 전극, 스캔 라인, 제 1 전원 라인 및 제 2 전원 라인을 포함하는 신호선들을 형성하는 단계, 게이트 전극 및 신호선들을 포함한 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막의 콘택 영역 및 화소 영역들 상에 제 1 콘택층 및 상기 게이트 전극과 일정 영역이 대응되는 반도체층을 형성하는 단계, 제 1 콘택층 상에 제 2 콘택층을 형성함과 동시에 반도체층 상에 소오스 전극 및 드레인 전극을 형성하는 단계, 게이트 절연막 내에 각각 제 1 및 제 2 전원 라인의 일부를 노출시키는 제 1 및 제 2 비어홀을 형성하는 단계, 제 1 비어홀을 통하여 제 1 전원 라인과 제 2 콘택층을 전기적으로 연결하는 제 1 연결배선 및 제 2 비어홀을 통하여 제 2 전원 라인과 소오스 전극 또는 드레인 전극을 전기적으로 연결하는 제 2 연결배선을 형성하는 단계, 콘택 영역 및 화소 영역들을 포함하는 제 2 기판을 준비하는 단계, 제 2 기판 상에 제 1 전극을 형성하는 단계, 제 1 전극의 콘택 영역 및 화소 영역들 상에 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부를 포함하는 화소정의막을 형성하는 단계, 개구부 내에 발광층을 형성하는 단계, 화소정의막의 콘택 영역 및 화소 영역들 상에 제 1 및 제 2 스페이서를 형성하는 단계, 제 1 콘택홀을 통하여 제 1 전극과 전기적으로 연결되도록 제 1 스페이서 상에 제 3 연결 전극을 형성함과 동시에 발광층 및 제 2 스페이서 상에 제 2 전극을 형성하는 단계, 제 1 기판과 제 2 기판을 합착하여 제 3 연결전극과 제 2 콘택층을 전기적으로 연결시킴과 동시에 제 2 전극과 소오스 또는 드레인 전극을 전기적으로 연결시키는 단계를 포함하는 전계발광소자의 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 전계발광소자를 도시한 평면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전계발광소자는 스캔 구동부(200), 데이터 구동부(210), 제어부(도시 안됨), 전압공급부(도시 안됨) 및 표시부(220)를 포함한다.
제어부(도시 안됨)는 스캔 구동부(200), 데이터 구동부(210) 및 전원공급부(도시 안됨)에 제어 신호를 출력한다.
스캔 구동부(200)는 제어부(도시 안됨)의 제어신호에 따라 스캔 구동부(200)에 연결된 스캔 라인(250)들을 통하여 표시부(220)에 스캔 신호를 출력한다. 데이터 구동부(210)는 제어부(도시 안됨)의 제어 신호에 따라, 스캔 구동부(200)에서 출력되는 스캔 신호에 동기되어 데이터 구동부(210)에 연결된 데이터 라인들(260)을 통하여 표시부(220)에 데이터 신호들을 출력한다. 제어 신호를 인가받은 전원공급부(도시 안됨)는 제 1 및 제 2 전원 라인(230, 240)을 통하여 표시부(220)에 구동에 필요한 전압을 출력한다.
표시부(220)는 복수개의 화소(P)들을 포함할 수 있으며, 화소(P) 영역은 데이터 라인(260)들과 스캔 라인(250)들의 교차에 의하여 한정된다.
화소(P)들은 적어도 하나 이상의 박막 트랜지스터(도시 안됨)와 제 1 전극(270), 발광층(도시 안됨) 및 제 2 전극(도시 안됨)을 포함하는 발광 다이오드를 포함한다.
여기서, 제 1 전극(270)은 각 화소(P) 별로 구분되지 않고 표시부 전체에 공통으로 형성될 수 있으며, 제 1 전극(270)은 제 1 전원 라인(230)에 전기적으로 연결된다. 그리고, 제 2 전극은 화소(P) 별로 형성되어 각각 박막 트랜지스터 및 제 2 전원 라인(240)과 연결될 수 있다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 본 발명의 일 실시예에 따른 전계발광소자의 단면도이다.
도 3을 참조하면, 제 1 기판(300) 상에 버퍼층(305)이 위치하며, 버퍼층(305) 상에 스캔 라인(도시 안됨), 제 1 전원 라인(310a), 게이트 전극(310b), 제 2 전원 라인(310c)을 포함하는 신호선들이 위치한다. 여기서, 제 1 전원 라인(310a)은 양의 전원 라인(VDD)일 수 있으며, 제 2 전원 라인(310c)은 음의 전원 라인(VSS)일 수 있다. 상기와 같은 신호선들의 교차에 의하여 화소 영역(B)들이 한정된다. 또한, 제 1 전원 라인(310a)의 위치에 의하여 콘택 영역(A)이 한정된다.
신호선들을 포함하는 제 1 기판(300) 상에 게이트 절연막(315)이 위치한다.
게이트 절연막(315)의 콘택 영역(A) 상에 제 1 콘택층(320a) 및 제 2 콘택층(325a)이 위치하며, 게이트 절연막(315)의 화소 영역(B) 상에 게이트 전극(310b)과 일정 영역이 대응되는 반도체층(320b), 드레인 전극 및 소오스 전극(325b,325c)이 위치한다. 여기서, 제 1 콘택층(320a)은 반도체층(320b)과 동일한 물질로 이루어지며, 제 2 콘택층(325a)은 드레인 전극 및 소오스 전극(325b,325c)과 동일한 물질로 이루어진다.
제 2 콘택층(325a), 드레인 전극 및 소오스 전극(325b, 325c)을 포함한 제 1 기판(300) 상에 층간 절연막(330)이 위치한다. 층간 절연막(330) 및 게이트 절연막(315) 내에 제 1 전원 라인(310a)의 일부를 노출시키는 제 1 비어홀(335a) 및 제 2 전원 라인(310c)의 일부를 노출시키는 제 2 비어홀(335f)이 위치한다. 또한 층간 절연막(330) 내에는 제 2 콘택층(325a)의 일부를 노출시키는 제 3 비어홀(335b) 및 제 4 비어홀(335c)이 위치하며, 각각 드레인 전극(325b) 및 소오스 전극(325c)의 일부를 노출시키는 제 5 및 제 6 비어홀(335d, 335e)이 위치한다.
제 2 콘택층(325a) 상에, 제 1 비어홀(335a) 및 제 3 비어홀(335b)를 통하여 제 1 전원 라인(310a)과 제 2 콘택층(325a)을 전기적으로 연결하는 제 1 연결배선(340a)이 위치한다. 또한, 소오스 전극(325c) 상에 제 6 비어홀(335e) 및 제 2 비어홀(335f)을 통하여 소오스 전극(325c)과 제 2 전원 라인(310c)를 전기적으로 연결하는 제 2 연결배선(340b)이 위치한다.
제 1 기판(300)과 대향되도록 제 2 기판(350)이 위치한다. 제 2 기판(350) 상에 제 1 전극(355)이 위치한다. 여기서, 제 1 전극(355)은 애노드일 수 있다.
제 1 전극(355) 상에, 제 1 전극(355)의 일부를 노출시키는 제 1 콘택홀(365a)과 개구부(365b)를 포함하는 화소정의막(360)이 위치한다. 제 1 콘택홀(365a)은 콘택 영역(A) 상에 위치하며, 개구부(365b)는 화소 영역(B) 상에 위치한다. 그리고, 개구부(365b) 내에는 발광층(370)이 위치한다.
화소정의막(360)의 콘택 영역(A) 상에 제 1 스페이서(375a)가 위치하며, 화소정의막(360)의 화소 영역(B) 상에 제 2 스페이서(375b)가 위치한다. 제 1 스페이서(375) 상에, 제 1 콘택홀(365a)을 통하여 제 1 전극(355)과 전기적으로 연결되는 제 3 연결배선(380a)이 위치하며, 제 2 스페이서(375b) 및 발광층(370) 상에 제 2 전극(380b)이 위치한다.
제 1 기판(300)과 제 2 기판(350)은 실런트(390)에 의해 합착된다. 합착에 의하여, 제 3 연결배선(380a)과 제 2 전극(380b)은 각각 제 4 비어홀(335c) 및 제 5 비어홀(335d)을 통하여 제 1 기판(300)에 위치한 제 2 콘택층(325a) 및 드레인 전극(325b)과 전기적으로 연결된다.
이하에서는 상기 구조를 갖는 본 발명의 일 실시예에 따른 전계발광소자의 제조방법을 설명한다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 전계발광소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 4a를 참조하면, 제 1 기판(400) 상에 버퍼층(405)을 형성한다. 버퍼층(405)은 기판(400)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성한다.
버퍼층(405) 상에 제 1 도전층을 적층한다. 제 1 도전층은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2)로 이루어진 군에서 선택되는 하나로 형성하는 것이 바람직하다.
그런 다음, 제 1 도전층을 패터닝하여, 스캔 라인(도시 안됨), 제 1 전원 라인(410a), 게이트 전극(410b), 제 2 전원 라인(410c)을 포함하는 신호선들을 형성한다. 여기서, 제 1 전원 라인(410a)은 양의 전원 라인(VDD)일 수 있으며, 제 2 전원 라인(410c)은 음의 전원 라인(VSS)일 수 있다.
상기와 같은 신호선들의 교차에 의하여 화소 영역(B)들이 한정된다. 또한, 제 1 전원 라인(410a)의 위치에 의하여 콘택 영역(A)이 한정된다.
상기와 같은 신호선들을 포함하는 제 1 기판(400) 상에 게이트 절연막(415)을 적층한다. 게이트 절연막(415)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
도 4b를 참조하면, 게이트 절연막(415) 상에 비정질 실리콘층 또는 다결정 실리콘층을 적층한다. 그런 다음 이를 패터닝하여 콘택 영역(A) 상에 제 1 콘택층(420a)을 형성하고, 화소 영역(B) 상에 게이트 전극(410b)과 일정 영역이 대응되도록 반도체층(420b)을 형성한다. 여기서, 제 1 콘택층(420a)은 제 1 기판(400)의 콘택 영역(A)과 화소 영역(B) 간의 단차를 줄이기 위한 것이다.
도 4c를 참조하면, 제 1 콘택층(420a) 및 반도체층(420b)을 포함한 제 1 기판(400) 상에 제 2 도전층을 적층한다. 여기서, 제 2 도전층은 배선 저항을 낮추기 위해 저저항 물질로 형성되어 있으며, 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 다중막으로 형성된다. 상기 다중막으로는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다.
제 2 도전층을 패터닝하여 제 1 콘택층(420a) 상에 제 2 콘택층(425a)을 형성하고, 반도체층(420b)의 일정 영역에 드레인 전극 및 소오스 전극(425b, 425c)을 형성한다.
이어서, 제 2 콘택층(425a), 드레인 전극 및 소오스 전극(425b, 425c)을 포함한 제 1 기판(400) 상에 층간 절연막(430)을 적층한다. 그런 다음, 층간 절연막(430) 및 게이트 절연막(415)을 식각하여, 제 1 비어홀(435a) 및 제 2 비어홀(435f)을 형성한다. 또한, 층간 절연막(430)을 식각하여 제 2 콘택층(425a)의 일부를 노출시키는 제 3 및 제 4 비어홀(435b,435c), 각각 드레인 전극 및 소오스 전극(425b,425c)의 일부를 노출시키는 제 5 및 제 6 콘택홀(435d,435e)을 형성한다. 이때, 제 1 및 제 2 비어홀(435a,435f) 형성공정과 제 3 내지 제 6 비어홀(435b,435c,435d,435e) 형성공정은 각각 수행될 수 있으며, 하프톤 마스크를 이용하여 동시에 수행할 수도 있다.
도 4d를 참조하면, 제 1 내지 제 6 비어홀(435a,435f,435b,435c,435d,435e)을 포함한 제 1 기판(400) 상에 제 3 도전층을 적층한다. 그런 다음, 제 3 도전층을 패터닝하여 제 1 비어홀(435a) 및 제 3 비어홀(435b)를 통하여 제 1 전원 라인(410a)과 제 2 콘택층(425a)을 전기적으로 연결시키는 제 1 연결배선(440a)을 형성함과 동시에, 제 6 비어홀(435e) 및 제 2 비어홀(435f)을 통하여 소오스 전극(425c)과 제 2 전원 라인(410c)을 전기적으로 연결시키는 제 2 연결배선(440b)을 형성한다.
도 4e를 참조하면, 콘택 영역(A) 및 화소 영역(B)을 포함하는 제 2 기판(450)을 준비한다. 그런 다음, 제 2 기판(450) 상에 제 4 도전층인 제 1 전극(455)을 형성한다. 여기서 제 1 전극(455)은 애노드일 수 있으며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 투명도전막을 사용하여 형성할 수 있다.
여기서, 제 1 전극(455)는 도 2의 도면부호 270에 도시한 바와 같이, 화소 영역별로 패터닝되지 않고 공통전극으로 형성될 수 있다.
제 1 전극(455) 상에 화소정의막(460)을 적층한다. 그런 다음, 화소정의막(460)을 식각하여 제 1 전극(455)의 일부를 노출시키는 제 1 콘택홀(465a) 및 개구부(465b)를 형성한다. 제 1 콘택홀(465a)은 콘택 영역(A) 상에 위치하며, 개구부(465b)는 화소 영역(B) 상에 위치한다.
도 4f를 참조하면, 화소 정의막(460) 상에 포토 레지스트를 도포한 다음, 이를 노광 및 현상하여 제 1 및 제 2 스페이서(475a,475b)를 형성한다. 여기서, 제 1 및 제 2 스페이서(475a,475b)는 제 1 기판(400)과 제 2 기판(450)의 합착시 각각 제 2 콘택층 및 소오스 전극과 연결될 수 있도록, 위치를 고려하여 형성한다.
본 발명의 일 실시예에서는 제 1 및 제 2 스페이서(475a,475b)를 포토 레지스트로 형성하였지만, 이에 국한되지 않고, 사용가능한 다른 물질로 형성할 수도 있다.
다음으로, 개구부(465b) 내에 발광층(470)을 형성한다. 여기서 도시하지는 않았지만, 제 1 전극(455)와 발광층(470) 사이에는 정공주입층 및 정공수송층이 형성될 수 있으며, 발광층(470) 상에는 전자수송층 및 전자주입층이 형성될 수 있다.
도 4g를 참조하면, 제 1 및 제 2 스페이서(475a,475b), 제 1 콘택홀(465a) 및 발광층(470)을 포함한 제 2 기판 상에 제 5 도전층을 적층한다. 제 5 도전층은 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금으로 이루어질 수 있다.
제 5 도전층을 패터닝하여, 제 1 스페이서(475a) 상에 위치하며 제 1 콘택홀(465a)을 통하여 제 1 전극(455)과 전기적으로 연결되는 제 3 연결배선(480a)을 형성함과 동시에, 제 2 스페이서(475b) 및 발광층(470) 상에 위치하는 제 2 전극(480b)을 형성한다.
도 4h를 참조하면, 상기와 같이 제조된 제 1 기판(400)과 제 2 기판(450)을 실런트(490)를 이용해서 합착한다. 합착시 제 3 연결배선(480a)과 제 2 전극(480b)은, 각각 제 4 비어홀(435c) 및 제 5 비어홀(435d)을 통하여, 제 1 기판(400)에 위치한 제 2 콘택층(425a) 및 드레인 전극(425b)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전계발광소자의 제 1 기판은 추가의 공정 없이, 종래와 동일한 개수의 마스크를 사용하여 콘택 영역(A)과 화소 영역(B)들 간에 단차가 발생하지 않도록 제조되었다. 따라서, 제 1 기판과 제 2 기판의 합착시, 제 1 전원 라인과 제 1 전극의 콘택 불량이 발생하지 않으므로, 전계발광소자의 화면의 품위를 향상시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
상술한 바와 같이, 본 발명은 전계발광소자의 제조 수율 및 소자의 신뢰성을 향상시킬 수 있다.
도 1은 종래기술에 따른 전계발광소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전계발광소자의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 본 발명의 일 실시예에 따른 전계발광소자의 콘택 영역 및 화소 영역의 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 전계발광소자의 제조방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
300: 제 1 기판 305: 버퍼층
310a: 제 1 전원 라인 310b: 게이트 전극
310c: 제 2 전원 라인 315: 게이트 절연막
320a: 제 1 콘택층 320b: 반도체층
325a: 제 2 콘택층 325b: 드레인 전극
325c: 소오스 전극 330: 층간 절연막
335a,335f,335b,335c,335d,335e,: 제 1, 2, 3, 4, 5 및 제 6 비어홀
340a: 제 1 연결배선 340b: 제 2 연결배선
350: 제 2 기판 355: 제 1 전극
360: 화소정의막 365a: 제 1 콘택홀
365b: 개구부 370: 발광층
375a, 375b: 제 1 및 제 2 스페이서
380a: 제 3 연결배선 380b: 제 2 전극
390: 실런트 A: 콘택 영역
B: 화소 영역
Claims (15)
- 콘택 영역 및 화소 영역들을 포함하는 제 1 기판;상기 제 1 기판 상에 위치하며, 상기 콘택 영역 및 화소 영역들을 한정하는 스캔 라인, 제 1 전원 라인 및 제 2 전원 라인을 포함하는 신호선들;상기 신호선들 상에 위치하며, 상기 제 1 및 제 2 전원 라인의 일부를 노출시키는 제 1 및 제 2 비어홀을 포함하는 게이트 절연막;상기 게이트 절연막의 콘택 영역 및 화소 영역들 상에 위치하는 제 1 콘택층 및 반도체층;상기 제 1 콘택층 상에 위치하는 제 2 콘택층 및 상기 반도체층 상에 위치하는 소오스 전극 및 드레인 전극 ;상기 제 1 비어홀을 통하여 상기 제 2 콘택층과 제 1 전원 라인을 연결하는 제 1 연결배선 및 상기 소오스 전극과 드레인 전극 중 어느 하나와 제 2 전원 라인을 연결하는 제 2 연결배선;상기 제 1 기판과 대향되는 제 2 기판;상기 제 2 기판 상에 위치하는 제 1 전극;상기 제 1 전극 상에 위치하며, 상기 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부를 포함하는 화소정의막;상기 화소정의막 상에 위치하는 제 1 및 제 2 스페이서;상기 개구부 내에 위치하는 발광층;상기 제 1 스페이서 상에 위치하며 상기 제 1 전극과 상기 제 2 콘택층을 연결하는 제 3 연결배선 및 상기 제 2 스페이서 및 발광층 상에 위치하며 상기 소오스 전극과 드레인 전극 중 다른 하나와 전기적으로 연결되는 제 2 전극을 포함하는 전계발광소자.
- 제 1 항에 있어서,상기 제 1 콘택층은 반도체층과 동일한 물질로 이루어지며, 상기 제 2 콘택층은 소오스 전극 및 드레인 전극과 동일한 물질로 이루어진 전계발광소자.
- 제 1 항에 있어서,상기 제 1 전극은 애노드이며, 상기 제 2 전극은 캐소드인 전계발광소자.
- 제 1 항에 있어서,상기 발광층은 유기물로 이루어진 전계발광소자.
- 제 1 항에 있어서,상기 제 1 전원 라인은 양의 전원 라인이며, 상기 제 2 전원 라인은 음의 전원 라인인 전계발광소자.
- 제 1 항에 있어서,상기 제 2 콘택층, 소오스 전극 및 드레인 전극 상에 위치하며, 상기 제 2 콘택층의 일부를 노출시키는 제 3 및 제 4 비어홀과 각각 상기 소오스 전극 및 드레인 전극의 일부를 노출시키는 제 5 및 제 6 비어홀을 포함하는 층간 절연막을 더 포함하는 전계발광소자.
- 콘택 영역 및 화소 영역들을 포함하는 제 1 기판을 준비하는 단계;상기 제 1 기판 상에, 상기 콘택 영역 및 화소 영역들을 한정하며 게이트 전극, 스캔 라인, 제 1 전원 라인 및 제 2 전원 라인을 포함하는 신호선들을 형성하는 단계;상기 게이트 전극 및 신호선들을 포함한 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 콘택 영역 및 화소 영역들 상에, 제 1 콘택층 및 상기 게이트 전극과 일정 영역이 대응되는 반도체층을 형성하는 단계;상기 제 1 콘택층 상에 제 2 콘택층을 형성함과 동시에, 상기 반도체층 상에 소오스 전극 및 드레인 전극을 형성하는 단계;상기 게이트 절연막 내에 각각 상기 제 1 및 제 2 전원 라인의 일부를 노출시키는 제 1 및 제 2 비어홀을 형성하는 단계;상기 제 1 비어홀을 통하여 제 1 전원 라인과 제 2 콘택층을 전기적으로 연결하는 제 1 연결배선 및 상기 제 2 비어홀을 통하여 상기 제 2 전원 라인과 소오스 전극 또는 드레인 전극을 전기적으로 연결하는 제 2 연결배선을 형성하는 단계;콘택 영역 및 화소 영역들을 포함하는 제 2 기판을 준비하는 단계;상기 제 2 기판 상에 제 1 전극을 형성하는 단계;상기 제 1 전극의 콘택 영역 및 화소 영역들 상에 상기 제 1 전극의 일부를 노출시키는 제 1 콘택홀 및 개구부를 포함하는 화소정의막을 형성하는 단계;상기 개구부 내에 발광층을 형성하는 단계;상기 화소정의막의 콘택 영역 및 화소 영역들 상에 제 1 및 제 2 스페이서를 형성하는 단계;상기 제 1 콘택홀을 통하여 제 1 전극과 전기적으로 연결되도록 상기 제 1 스페이서 상에 제 3 연결 전극을 형성함과 동시에, 상기 발광층 및 제 2 스페이서 상에 제 2 전극을 형성하는 단계;상기 제 1 기판과 제 2 기판을 합착하여, 상기 제 3 연결전극과 제 2 콘택층을 전기적으로 연결시킴과 동시에 상기 제 2 전극과 상기 소오스 또는 드레인 전극을 전기적으로 연결시키는 단계를 포함하는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 콘택층은 상기 반도체층과 동일한 물질로 동시에 형성되는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 콘택층은 상기 소오스 전극 및 드레인 전극과 동일한 물질로 동시에 형성되는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 비어홀을 형성하는 단계 후,상기 제 2 콘택층, 소오스 전극 및 드레인 전극 상에 층간 절연막을 적층하는 단계; 및상기 층간 절연막을 식각하여 상기 제 1 및 제 2 비어홀을 노출시키며, 상기 제 2 콘택층의 일부를 노출시키는 제 3 및 제 4 비어홀 및 각각 상기 소오스 전극 및 드레인 전극의 일부를 노출시키는 제 5 및 제 6 비어홀을 형성하는 단계를 더 포함하는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 콘택층, 소오스 전극 및 드레인 전극을 형성하는 단계 후,상기 제 2 콘택층, 소오스 전극 및 드레인 전극 상에 층간 절연막을 적층하는 단계; 및상기 층간 절연막을 식각하여 상기 제 2 콘택층의 일부를 노출시키는 제 3 및 제 4 비어홀 및 각각 상기 소오스 전극 및 드레인 전극의 일부를 노출시키는 제 5 및 제 6 비어홀을 형성하는 단계를 더 포함하는 전계발광소자의 제조방법.
- 제 11 항에 있어서,상기 제 1 및 제 2 비어홀을 형성하는 단계는, 하프톤 마스크를 이용하여 상기 제 3 내지 6 비어홀을 형성하는 단계와 동시에 수행되는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 전극은 인듐 틴 옥사이드, 인듐 징크 옥사이드, 인듐 세륨 옥사이드 및 징크 옥사이드로 이루어진 군에서 선택된 어느 하나 이상으로 형성하는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 전극은 마그네슘, 은, 알루미늄, 칼슘 또는 이들의 합금으로 이루어진 군에서 선택된 어느 하나 이상으로 형성하는 전계발광소자의 제조방법.
- 제 7 항에 있어서,상기 발광층은 유기물로 형성하는 전계발광소자의 제조방법.
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