KR100603341B1 - 커패시터 및 이를 구비한 평판 표시 장치 - Google Patents

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Abstract

본 발명은 커패시터 용량을 증대시키고, 이에 따라 커패시터 사이즈를 줄여 개구율을 증대시킬 수 있는 커패시터 및 이를 구비한 평판 표시장치를 제공하기 위한 것이다.
본 발명은 이를 위하여, 기판 상에 구비된 적어도 두개의 전극들과, 상기 전극들 사이에 개재된 절연막을 갖는 커패시터에 있어서, 상기 절연막은 적어도 두 개의 층들로 구비되고, 상기 절연막의 적어도 한 층에는 인입부가 구비된 것을 특징으로 하는 커패시터 및 이를 구비한 평판 표시장치를 제공한다.

Description

커패시터 및 이를 구비한 평판 표시 장치{Capacitor and flat panel display therewith}
도 1은 종래의 커패시터를 나타내는 간략한 단면도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 커패시터를 도시한 단면도이다.
도 3은 본 발명의 바람직한 다른 일 실시예에 따른 커패시터를 도시한 단면도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 부화소를 도시한 단면도이다.
도 5는 도 4의 액티브 매트릭스형 유기 전계 발광 표시장치의 한 화소를 도시한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
205...제 1전극
207...절연막
208...인입부
209...제 2전극
307...제 1절연막
308...인입부
309...제 2절연막
408...인입부
409...층간 절연막
451...제 1전극
453...제 2전극
TFT...박막 트랜지스터
Cst...커패시터
본 발명은 커패시터 및 이를 구비한 평판 표시 장치에 관한 것으로서, 더 상세하게는 용량이 향상된 커패시터 및 이를 구비한 평판 표시 장치에 관한 것이다.
집적회로나 평판 표시장치 등에 사용되는 소자에는 저항이나 커패시터와 같은 수동 소자가 있고, 박막 트랜지스터(Thin Film Transistor, TFT)나 다이오드, MOSFET 등의 능동소자가 있다.
이 중 커패시터는 집적회로장치의 집적도가 높아지고, 고속화되면서 고용량에 대한 요구가 점차 높아지고 있다. 또한, 액정 디스플레이 소자나 유기전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에서는 표시하면의 품위를 높이기 위해 데이터 라인을 통하여 인가된 신호를 다음 프레임까 지 일정기간 저장시켜 두기 위해 각 화소마다 스토리지형 커패시터가 적어도 하나 이상 설치되고 있으며, 각 화소에 설치되는 박막 트랜지스터의 개수가 많아지면서 점차 고용량화에 대한 요구가 높아지고 있다.
도 1에는 반도체 장치나 평판 표시장치에서 일반적으로 사용되고 있는 커패시터를 나타낸 것인데, 버퍼층(103)이 형성되어 있는 기판(101)상에 제 1전극(105)이 형성되어 있고, 그 위에 절연막(107)이 덮혀 있으며, 상기 제 1전극(105)과 중첩되도록 상기 절연막(107) 상부에 제 2전극(109)이 형성되어 있다.
한편, 커패시터의 용량은 커패시터의 양전극의 면적에 비례하고, 비유전율에 비례하며, 양전극사이의 거리에 반비례한다. 스토리지형 커패시터의 고용량화의 추세에 따라 도 1에 도시한 커패시터의 용량을 증가시키려면 제 1전극(105)과 제 2전극(109)의 면적을 넓게 하거나 제 1전극(105)과 제 2전극(109) 사이의 거리를 줄여야 한다. 그러나 제 1전극(105)과 제 2전극(109)의 면적을 넓게 하면 평판 디스플레이 장치에서 화소영역이 줄어들어 개구율이 감소될 수 있다. 또한 제 1전극(105)과 제 2전극(109) 사이의 거리를 줄이는 것은 공정상의 문제로 일정 한도 이상은 줄일 수 없다. 따라서 종래 커패시터와 같은 구조로는 스토리지형 커패시터의 고용량화에 효율적이지 못하다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 커패시터 용량을 증대시키고, 이에 따라 커패시터 사이즈를 줄여 개구율을 증대시킬 수 있는 커패시터 및 이를 구비한 평판 표시장치를 제공하는 것을 목적으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 기판 상에 구비된 적어도 두개의 전극들과, 상기 전극들 사이에 개재된 절연막을 갖는 커패시터에 있어서, 상기 절연막은 적어도 두 개의 층들로 구비되고, 상기 절연막의 적어도 한 층에는 인입부가 구비된 것을 특징으로 하는 커패시터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 인입부는 상기 전극들의 면적보다 좁게 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 절연막은 실리콘 옥사이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 절연막은 실리콘 나이트라이드를 포함할 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 반도체 박막과, 상기 반도체 박막에 절연되도록 대향된 게이트 전극과, 상기 반도체 박막에 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터; 및
적어도 두개의 전극들과, 상기 전극들 사이에 개재된 적어도 두 층의 절연막을 구비하되, 상기 절연막의 적어도 한 층에는 인입부가 구비된 커패시터;를 포함하는 것을 특징으로 하는 평판 표시장치를 제고한다.
본 발명의 또 다른 특징에 의하면, 상기 인입부는 상기 커패시터의 전극들의 면적보다 좁게 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 절연막은, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에 개재된 층간 절연막일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 절연막은 실리콘 옥사이드를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 절연막은 실리콘 나이트라이드를 포함할 수 있다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 커패시터를 도시한 것으로, 절연막에 인입부를 갖는 커패시터를 나타낸 것이다.
기판(201)상에 버퍼층(203)이 형성되어 있고, 상기 버퍼층(203) 상부에 커패시터의 제 1전극(205)이 형성되고, 상기 제 1전극(205)을 덮는 절연막(207)이 형성되며, 상기 절연막(207)은 적어도 두개의 층으로 구성될 수 있다. 상기 절연막(207)에 인입부(208)가 형성되며, 상기 절연막(207)의 상부에 제 2전극(209)이 형성된다.
상기 기판(201)은 평판 디스플레이 장치의 경우에는 글라스 기판이나, 플라스틱재 기판이 될 수 있으며, 상기 버퍼층(203)은 상기 기판(201)에 일체로 형성된 것일 수 있다. 그리고, 반도체 장치의 경우에는 상기 기판(201)은 P형 또는 N형 실리콘 기판이 될 수 있고, 이때에는 상기 버퍼층(203)은 생략할 수 있다.
상기 제 1전극(205)과 상기 제 2전극(209)은 도전성 재질로 형성될 수 있는데, 금속재로 형성되거나, 도전성 폴리 실리콘과 같은 반도체 박막으로 형성될 수 있다. 그리고 이외에도 도전성 폴리머 등으로 형성될 수도 있음은 물론이다. 이러한 제 1전극(205)과 제 2전극(209)의 재질은 반도체 장치나 평판 표시장치의 커패시터의 전극으로 사용될 수 있는 것이면 어떠한 것이든 적용 가능하다.
제 1전극(205)과 제 2전극(209) 사이에 절연막(207)이 개재되며, 상기 절연막(207)은 적어도 2층의 구조로 형성될 수 있다. 상기 절연막(207)은 유전층으로서 사용되는 것으로, 실리콘 옥사이드(SiO2)로 구성될 수 있다. 또한 상기 절연막(207)은실리콘 옥사이드(SiO2)에 비해 HF용액에 대한 저항이 상대적으로 큰 실리콘 나이트라이드(SiNx)로 구성될 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 다른 절연성 물질로 구비될 수 있다.
도 2에서 볼 수 있듯이 본 발명의 바람직한 일 실시예에 따른 인입부(208)는 에칭공정에 의해 형성될 수 있으며, 반투과 마스크(Halfton Mask)를 이용하여 인입부(208)의 두께를 제어할 수 있다.
상기와 같은 구조에서 절연막(207)에 형성된 인입부(208)로 인하여 제 2전극(209)이 홈 형태를 하고 있으며, 제 1전극(205)과 제 2전극(209) 사이의 거리가 줄어들게 된다. 따라서 커패시터의 용량은 양전극 사이의 거리에 반비례하므로, 커패시터의 용량은 증가하게 된다. 또한 절연막(207)이 비유전율이 큰 물질로 형성된다면 커패시터 용량은 더욱 증가할 수 있다.
한편 상기 인입부(208)는 상기 제 1전극(205), 제 2전극(209)의 면적보다 좁게 구비되도록 형성된다. 이는 제 1전극(205)의 단차부 부근에서 절연막(207)이 얇 아짐으로 인해 발생하는 누설전류의 문제를 해결할 수 있고, 제 1전극(205)의 단차부 부근에서의 얇은 절연막(207)으로 인한 절연막(207)의 절연파괴를 막을 수 있으며, 절연막(207) 파괴 또는 절연막(207)의 끊어짐으로 인한 제 1전극(205), 제 2전극(209) 간의 전기적 단락 문제를 방지 할 수 있다.
이상 설명한 바와 같은 커패시터는 각종 반도체 자치나 액정 표시장치, 유기 전계 발강 표시장치 등 평판 표시장치에 적용될 수 있다.
도 3은 본 발명의 바람직한 일 실시예에 따른 커패시터를 도시한 것으로, 절연막이 2층으로 구성되어 인입부가 형성된 커패시터를 나타낸 것이다.
기판(301)상에 버퍼층(303)이 형성되어 있고, 상기 버퍼층(303) 상부에 커패시터의 제 1전극(305)이 형성되고, 상기 제 1전극(305)을 덮는 제 1절연막(307)이 형성되며, 상기 절연막(307) 상부에 제 2절연막(309)이 형성된다. 상기 제 2절연막(309)에 인입부(208)가 형성되며, 상기 제 2절연막(309)의 상부에 제 2전극(311)이 형성된다.
상기 제 1절연막(307)은 유전층으로서 사용되며, 실리콘 옥사이드(SiO2)에 비해 HF용액에 대한 저항이 상대적으로 큰 실리콘 나이트라이드(SiNx)로 구성된다. 상기 제 2절연막(309)은 실리콘 옥사이드(SiO2)로 구성될 수 있다. 상기 제 2절연막(309)이 형성된 후 에칭공정에 의해 상기 인입부(308)가 형성된다. 습식에칭에 의해 HF용액이 사용될 수 있으며, 제 2절연막(309)이 HF용액에 저항이 약한 실리콘 옥사이드(SiO2)로 구성되므로, 인입부(308)가 형성될 부위는 HF용액에 의해 식각된다. 다만 제 1절연막(307)은 HF용액에 저항이 큰 실리콘 나이트라이드(SiNx)로 구성되므로 식각되지 않는다. 따라서 HF용액에 대한 저항성이 다른 절연막을 2층 구조로 하여 인입부(308)가 형성될 수 있다. 형성된 인입부(308) 상부에 제 2전극(311)이 형성된다.
상기와 같은 구조에서 상기 제 2절연막(309)에 형성된 상기 인입부(308)로 인하여 상기 제 2전극(311)이 홈 형태를 하고 있으며, 제 1전극(305)과 제 2전극(311) 사이의 거리가 줄어들게 된다. 따라서 커패시터의 용량은 양전극 사이의 거리에 반비례하므로, 커패시터의 용량은 증가하게 된다.
한편 상기 인입부(308)는 상기 제 1전극(305), 제 2전극(311)의 면적보다 좁게 구비되도록 형성된다. 이는 제 1전극(305)의 단차부 부근에서 상기 제1 절연막(307)이 얇아짐으로 인해 발생하는 누설전류의 문제를 해결할 수 있고, 제 1전극(305)의 단차부 부근에서의 얇은 제1 절연막(307)으로 인한 제1 절연막(307)의 절연파괴를 막을 수 있으며, 제1 절연막(307) 파괴 또는 제1 절연막(307)의 끊어짐으로 인한 제 1전극(305), 제 2전극(311) 간의 전기적 단락 문제를 방지 할 수 있다.
이상 설명한 바와 같은 커패시터는 각종 반도체 자치나 액정 표시장치, 유기 전계 발강 표시장치 등 평판 표시장치에 적용될 수 있다.
도 4는 본 발명의 바람직한 일 실시예에 따른 액티브 매트릭스형 유기 전계 발광 표시장치의 부화소를 도시한 단면도이다. 본 발명에 따른 커패시터는 이처럼 부화소에 구비된 스토리지 커패시터에만 한정되는 것은 아니고, 각종 드라이버의 커패시터도 동일하게 적용될 수 있다.
도 4에서 볼 수 있는 바와 같이, 글래스(glass)재의 절연기판(401)에 버퍼층(403)이 형성되어 있고, 이 버퍼층(403) 상부에 박막 트랜지스터(TFT)와 커패시터(Cst)가 형성된다. 상기 버퍼층(403)은 실리콘 옥사이드(SiO2)로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 대략 3000Å 정도로 증착 가능하다. 상기 기판(401)은 플라스틱재로 형성될 수 도 있는데, 이 경우에는 버퍼층이 생략 가능하다.
상기 박막 트랜지스터(TFT)는 버퍼층(403) 상에 형성된 활성층(405)과, 이 활성층(405)의 상부에 형성된 게이트 절연막(407)과 게이트 절연막(407) 상부에 게이트 전극(411)과 활성층(405)에 접속된 소스전극 및 드레인 전극(413)을 갖는다.
상기 활성층(405)은 무기반도체 또는 유기반도체로 형성될 수 있는데, 대략 500Å 정도로 형성된다. 활성층(405)을 무기반도체 중 폴리 실리콘으로 형성할 경우에는 비정질 실리콘을 형성한 후 각종 결정화방법에 의해 다결정화할 수 있다. 이 활성층은 N형 또는 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역을 가지면 그사이로 채널 영역을 갖는다.
상기 활성층(405)의 상부에는 실리콘 옥사이드(SiO2) 등에 의해 게이트 절연막(407)이 구비되고, 게이트 절연막(407) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(411)이 형성된다. 상기 게이트 전극(411)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극으로 사용될 수 있다. 상기 게이트 전극(411)은 TFT 온/오프 신호를 인가하는 게이트 라인과 연결되어 있다. 그리고 상기 게이트 전극(411)이 형성되는 영역은 활성층(405)의 채널 영역에 대응된다.
상기 게이트 전극(411)의 상부로는 층간 절연막(409)이 형성된다. 상기 층간 절연막(409)과 게이트 절연막(407)에 콘택홀이 천공되어진 상태에서 소스 전극 및 드레인 전극(413)이 상기 층간 절연막(409)의 상부에 형성되어진다. 상기 소스전극 및 드레인 전극(413)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막이나 도전성 폴리머 등이 사용될 수 있다.
소스 및 드레인 전극(413) 상부로는 SiNx 등으로 이루어진 패시베이션막(415)이 형성되고, 이 패시베이션막(415)의 상부에는 아크릴, 폴리 이미드 등에 의한 화소정의막(417)이 형성되어 있다.
이상 설명한 바와 같은 박막 트랜지터의 구조는 반드시 이에 한정되는 것은 아니고, 종래의 일반적인 박막 트랜지스터의 구조가 모두 그대로 채용될 수 있음은 물론이다.
한편 커패시터(Cst)는 버퍼층(403) 상에 형성된 게이트 절연막(407)과 게이트 절연막(407) 상부에 제 1전극(451)과 상기 제 1 전극 상부에 층간 절연막(409)과 상기 층간절연막(409) 상부에 제 2전극(453)을 갖는다.
상기 층간 절연막(409)은 적어도 2층의 구조로 형성될 수 있다. 상기 층간 절연막(409)의 하부층(미도시)은 실리콘 나이트라이드(SiNx)로 형성되고, 상부층( 미도시)은 실리콘 옥사이드(SiO2)로 형성될 수 있다. 습식에칭에 의해 HF용액이 사용될 수 있으며, 상부층(미도시)이 HF용액에 저항이 약한 실리콘 옥사이드(SiO2)로 구성되므로, 인입부(408)가 형성될 부위는 HF용액에 의해 식각된다. 다만 하부층(미도시)은 HF용액에 저항이 큰 실리콘 나이트라이드(SiNx)로 구성되므로 식각되지 않는다.
상기 인입부(408)로 인하여 제 2전극(453)은 홈 형태로 형성되어지며, 제 1전극(451)과 제 2전극(453) 사이의 거리가 줄어들게 된다. 따라서 커패시터(Cst)의 용량은 양전극 사이의 거리에 반비례하므로, 커패시터(Cst) 용량은 증가하게 된다. 또한 층간 절연막(409)을 비유전율이 큰 물질로 한다면 커패시터(Cst) 용량은 더 증가할 수 있다. 제 1전극(451)은 게이트 전극으로 할 수 있으며, 제 2전극(453)은 소스 전극 및 드레인 전극으로 할 수 있다. 한편 상기 인입부(408)는 상기 제 1전극(451), 제 2전극(453)의 면적보다 좁게 구비되도록 형성한다. 이는 제 1전극(451)의 단부에서 제 2전극(453)과의 중첩을 방지하기 위한 것으로 층간 절연막의 절연파괴를 막을 수 있으며, 누설전류 및 전기적 단락도 예방할 수 있다.
한편, 상기 드레인 전극(413)에는 유기 전계 발광 소자(OLED)가 연결되는데, 상기 유기 전계 발광 소자(OLED)의 애노드 전극(419)에 연결된다. 상기 애노드 전극(419)은 패시베이션막(415)의 상부에 형성되어 있고, 그 상부로는 화소정의막(417)이 형성되어 있으며, 이 화소정의막(417)에 소정의 개구부를 형성한 후, 유기 전계 발광 소자(OLED)를 형성한다.
상기 유기 전계 발광 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 드레인 전극(413)에 연결되어 이로부터 플러스 전원을 공급받는 애노드 전극(419)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 캐소드 전극(423), 및 이들 애노드 전극(419)과 캐소드 전극(423)의 사이에 배치되어 발광하는 유기 발광막(421)으로 구성된다.
애노드 전극은 ITO등의 투명 전극이나, Al/ITO의 반사형 전극으로 형성될 수 있고, 캐소드 전극은 기판쪽으로 화상을 구현하는 배면발광형인 경우 Al/Ca등으로 전면 증착하여 형성하고, 캐소드 전극쪽으로 화상을 구현하는 전면발광형인 경우에는 Mg-Ag/ITO로 투명 전극을 형성할 수 있다. 상기 캐소드 전극은 반드시 전면 증착될 필요는 없으며, 다양한 패턴으로 형성될 수 있음은 물론이다. 상기 애노드 전극과 캐소드 전극은 서로 위치가 반대로 전층될 수 도 있음은 물론이다.
유기막은 저분자 또는 고분자 유기막이 사용될 수 있는데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer)등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기재료도 구리프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine:NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저 분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이때 상기 홀 수송층(HTL)으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenyleneylene)계 및 폴리플루오렌(PolyFluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
이러한 유기 전계 발광 소자(OLED)의 구조는 반드시 이에 한정되는 것은 아니고, 다양하게 변형 적용 가능함은 물론이다.
도 5는 도 4의 액티브 매트릭스형 유기 전계 발광 표시장치의 한 화소를 도시한 평면도이다.
본 발명의 게이트 전극과 소스 및 드레인 전극 사이에 위치하는 층간 절연막에 인입부를 형성한 커패시터를 사용한 액티브 매티릭스형 유기 전계 발광 표시장치이다. 먼저 화소를 정의하는 데이터 라인(501), 스캔 라인(503), 전원 라인(505)이 있다. 스캔 라인(503)은 스위칭 MOSFET(550)의 게이트 전극(507)과 연결되고, 데이터 라인(501)은 스위칭 MOSFET(550)의 소스 전극(504)과 연결되며, 상기 소스 전극(504)은 제 1콘택홀(509)을 통해 스위칭 MOSFET(550)의 소스영역(미도시)과 연결된다. 스위칭 MOSFET(550)의 드레인 전극(506)은 제 2컨택홀(511)을 통해 구동 MOSFET(560)의 게이트 전극(508)과 연결된다. 전원라인(505)은 구동 MOSFET(560)의 소스 전극(513)과 연결되며, 상기 소스 전극(513)은 구동 MOSFET(560)의 게이트 전극(508) 상부에 위치하여 커패시터(Cst)를 형성한다. 본 발명에 의해 구동 MOSFET(560)의 게이트 전극(508)과 구동 MOSFET(560)의 소스전극(513) 사이에 개재 되는 절연막(미도시)에 인입부가 형성됨에 따라 상기 소스전극(513)은 홈 형태로 형성된다. 결국 상기 소스전극(513)과 구동 MOSFET(560)의 게이트 전극(508) 사이의 거리가 작아지므로 커패시터(Cst)의 용량은 커지게 된다. 구동 MOSFET(560)의 소스 전극(513)은 제 3 컨택홀(515)을 통해 구동 MOSFET(560)의 소스영역(미도시)과 연결되며, 구동 MOSFET(560)의 드레인 전극(516)은 제 4 컨택홀(519)을 통해 화소전극(517)과 연결된다.
동작원리는 스캔 라인(503)을 통해 스위칭 MOSFET(550)의 게이트 전극(507)에 전압이 인가되면 스위칭 MOSFET(550)이 온(ON)된다. 데이터 라인(501)을 통해 데이터 신호가 스위칭 MOSFET(550)에 입력되면 스위칭 MOSFET(550)의 드레인 전극(506)을 거쳐 커패시터(Cst)에 데이터 신호가 저장된다. 이 데이터 신호는 구동 MOSFET(560)의 게이트 전극(508)에 전달되며, 구동 MOSFET(560)을 동작시킨다. 따라서 구동 MOSFET(560)에 의해 유기 발광층(미도시)에서 빛을 발광하게 된다.
상기 한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 절연막에 인입부를 형성하여 커패시터 양전극사이의 거리를 줄여 커패시터 용량을 증대시킬 수 있다.
둘째, 증대된 커패시터 용량으로 인하여 커패시터 사이즈를 줄일 수 있으며, 이로 인해 개구율을 향상 시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 기판 상에 구비된 적어도 두개의 전극들과, 상기 전극들 사이에 개재된 절연막을 갖는 커패시터에 있어서,
    상기 절연막은 적어도 두 개의 층들로 구비되고, 상기 절연막의 적어도 한층에는 인입부가 구비되고,
    상기 인입부는 상기 전극들의 면적보다 좁게 구비된 것을 특징으로 하는 커패시터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 절연막은 실리콘 옥사이드를 포함하는 것을 특징으로 하는 커패시터.
  4. 제 1항에 있어서,
    상기 절연막은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 커패시터.
  5. 반도체 박막과, 상기 반도체 박막에 절연되도록 대향된 게이트 전극과, 상기 반도체 박막에 접속된 소스 및 드레인 전극을 포함하는 박막 트랜지스터; 및
    적어도 두개의 전극들과, 상기 전극들 사이에 개재된 적어도 두 층의 절연막을 구비하되, 상기 절연막의 적어도 한층에는 인입부가 구비된 커패시터;를 포함하고,
    상기 인입부는 상기 커패시터의 전극들의 면적보다 좁게 구비된 것을 특징으로 하는 평판 표시장치.
  6. 삭제
  7. 제 5항에 있어서,
    상기 절연막은, 상기 게이트 전극과 상기 소스 및 드레인 전극의 사이에 개재된 층간 절연막인 것을 특징으로 하는 평판 표시장치.
  8. 제 5항에 있어서,
    상기 절연막은 실리콘 옥사이드를 포함하는 것을 특징으로 하는 평판 표시장치.
  9. 제 5항에 있어서,
    상기 절연막은 실리콘 나이트라이드를 포함하는 것을 특징으로 하는 평판 표 시장치.
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