KR20230053792A - 박막 트랜지스터 기판 및 그 제조방법, 박막 트랜지스터 기판을 채용한 표시 장치 - Google Patents

박막 트랜지스터 기판 및 그 제조방법, 박막 트랜지스터 기판을 채용한 표시 장치 Download PDF

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Abstract

박막 트랜지스터 기판 및 그 제조방법, 표시 장치를 개시한다. 본 발명의 일 실시예는 기판; 상기 기판 상의 버퍼층; 상기 버퍼층 상에 배치되며, 제1도전영역, 제2도전영역, 및 상기 제1도전영역과 상기 제2도전영역 사이의 채널영역을 포함하는 반도체층; 상기 채널영역의 상측에 제1농도로 도핑된 제1도펀트; 상기 채널영역의 하측에 제2농도로 도핑되며, 상기 제1도펀트와 다른 종류의 제2도펀트; 상기 반도체층을 덮는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 채널영역과 중첩된 게이트전극;을 포함하는, 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판 및 그 제조방법, 박막 트랜지스터 기판을 채용한 표시 장치{Thin film transistor substrate and mannfacturing method of the same, Display apparatus employing Thin film transistor substrate}
본 발명의 실시예들은 박막 트랜지스터 기판 및 그 제조방법, 박막 트랜지스터 기판을 포함하는 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 소자를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 소자로 포함한다.
일반적으로 표시 장치는 화소들의 발광을 제어하기 위해 박막 트랜지스터들과 커패시터를 포함한다. 박막 트랜지스터는 예컨대 폴리 실리콘으로 이루어진 반도체층과, 상기 반도체층과 적어도 일부 중첩하는 게이트전극을 포함한다. 상기 반도체층은 채널 영역과 반도체 영역의 양 옆에 도펀트가 도핑된 소스/드레인영역을 포함한다. 상기 박막 트랜지스터의 특성에 따라 고품질의 표시 장치가 구현될 수 있는 바, 박막 트랜지스터의 품질 향상을 위한 많은 연구가 진행되고 있다.
본 발명의 실시예들은 고품질의 박막 트랜지스터 기판 및 이를 채용한 표시 장치를 제공한다.
본 발명의 일 실시예는, 기판; 상기 기판 상의 버퍼층; 상기 버퍼층 상에 배치되며, 제1도전영역, 제2도전영역, 및 상기 제1도전영역과 상기 제2도전영역 사이의 채널영역을 포함하는 반도체층; 상기 채널영역의 상측에 제1농도로 도핑된 제1도펀트; 상기 채널영역의 하측에 제2농도로 도핑되며, 상기 제1도펀트와 다른 종류의 제2도펀트; 상기 반도체층을 덮는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 채널영역과 중첩된 게이트전극;을 포함하는, 박막 트랜지스터 기판을 제공한다.
일 실시예에 있어서, 상기 제1도전영역 및 상기 제2도전영역에는 상기 제1도펀트가 제3농도로 도핑되며, 상기 제3농도는 상기 제1농도 보다 클 수 있다.
일 실시예에 있어서, 상기 제3농도는 상기 제1농도 보다 약 100 내지 1000배 클 수 있다.
일 실시예에 있어서, 상기 제2도펀트는 상기 버퍼층의 상측에 적어도 일부 도핑될 수 있다.
일 실시예에 있어서, 상기 채널영역에 도핑된 제1도펀트의 농도 및 제2도펀트의 농도는 약 1E11 내지 1E13 ions/cm2 의 범위 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층, 제2무기 배리어층이 순차 적층되어 구비되고,상기 제2무기 배리어층에는 상기 제1도펀트가 도핑될 수 있다.
일 실시예에 있어서, 상기 제2무기 배리어층에 도핑된 상기 제1도펀트의 농도는 약 1E11 내지 1E13 ions/cm2 의 범위 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 기판과 상기 버퍼층 사이에 배치된 배리어층;을 더 포함하고, 상기 배리어층에는 상기 제1도펀트가 도핑될 수 있다.
일 실시예에 있어서, 상기 제1도펀트는 붕소(B)이고, 상기 제2도펀트는 인(P)일 수 있다.
일 실시예에 있어서, 상기 제1도펀트의 최대 농도 위치는 상기 반도체층의 상면에서부터 깊이 50 내지 70 Å에 배치되며, 상기 제2도펀트의 최대 농도 위치는 깊이 200 내지 300 Å 사이에 배치될 수 있다.
본 발명의 다른 실시예는, 기판에 제1가속전압으로 제1도펀트를 주입하는 단계; 상기 기판에 버퍼층 및 반도체층을 형성하는 단계; 상기 버퍼층과 상기 반도체층의 경계영역에 제2가속전압으로 제2도펀트를 주입하는 단계; 상기 반도체층의 채널영역에 제3가속전압으로 제1도펀트를 주입하는 단계; 및 상기 반도체층의 소스영역 및 드레인영역에 제1도펀트를 주입하는 단계;를 포함하는, 박막 트랜지스터 기판의 제조방법을 제공한다.
일 실시예에 있어서, 상기 반도체층은 상기 제2도펀트를 주입하기 전에 비정질 실리콘에서 결정질 실리콘으로 결정화될 수 있다.
일 실시예에 있어서, 상기 제2가속전압은 상기 제3가속전압보다 클 수 있다.
일 실시예에 있어서, 상기 제2가속전압은 10 내지 40 KeV 사이의 값을 가지고, 상기 제3가속전압은 1 내지 5 KeV 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 반도체층의 소스영역 및 드레인영역에 주입된 제1도펀트의 농도는 상기 반도체층의 채널영역에 주입된 제1도펀트의 농도 보다 100 배 내지 1000배 클 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상에 배치된 버퍼층; 상기 버퍼층 상에 배치되며 박막 트랜지스터를 구비한 화소회로; 상기 화소회로와 전기적으로 연결된 표시 소자;를 포함하며, 상기 박막 트랜지스터는, 제1도전영역, 제2도전영역, 및 상기 제1도전영역과 상기 제2도전영역 사이의 채널영역을 포함하는 반도체층; 상기 채널영역의 상측에 제1농도로 도핑된 제1도펀트; 상기 채널영역의 하측에 제2농도로 도핑되며, 상기 제1도펀트와 다른 종류의 제2도펀트; 및 상기 채널영역과 중첩된 게이트전극;을 포함하는, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 제1도전영역 및 상기 제2도전영역에는 상기 제1도펀트가 제3농도로 도핑되며, 상기 제3농도는 상기 제1농도 보다 클 수 있다.
일 실시예에 있어서, 상기 제2도펀트는 상기 버퍼층의 상측에 적어도 일부 도핑될 수 있다.
일 실시예에 있어서, 상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층, 제2무기 배리어층이 순차 적층되어 구비되고, 상기 제2무기 배리어층에는 상기 제1도펀트가 도핑될 수 있다.
일 실시예에 있어서, 상기 기판과 상기 버퍼층 사이에 배치된 배리어층;을 더 포함하고, 상기 배리어층에는 상기 제1도펀트가 도핑될 수 있다.
일 실시예에 있어서, 상기 화소회로는, 상기 박막 트랜지스터와 중첩된 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 커패시터는 하부 전극 및 상부 전극을 포함하며, 상기 하부 전극은 상기 게이트전극과 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 표시 소자는 화소전극, 중간층, 및 대향전극을 포함하는 유기발광소자일 수 있다.
일 실시예에 있어서, 상기 표시 소자를 덮는 박막봉지층;을 더 포함하고, 상기 박막봉지층은 제1무기봉지층, 유기봉지층, 및 제2무기봉지층이 순차 적층될 수 있다.
상기한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 표시 장치에 포함된 박막 트랜지스터는 채널영역에 서로 다른 종류의 제1도펀트와 제2도펀트를 포함하고 있어 캐리어의 트랩/디트랩 현상을 최소화할 수 있다. 이에 따라, 이를 채용한 표시 장치는 순간 잔상 현상이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 도펀트가 주입된 위치를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 나타낸 순서도이다.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 순차적으로 나타낸 개략적인 단면도이다.
도 5는 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소를 구동하는 화소회로 및 이와 연결된 표시요소를 나타낸 등가회로도이다.
도 7은 본 발명의 일 실시에에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 박막 트랜지스터 기판을 개략적으로 도시한 단면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 박막 트랜지스터 기판에 도펀트가 주입된 위치를 나타낸 그래프이다.
도 1a를 참조하면, 박막 트랜지스터 기판(10)은 기판(100), 버퍼층(111), 및 박막 트랜지스터(TFT)를 포함할 수 있다. 본 명세서에서, 박막 트랜지스터 기판(10)은, 박막 트랜지스터(TFT)를 포함하는 모든 장치를 의미할 수 있다. 예컨대, 박막 트랜지스터 기판(10)은 복수의 박막 트랜지스터(TFT)가 배열된 박막 트랜지스터 어레이 기판이나 유기 발광 표시 장치, 무기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치일 수 있다.
본 실시예에 따른 박막 트랜지스터(TFT)는 서로 다른 종류의 제1도펀트(DP1) 및 제2도펀트(DP2)를 포함하는 반도체층(210), 및 반도체층(210)과 중첩 배치된 게이트전극(230)을 포함한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 일 실시예에 있어서, 기판(100)은 플렉서블 기판으로, 순차적으로 적층된 제1베이스층(101), 제1무기 배리어층(102), 제2베이스층(103) 및 제2무기 배리어층(104)을 포함할 수 있다. 제1베이스층(101)과 제2베이스층(103)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
제1무기 배리어층(102)과 제2무기 배리어층(104) 각각은 외부로부터의 불순물의 침투를 방지하는 배리어층으로서, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON)와 같은 무기물을 포함하며, 각각 단층구조 또는 다층구조를 가질 수 있다. 일부 실시예에서, 제1무기 배리어층(102)은 실리콘산화물(SiO2)과 비정질 실리콘층이 적층되어 구비될 수 있다.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 불순물 이온의 확산 및 수분이나 외기의 침투를 방지하고, 평탄화된 표면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 또는 실리콘산질화물(SiOxNy)으로 구비될 수 있다.
박막 트랜지스터(TFT)는 버퍼층(111) 상에 배치될 수 있다. 박막 트랜지스터(TFT)는 채널이 형성되는 반도체층(210), 채널이 형성되도록 전계를 인가하는 게이트전극(230), 및 반도체층(210)과 게이트전극(230) 사이에 개재되는 게이트 절연층(112)을 포함할 수 있다.
반도체층(210)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 반도체층(210)은 제1도전영역(210a), 제2도전영역(210b), 채널영역(210c)을 포함할 수 있다.
본 발명에 있어서, 반도체층(210)은 서로 다른 종류의 제1도펀트(DP1) 및 제2도펀트(DP2)를 포함한다. 제1도펀트(DP1)과 제2도펀트(DP2)는 다른 종류의 전하를 띌 수 있다.
박막 트랜지스터(TFT)가 P형 트랜지스터인 경우, 제1도펀트(DP1)은 13족 원소인 B(붕소), Al(알루미늄), Ga(갈륨), In(인듐) 등의 P형 도펀트이고, 제2도펀트(DP2)는 15족 원소 인 N(질소), P(인), As(비소) 등의 N형 도펀트일 수 있다. 박막 트랜지스터(TFT)가 N형 트랜지스터인 경우, 제1도펀트(DP1)은 N형 도펀트, 제2도펀트(DP2)는 P형 도펀트일 수 있다.
채널영역(210c)에서, 제1도펀트(DP1)는 채널영역(210c) 내부에서 기판(100)과 먼 상측에 제1농도로 도핑되고, 제2도펀트(DP2)는 채널영역(210c) 내부에서 기판(100)과 가까운 하측에 제2농도로 도핑될 수 있다. 제1농도 및 제2농도는 약 1E11 내지 1E13 (1Х1011 ~ 1Х1013) ions/cm2 의 범위를 가질 수 있다.
제1도펀트(DP1)의 위치와 제2도펀트(DP2)의 위치는 도핑시 도펀트의 가속전압에 의해서 조절될 수 있다. 도핑공정은 반도체층(210)의 상부에서 수행되는 바, 반도체층(210)에 제2도펀트(DP2)를 주입하는 가속전압은 제1도펀트(DP1)을 주입하는 가속전압보다 클 수 있다. 일부 실시에에서, 반도체층(210)에 제2도펀트(DP2)를 주입하는 가속전압은 약 10keV 내지 40keV일 수 있고, 반도체층(210)에 제1도펀트(DP1)를 주입하는 가속전압은 약 1 keV 내지 5keV 일 수 있다.
도 2a는 제1도펀트 및 제2도펀트를 주입한 반도체층(210)에 대해서, 반도체층(210)의 상면에서 부터 깊이 방향에 따른 제1도펀트(DP1) 및 제2도펀트(DP2)의 농도 분포를 측정한 그래프이다. 여기서, 제1도펀트(DP1)는 붕소(B)이며 3 keV의 가속전압으로 주입하였고, 제2도펀트(DP2)는 인(P)이며 23 keV 가속전압으로 주입하였다. 한편, 도 2a 및 도 2b에서 제1도펀트와 제2도펀트의 이온 농도를 측정한 단위는 ion/cm3 로, 본 명세서에서 제시한 이온 농도의 단위 ions/cm2 와 다름에 주의할 필요가 있다.
도 2a를 참조하면, 제1도펀트(DP1)는 반도체층(210)의 상면을 기준으로 깊이 0 ~ 200 Å까지 대부분 배치되며, 제1도펀트(DP1)의 농도의 최대값은 깊이 약 50 ~70 Å에 형성됨을 알 수 있다. 제2도펀트(DP2)는 반도체층(210)과 버퍼층(111)의 경계영역인 깊이 약 200 내지 500 Å에 배치됨을 알 수 있다. 즉, 제2도펀트(DP2)의 농도의 최대값은 깊이 약 230 내지 300 Å에 형성됨을 알 수 있다. 제1도펀트(DP1)의 최대 농도 위치와 제2도펀트(DP2)의 최대 농도 위치는 분리되어 형성될 수 있다.
제2도펀트(DP2)는 반도체층(210)과 버퍼층(111)의 경계 근처에 도핑되는 바, 제2도펀트(DP2)는 반도체층(210)의 하부에 배치된 버퍼층(111)에도 일부 도핑될 수 있다. 즉, 제2도펀트(DP2)는 상기 버퍼층(111)의 상측에 적어도 일부 도핑될 수 있다.
제1도전영역(210a) 및 제2도전영역(210b)에서, 제1도펀트(DP1)는 제1도전영역(210a) 및 제2도전영역(210b)에 전체적으로 제3농도로 도핑될 수 있다. 이 때, 제1도전영역(210a) 및 제2도전영역(210b) 중 하나는 소스영역, 나머지 하나는 드레인영역일 수 있다. 제3농도는 제1농도보다 크게 구비될 수 있다. 예컨대, 제3농도는 제1농도 보다 100배 내지 1000배 크게 구비될 수 있다. 제3농도는 1E14 내지 1E15 ions/cm2 일 수 있다.
채널영역(210c)의 상부 표면 근처에 제1도펀트(DP1)가 도핑됨에 따라, 채널영역(210c)에서 상측에서 전하들이 이동하는 표면 채널이 형성될 수 있다. 표면 채널이 형성됨에 따라 캐리어들의 트랩(trap)/디트랩(de trap) 현상이 줄어 들게된다. 이는 박막 트랜지스터(TFT)의 구동 속도가 빨라질 수 있음을 의미한다.
또한, 채널영역(210c)의 하측에 제1도펀트(DP1)와 다른 종류의 전하를 띄는 제2도펀트(DP2)를 도핑함으로써 채널영역(210c)에 매몰 채널(buried channel)이 형성되는 것을 방지할 수 있다. 채널영역(210c)에 제1도펀트(DP1)만 도핑되는 경우, 낮은 도핑농도로 도핑되기에 원하지 않는 매몰 채널(buried channel)이 형성될 수 있다. 본 실시예에서는 채널영역(210c)의 하측에 제2도펀트(DP2)를 도핑하여 상기 매몰 채널 현상을 방지할 수 있다.
게이트 절연층(112)은 반도체층(210)을 덮으며 버퍼층(111) 상에 배치될 수 있다. 게이트 절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 또는 하프늄산화물(HfO2) 등과 같은 무기 절연물을 포함할 수 있다. 게이트 절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
게이트전극(230)은 게이트 절연층(112) 상에 배치될 수 있다. 게이트전극(230)은 반도체층(210)과 적어도 일부 중첩될 수 있다. 게이트전극(230)은 반도체층(210)의 채널영역(210c)과 중첩하여 배치될 수 있다. 게이트전극(230)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
일부 실시예에 있어서, 기판(100)의 제2무기 배리어층(104)에는 제1도펀트(DP1)가 도핑될 수 있다. 제1도펀트(DP1) 제2무기 배리어층(104)에 1E11~1E13 ions/cm2 의 농도로 도핑될 수 있다. 제1도펀트(DP1)은 제2무기 배리어층(104)의 두께의 중간에 최대 농도가 분포되도록 도핑될 수 있다.
도 2b는 본 실시예에 따라 제1도펀트를 주입한 제2무기 배리어층(104)에 대해서, 제2무기 배리어층(104)의 상면에서 부터 깊이 방향에 따른 제1도펀트(DP1)의 농도 분포를 측정한 그래프이다. 여기서, 제1도펀트(DP1)은 붕소(B)이며 25keV의 가속전압으로 주입하였다.
도 2b를 참조하면, 제1도펀트(DP1)는 제2무기 배리어층(104)의 상면을 기준으로 약 1500 내지 3500 Å의 깊이에 분포됨을 알 수 있다. 즉, 제1도펀트(DP1)의 최대 농도 위치는 제2무기 배리어층(104)의 중간 영역에 형성될 수 있다. 제1도펀트(DP1)의 농도는 약 1E11 내지 1E13 ions/cm2 일 수 있다.
제2무기 배리어층(104)에 제1도펀트(DP1)가 도핑됨에 따라, 반도체층(210)과 버퍼층(111)의 경계에 배치된 제2도펀트(DP2)와의 상호작용에 의해서 제2무기 배리어층(104)에 분극 현상이 유도되며, 제2무기 배리어층(104)의 유전율이 개선될 수 있다. 이에 따라, 박막 트랜지스터(TFT)의 성능이 개선될 수 있다.
즉, 제2무기 배리어층(104)의 제1도펀트(DP1), 반도체층(210)과 버퍼층(111)의 경계에 배치된 제2도펀트(DP2), 채널영역(210c) 상측에 배치된 제1도펀트(DP1)의 상호작용에 따라, 채널영역(210c)의 채널이 표면 근처에 형성되어 캐리어의 트랩/디트랩 현상이 감소하는 효과를 극대화 할 수 있다.
도 1a에서는 기판(100)이 제1베이스층(101), 제1무기 배리어층(102), 제2베이스층(103) 및 제2무기 배리어층(104)이 적층되어, 제2무기 배리어층(104)에 제2도펀트(DP2)가 도핑된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
도 1b에서와 같이, 기판(100)과 버퍼층(111) 사이에 별도의 무기 배리어층(105)이 배치되어, 제2도펀트(DP2)가 무기 배리어층(105)에 도핑될 수 있다. 무기 배리어층(105)는 실리콘산화물(SiO2), 실리콘질화물(SiNX), 또는 실리콘산질화물(SiOxNy)으로 구비될 수 있다. 제2도펀트(DP2)는 무기 배리어층(105)의 중간 영역에 최대 도핑 농도를 가질 수 있으며, 제2도펀트(DP2)의 농도는 약 1E11 내지 1E13 ions/com2일 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 나타낸 순서도이고, 도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법을 순차적으로 나타낸 개략적인 단면도이다.
먼저, 도 4a를 참조하면, 기판(100)에 제1도펀트(DP1)을 주입한다.(단계 S1)
기판(100)은 제1베이스층(101), 제1무기 배리어층(102), 제2베이스층(103) 및 제2무기 배리어층(104)을 순차 적층하여 형성할 수 있다. 제2무기 배리어층(104)는 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy) 등의 무기물을 포함할 수 있으며, CVD(chemical vapor despostion) 또는 ALD(atomic layer deposition)를 통해 증착될 수 있다.
제1도펀트(DP1)는 기판(100)의 상측에 배치된 제2무기 배리어층(104)의 중간영역에 최대 농도가 되도록 주입될 수 있다. 이 때, 제1도펀트(DP1)는 10 내지 40 keV의 가속전압으로 도핑될 수 있으며, 도핑 농도는 1E11 내지 1E13 ions/cm2 일 수 있다. 일부 실시에에서, 제1도펀트(DP1)의 가속전압은 약 25 keV , 농도는 약 1E12 ions/cm2 일 수 있다.
그 다음, 도4b를 참조하면, 기판(100)의 상면에 버퍼층(111) 및 비정질 반도체층을 순차 증착 한다.(단계 S2)
버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy) 등의 무기물을 포함할 수 있으며, CVD(chemical vapor despostion) 또는 ALD(atomic layer deposition)를 통해 증착될 수 있다. 그 다음, 버퍼층(111) 상부에 비정질 반도체층, 예컨대, 비정질 실리콘층을 증착한다.
그 다음, 비정질 반도체층을 결정화하여 결정질 반도체층(210')을 형성한다. (단계 S3)
비정질 실리콘층은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화되어 폴리 실리콘층으로 형성될 수 있다.
그 다음, 결정질 반도체층(210')의 상부에서 제2도펀트(DP2)를 주입한다. (단계 S4)
제2도펀트(DP2)는 버퍼층(111)과 결정질 반도체층(210')의 경계영역에 최대 농도가 되도록 주입될 수 있다. 이 때, 제2도펀트(DP2)는 10 내지 40 keV의 가속전압으로 도핑될 수 있으며, 도핑 농도는 1E11 내지 1E13 ions/cm2 일 수 있다. 일부 실시에에서, 제2도펀트(DP2)의 가속전압은 약 23 keV , 농도는 약 5E11 ions/cm2 일 수 있다.
반도체층을 결정화하기 전에 제2도펀트(DP2)를 주입하고 반도체층을 결정화하는 경우 제2도펀트(DP2)의 위치가 틀어질 수 있는 바, 제2도펀트(DP2)는 반도체층을 결정화한 후에 주입하는 것이 바람직하다.
그 다음, 도 4c를 참조하면, 결정질 반도체층(210')의 상부에 제1도펀트(DP1)을 주입한다. (단계 S5)
제1도펀트(DP1)는 결정질 반도체층(210')의 상부에 최대 농도가 되도록 주입될 수 있다. 이 때, 제1도펀트(DP1)는 1 내지 5 keV의 가속전압으로 도핑될 수 있으며, 도핑 농도는 1E11 내지 1E13 ions/cm2 일 수 있다. 일부 실시에에서, 제2도펀트(DP2)의 가속전압은 약 3 keV , 농도는 약 1.5E12 ions/cm2 일 수 있다.
그 다음, 도 4d를 참조하면, 결정질 반도체층(210')을 패터닝하여 반도체층(210)을 형성한다. 결정질 반도체층(210')은 실리콘층은 마스크(미도시)를 이용한 포토리소그래피 공정에 의해 반도체층(210)으로 패터닝될 수 있다.
그 다음, 기판(100) 상에 반도체층(210)을 덮는 게이트 절연층(112) 및 게이트전극(230)을 형성한다. (단계 S6)
게이트 절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등의 무기물을 포함할 수 있으며, CVD(chemical vapor despostion) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
게이트전극(230)은 몰리브덴(Mo), 티타늄(Ti) 등의 금속층을 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성한 후, 패터닝하여 형성할 수 있다.
그 다음, 도 4e를 참조하면, 게이트전극(230)을 마스크로 하여 반도체층(210)에 제1도펀트(DP1)를 주입한다. (단계 S7)
이 때, 제1도펀트(DP1)는 10 내지 40 keV의 가속전압으로 도핑될 수 있으며, 도핑 농도는 1E14 내지 1E15 ions/cm2 일 수 있다. 이에 따라, 반도체층(210)에는 채널영역(210c) 및 그 양측에 배치된 제1도전영역(210a) 및 제2도전영역(210b)이 형성될 수 있다. 제1도전영역(210a) 및 제2도전영역(210b)는 소스/드레인영역의 역할을 할 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 5를 참조하면, 표시 장치(1)의 기판(100)은 표시영역(DA) 및 표시영역(DA) 주변의 주변영역(PA)으로 구획될 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
각 화소(P)는 유기 발광 다이오드(organic light emitting diode) 또는 무기발광다이오드와 같은 표시소자(display device)를 포함하며, 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 즉, 각 화소(P)는 박막 트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔선(SL) 및 상기 스캔선(SL)과 교차하는 데이터선(DL), 및 구동 전압선(PL)과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되며, 데이터선(DL) 및 구동 전압선(PL)은 y 방향으로 연장되어 구비될 수 있다.
화소회로의 구동에 의해서 각 화소(P)는 빛을 방출할 수 있으며, 표시영역(DA)은 화소(P)들에서 방출되는 빛을 통해 소정의 이미지를 제공한다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 발광영역으로 정의될 수 있다.
주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는다. 주변영역(PA)에는 화소(P)들의 구동을 위한 내장 구동회로부, 전원공급배선, 및 구동회로부를 포함하는 인쇄회로기판이나 드라이버 IC가 연결되는 단자부 등이 배치될 수 있다.
본 발명의 실시예에 따른 표시 장치(1)는 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 양자점 표시 장치(Quantum dot display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 후술할 특징은 전술한 바와 같은 다양한 방식의 표시 장치에 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소를 구동하는 화소회로 및 이와 연결된 표시요소를 나타낸 등가회로도이다.
도 6을 참조하면, 일 실시예에 따른 화소회로(PC1)는 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 및 커패시터(Cst)는 제1 내지 제3 스캔 신호(Sn, Sn-1, Sn+1)을 각각 전달하는 제1 내지 제3 스캔선(SL, SL-1, SL+1), 데이터 전압(Dm)을 전달하는 데이터선(DL), 발광 제어 신호(En)를 전달하는 발광 제어선(EL), 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 초기화 전압(Vint)을 전달하는 초기화 전압선(VL) 및 공통 전압(ELVSS)이 인가되는 대향전극에 연결될 수 있다.
제1 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 박막 트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 박막 트랜지스터(T1)는 구동 박막 트랜지스터로 지칭되고, 제2 박막 트랜지스터(T2)는 스캔 박막 트랜지스터로 지칭되고, 제3 박막 트랜지스터(T3)는 보상 박막 트랜지스터로 지칭되고, 제4 박막 트랜지스터(T4)는 게이트 초기화 박막 트랜지스터로 지칭되고, 제5 박막 트랜지스터(T5)는 제1 발광 제어 박막 트랜지스터로 지칭되고, 제6 박막 트랜지스터(T6)는 제2 발광 제어 박막 트랜지스터로 지칭되고, 제7 박막 트랜지스터(T7)는 애노드 초기화 박막 트랜지스터로 지칭될 수 있다.
커패시터(Cst)는 구동 전압선(PL)과 구동 박막 트랜지스터(T1)의 구동 게이트(G1) 사이에 연결된다. 커패시터(Cst)는 구동 전압선(PL)에 연결되는 상부 전극(CE2), 및 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 하부 전극(CE1)을 가질 수 있다.
구동 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전압선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 구동 전류(IOLED)의 크기를 제어할 수 있다. 구동 박막 트랜지스터(T1)는 커패시터(Cst)의 하부 전극(CE1)에 연결되는 구동 게이트(G1), 제1 발광 제어 박막 트랜지스터(T5)를 통해 구동 전압선(PL)에 연결되는 구동 소스(S1), 제2 발광 제어 박막 트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)에 연결되는 구동 드레인(D1)을 가질 수 있다.
구동 박막 트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(IOLED)를 유기 발광 다이오드(OLED)에 출력할 수 있다. 구동 전류(IOLED)의 크기는 구동 박막 트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 유기 발광 다이오드(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(IOLED)를 수신하고, 구동 전류(IOLED)의 크기에 따른 밝기로 발광할 수 있다.
스캔 박막 트랜지스터(T2)는 제1 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 전달한다. 스캔 박막 트랜지스터(T2)는 제1 스캔선(SL)에 연결되는 스캔 게이트(G2), 데이터선(DL)에 연결되는 스캔 소스(S2), 및 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 연결되는 스캔 드레인(D2)을 가질 수 있다.
보상 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1) 사이에 직렬로 연결되며, 제1 스캔 신호(Sn)에 응답하여 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1)를 서로 연결한다. 보상 박막 트랜지스터(T3)는 제1 스캔선(SL)에 연결되는 보상 게이트(G3), 구동 박막 트랜지스터(T1)의 구동 드레인(D1)에 연결되는 보상 소스(S3), 및 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 보상 드레인(D3)을 가질 수 있다. 도 6에서는 보상 박막 트랜지스터(T3)가 서로 직렬로 연결되는 2개의 박막 트랜지스터를 포함하는 것으로 도시하고 있으나, 보상 박막 트랜지스터(T3)는 한 개의 박막 트랜지스터로 구성될 수 있다.
게이트 초기화 박막 트랜지스터(T4)는 제2 스캔 신호(Sn-1)에 응답하여 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 인가한다. 게이트 초기화 박막 트랜지스터(T4)는 제2 스캔선(SL-1)에 연결되는 제1 초기화 게이트(G4), 구동 박막 트랜지스터(T1)의 구동 게이트(G1)에 연결되는 제1 초기화 소스(S4), 및 초기화 전압선(VL)에 연결되는 제1 초기화 드레인(D4)을 가질 수 있다. 도 6에서는 게이트 초기화 박막 트랜지스터(T4)가 서로 직렬로 연결되는 2개의 박막 트랜지스터를 포함하는 것으로 도시하고 있으나, 게이트 초기화 박막 트랜지스터(T4)는 한 개의 박막 트랜지스터로 구성될 수 있다
애노드 초기화 박막 트랜지스터(T7)는 제3 스캔 신호(Sn+1)에 응답하여 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 애노드 초기화 박막 트랜지스터(T7)는 제3 스캔선(SL+1)에 연결되는 제2 초기화 게이트(G7), 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 초기화 소스(S7), 및 초기화 전압선(VL)에 연결되는 제2 초기화 드레인(D7)을 가질 수 있다.
제1 발광 제어 박막 트랜지스터(T5)는 발광 제어 신호(En)에 응답하여 구동 전압선(PL)과 구동 박막 트랜지스터(T1)의 구동 소스(S1)를 서로 접속할 수 있다. 제1 발광 제어 박막 트랜지스터(T5)는 발광 제어선(EL)에 연결되는 제1 발광 제어 게이트(G5), 구동 전압선(PL)에 연결되는 제1 발광 제어 소스(S5), 및 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 연결되는 제1 발광 제어 드레인(D5)을 가질 수 있다.
제2 발광 제어 박막 트랜지스터(T6)는 발광 제어 신호(En)에 응답하여 구동 박막 트랜지스터(T1)의 구동 드레인(D1)과 유기 발광 다이오드(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(EL)에 연결되는 제2 발광 제어 게이트(G6), 구동 박막 트랜지스터(T1)의 구동 드레인(D1)에 연결되는 제2 발광 제어 소스(S6), 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 발광 제어 드레인(D6)을 가질 수 있다.
제2 스캔 신호(Sn-1)는 이전 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(Sn+1)는 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(Sn+1)는 다음 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다.
일 실시예에서, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다.
다른 실시예로, 제1 내지 제7 박막 트랜지스터(T1 내지 T7) 중 일부 반도체층은 저온 폴리실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 산화물 반도체로 형성될 수도 있다. 산화물 반도체는 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체는 ITZO(InSnZnO) 반도체, IGZO(InGaZnO) 반도체 등일 수 있다.
이하에서 일 실시예에 따른 표시 장치(1)의 한 화소의 구체적인 동작 과정을 상세히 설명한다. 도 6에 도시된 바와 같이, 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 P형 MOSFET인 것으로 가정한다.
우선, 하이 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막 트랜지스터(T5)와 제2 발광 제어 박막 트랜지스터(T6)가 턴 오프되고, 구동 박막 트랜지스터(T1)는 구동 전류(IOLED)의 출력을 멈추고, 유기 발광 다이오드(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(Sn-1)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 박막 트랜지스터(T4)가 턴 온되며, 초기화 전압(Vint)은 구동 박막 트랜지스터(T1)의 구동 게이트(G1), 즉, 커패시터(Cst)의 하부 전극(CE1)에 인가된다. 커패시터(Cst)에는 구동 전압(ELVDD)과 초기화 전압(Vint)의 차(ELVDD - Vint)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(Sn)가 수신되는 데이터 기입 기간 동안, 스캔 박막 트랜지스터(T2)와 보상 박막 트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 박막 트랜지스터(T1)의 구동 소스(S1)에 수신된다. 보상 박막 트랜지스터(T3)에 의해 구동 박막 트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 박막 트랜지스터(T1)의 게이트 전압은 초기화 전압(Vint)에서 상승한다. 구동 박막 트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 박막 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 박막 트랜지스터(T1)이 턴 오프되면서 구동 박막 트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(Sn+1)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 박막 트랜지스터(T7)가 턴 온되며, 초기화 전압(Vint)은 유기 발광 다이오드(OLED)의 애노드에 인가된다. 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가하여 유기 발광 다이오드(OLED)를 완전히 비발광시킴으로써, 다음 프레임에 화소(PX)가 블랙 계조에 대응하는 데이터 전압(Dm)을 수신하였지만, 유기 발광 다이오드(OLED)가 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(Sn)와 제3 스캔 신호(Sn+1)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막 트랜지스터(T5)와 제2 발광 제어 박막 트랜지스터(T6)가 턴 온되고, 구동 박막 트랜지스터(T1)는 커패시터(Cst)에 저장되었던 전압, 즉, 구동 박막 트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 박막 트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(IOLED)를 출력하고, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)의 크기에 대응하는 휘도로 발광할 수 있다.
도 7은 본 발명의 일 실시에에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 1a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 표시 장치는 기판(100) 및 기판(100) 상에 배치된 화소회로(PC), 화소회로(PC)와 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함한다. 화소회로(PC)는 박막 트랜지스터(TFT) 및 커패시터(Cst)를 포함할 수 있다.
박막 트랜지스터(TFT)는 도 1a를 참조하여 설명한 박막 트랜지스터(TFT)일 수 있으며, 구동 박막 트랜지스터일 수 있다. 박막 트랜지스터(TFT)의 반도체층(210)에는 서로 다른 종류의 제1도펀트(DP1) 및 제2도펀트(DP2)가 포함될 수 있다.
반도체층(210)의 채널영역(210c)의 상측에는 제1도펀트(DP1)가 배치되며, 반도체층(210)의 채널영역(210c)의 하측에는 제2도펀트(DP2)가 배치될 수 있다. 반도체층(210)의 제1도전영역(210a) 및 제2도전영역(210b)에는 채널영역(210c)에 도핑된 제1도펀트(DP1)의 농도보다 큰 농도로 도핑된 제1도펀트(DP1)이 배치될 수 있디. 채널영역(210c)에 도핑된 제1도펀트(DP1)의 농도는 약 1E11 내지 1E13 ions/cm2일 수 있다. 제1도전영역(210a) 및 제2도전영역(210b)에 도핑된 제1도펀트(DP1)의 농도는 약 1E14 내지 1E15 ions/cm2일 수 있다. 채널영역(210c)에 도핑된 제2도펀트(DP2)의 농도는 약 1E11 내지 1E13 ions/cm2일 수 있다. 일부 실시예에서, 제1도펀트(DP1)은 붕소(B)일 수 있으며, 제2도펀트(DP2)는 인(P)일 수 있다.
한편, 제2도펀트(DP2)는 반도체층(210)과 버퍼층(111)의 경계에 도핑되는 바, 버퍼층(111)의 상측에도 제2도펀트(DP2)가 배치될 수 있다. 기판(100)의 제2무기 배리어층(104)에는 제1도펀트(DP1)가 도핑될 수 있다. 제2무기 배리어층(104)에 도핑된 제1도펀트(DP1)의 농도는 약 1E11 내지 1E13 ions/cm2일 수 있다.
박막 트랜지스터(TFT)의 게이트전극(230)의 상부에는 절연층(113)이 배치될 수 있다. 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 등과 같은 무기 절연물을 포함할 수 있다. 절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
박막 트랜지스터(TFT)의 게이트전극(230) 상에는 커패시터(Cst)가 중첩되어 형성될 수 있다. 커패시터(Cst)는 하부 전극(CE1) 및 상부 전극(CE2)을 포함한다. 하부 전극(CE1)과 상부 전극(CE2) 사이에는 절연층(113)이 배치될 수 있다. 이 때, 게이트전극(230)은 박막 트랜지스터(TFT)의 게이트전극으로서의 기능뿐만 아니라, 커패시터(Cst)의 하부 전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 게이트전극(230)과 하부 전극(CE1)은 일체(一體)일 수 있다. 절연층(113) 상에는 하부 전극(CE1)과 적어도 일부 중첩되도록 상부 전극(CE2)이 배치될 수 있다.
하부 전극(CE1) 및 상부 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
층간절연층(115)는 상기 상부 전극(CE2)를 덮으며 형성된다. 층간절연층(115) 상부에는 도전층(CM)이 배치될 수 있다. 도전층(CM)은 화소회로(PC)의 복수의 트랜지스터들 중 하나의 일 전극과 화소전극(310)을 전기적으로 연결하는 연결전극일 수 있다.
유기절연층(120)은 상기 도전층(CM)을 덮으며 상기 층간절연층(115) 상에 배치될 수 있다. 유기절연층(120)은 단층 또는 다층으로 구비될 수 있다.
유기절연층(120)은 감광성 폴리이미드, 폴리이미드(polyimide), Polystyrene(PS), 폴리카보네이트, BCB(Benzocyclobutene), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다.
또는, 유기절연층(120)은 실록산계 유기물질로 구비될 수 있다. 실록산계 유기물질은 헥사메틸디실록산(Hexamethyldisiloxane), 옥타메틸트리실록산(Octamethyltrisiloxane), 데카메틸테트라실록산(Decamethyltetrasiloxane), 도데카메틸펜타실록산(Dodecamethylpentasiloxane) 및 폴리디메틸실록산(Polydimethylsiloxanes)을 포함할 수 있다. 유기절연층(120)은 박막 트랜지스터들을 덮는 보호막 역할을 할 수 있다.
유기절연층(120) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기 발광 다이오드(OLED)가 위치할 수 있다.
화소전극(310)은 유기절연층(120)에 정의된 콘택홀을 통해 도전층(CM)과 전기적으로 연결될 수 있으며, 도전층(CM)을 통해 화소회로(PC)에 포함된 박막 트랜지스터들과 연결될 수 있다. 화소전극(310)은 제1박막 트랜지스터(TFT1)와 직접 연결되거나, 발광을 제어하는 기능을 하는 다른 박막 트랜지스터(미도시)를 경유하여 제1박막 트랜지스터(TFT1)와 간접적으로 연결될 수도 있다.
화소전극(310)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 화소전극(310)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
유기절연층(120) 상부에는 화소정의막(125)이 배치될 수 있다. 이 화소정의막(125)은 화소전극(310)의 가장자리를 덮으며, 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(125)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기 발광 다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
중간층(320)의 상부에는 대향전극(330)이 배치된다. 대향전극(330)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(330)은 복수의 유기 발광 다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)들에 대응할 수 있다.
유기 발광 다이오드(OLED) 상부에는 박막봉지층(400)이 배치될 수 있다. 유기 발광 다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시영역을 덮으며 표시영역의 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮으며, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 표시영역에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 유기 발광 다이오드(OLED)로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (24)

  1. 기판;
    상기 기판 상의 버퍼층;
    상기 버퍼층 상에 배치되며, 제1도전영역, 제2도전영역, 및 상기 제1도전영역과 상기 제2도전영역 사이의 채널영역을 포함하는 반도체층;
    상기 채널영역의 상측에 제1농도로 도핑된 제1도펀트;
    상기 채널영역의 하측에 제2농도로 도핑되며, 상기 제1도펀트와 다른 종류의 제2도펀트;
    상기 반도체층을 덮는 게이트 절연층; 및
    상기 게이트 절연층 상에서 상기 채널영역과 중첩된 게이트전극;을 포함하는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1도전영역 및 상기 제2도전영역에는 상기 제1도펀트가 제3농도로 도핑되며, 상기 제3농도는 상기 제1농도 보다 큰, 박막 트랜지스터 기판.
  3. 제2항에 있어서, 상기 제3농도는 상기 제1농도 보다 약 100 내지 1000배 큰, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 제2도펀트는 상기 버퍼층의 상측에 적어도 일부 도핑된, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 채널영역에 도핑된 제1도펀트의 농도 및 제2도펀트의 농도는 약 1E11 내지 1E13 ions/cm2 의 범위 사이의 값을 가지는, 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층, 제2무기 배리어층이 순차 적층되어 구비되고,
    상기 제2무기 배리어층에는 상기 제1도펀트가 도핑된, 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 제2무기 배리어층에 도핑된 상기 제1도펀트의 농도는 약 1E11 내지 1E13 ions/cm2 의 범위 사이의 값을 가지는, 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 기판과 상기 버퍼층 사이에 배치된 배리어층;을 더 포함하고,
    상기 배리어층에는 상기 제1도펀트가 도핑된, 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 제1도펀트는 붕소(B)이고, 상기 제2도펀트는 인(P)인, 박막 트랜지스터 기판.
  10. 제1항에 있어서,
    상기 제1도펀트의 최대 농도 위치는 상기 반도체층의 상면에서부터 깊이 50 내지 70 Å에 배치되며, 상기 제2도펀트의 최대 농도 위치는 깊이 200 내지 300 Å 사이에 배치되는, 박막 트랜지스터 기판.
  11. 기판에 제1가속전압으로 제1도펀트를 주입하는 단계;
    상기 기판에 버퍼층 및 반도체층을 형성하는 단계;
    상기 버퍼층과 상기 반도체층의 경계영역에 제2가속전압으로 제2도펀트를 주입하는 단계;
    상기 반도체층의 채널영역에 제3가속전압으로 제1도펀트를 주입하는 단계; 및
    상기 반도체층의 소스영역 및 드레인영역에 제1도펀트를 주입하는 단계;를 포함하는, 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서,
    상기 반도체층은 상기 제2도펀트를 주입하기 전에 비정질 실리콘에서 결정질 실리콘으로 결정화된, 박막 트랜지스터 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제2가속전압은 상기 제3가속전압보다 큰, 박막 트랜지스터 기판의 제조방법.
  14. 제13항에 있어서,
    상기 제2가속전압은 10 내지 40 KeV 사이의 값을 가지고, 상기 제3가속전압은 1 내지 5 KeV 사이의 값을 가지는, 박막 트랜지스터 기판의 제조방법.
  15. 제11항에 있어서,
    상기 반도체층의 소스영역 및 드레인영역에 주입된 제1도펀트의 농도는 상기 반도체층의 채널영역에 주입된 제1도펀트의 농도 보다 100 배 내지 1000배 큰, 박막 트랜지스터 기판의 제조방법.
  16. 기판;
    상기 기판 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되며 박막 트랜지스터를 구비한 화소회로;
    상기 화소회로와 전기적으로 연결된 표시 소자;를 포함하며,
    상기 박막 트랜지스터는,
    제1도전영역, 제2도전영역, 및 상기 제1도전영역과 상기 제2도전영역 사이의 채널영역을 포함하는 반도체층;
    상기 채널영역의 상측에 제1농도로 도핑된 제1도펀트;
    상기 채널영역의 하측에 제2농도로 도핑되며, 상기 제1도펀트와 다른 종류의 제2도펀트; 및
    상기 채널영역과 중첩된 게이트전극;을 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제1도전영역 및 상기 제2도전영역에는 상기 제1도펀트가 제3농도로 도핑되며, 상기 제3농도는 상기 제1농도 보다 큰, 표시 장치.
  18. 제16항에 있어서,
    상기 제2도펀트는 상기 버퍼층의 상측에 적어도 일부 도핑된, 표시 장치.
  19. 제16항에 있어서,
    상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층, 제2무기 배리어층이 순차 적층되어 구비되고,
    상기 제2무기 배리어층에는 상기 제1도펀트가 도핑된, 표시 장치.
  20. 제16항에 있어서,
    상기 기판과 상기 버퍼층 사이에 배치된 배리어층;을 더 포함하고,
    상기 배리어층에는 상기 제1도펀트가 도핑된, 표시 장치.
  21. 제16항에 있어서,
    상기 화소회로는, 상기 박막 트랜지스터와 중첩된 커패시터를 더 포함하는, 표시 장치.
  22. 제21항에 있어서,
    상기 커패시터는 하부 전극 및 상부 전극을 포함하며, 상기 하부 전극은 상기 게이트전극과 일체로 구비된, 표시 장치.
  23. 제16항에 있어서,
    상기 표시 소자는 화소전극, 중간층, 및 대향전극을 포함하는 유기발광소자인, 표시 장치.
  24. 제16항에 있어서,
    상기 표시 소자를 덮는 박막봉지층;을 더 포함하고,
    상기 박막봉지층은 제1무기봉지층, 유기봉지층, 및 제2무기봉지층이 순차 적층된, 표시 장치.


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