KR20040032401A - 박막 트랜지스터 및 그 제조방법 - Google Patents
박막 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR20040032401A KR20040032401A KR1020020061523A KR20020061523A KR20040032401A KR 20040032401 A KR20040032401 A KR 20040032401A KR 1020020061523 A KR1020020061523 A KR 1020020061523A KR 20020061523 A KR20020061523 A KR 20020061523A KR 20040032401 A KR20040032401 A KR 20040032401A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- amorphous silicon
- polycrystalline silicon
- thin film
- buffer layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 82
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 239000010408 film Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000001678 irradiating effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract 6
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 238000002425 crystallisation Methods 0.000 description 13
- 230000008025 crystallization Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000011521 glass Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 전기 전도도가 높은 다결정 실리콘을 갖는 박막트랜지스터 및 그 제조방법에 관한 것으로, 본 발명의 박막트랜지스터는 버퍼층의 하부에 제 1 비정질 실리콘층을 형성하여 버퍼층 상부에 형성된 제 2 비정질 실리콘층의 결정화 공정시 엑시머 레이저의 노광에 의해 상기 제 1 및 제 2 비정질 실리콘층이 동시에 용융되고, 노광이 완료되면 상기 제 1 비정질 실리콘으로부터 열에너지를 공급받아 용융된 제 2 비정질 실리콘층이 응고되는 속도를 느리게 만듦으로써 그레인(Grain) 크기가 커지기 때문에 전기 전도도가 높아질 수 있다.
Description
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히, 버퍼층 상하부에 각각 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘의 결정화 공정시 그레인(Grain) 크기를 크게 하여 전기전도도를 높일 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
최근, 정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 특징 및 장점과 배치되는 면이 많이 있다. 따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 형성된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판 (TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1, 제 2 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 실(seal)재에 의해 합착되고 상기 두 기판 사이에 액정이 형성된다.
상기 박막트랜지스터는 반도체 박막의 특성에 따라 비정질(Amorphous) 실리콘 타입과 다결정(Poly) 실리콘 타입으로 크게 나눌 수 있다.
상기 두 경우 모두 공정비용을 줄이고, 수율을 높이기 위해 공정에서의 노광단계의 수를 줄이려는 노력이 이루어지고 있는데, 비정질 실리콘의 경우 낮은 온도에서 화학 기상 증착법(CVD: Chemical Vapor Deposition)을 이용하여 형성할 수 있으므로, 유리기판을 이용하는 액정표시장치의 특성상 유리한 점이 있다. 그러나 비정질 실리콘의 경우 캐리어의 이동도가 낮기 때문에 빠른 동작 특성을 요하는 구동회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 액정표시장치의 구동을 위한 IC를 별도로 제작하여 액정패널 주변부에 부착하여 사용해야 한다는 것을 의미하며, 구동모듈을 위한 공정이 증가하여 액정표시장치의 제작비용이 상승하게 된다.
한편, 다결정 실리콘층은 비정질 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동 회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로, 다결정 실리콘층을 액정표시장치의 박막트랜지스터 형성을 위한 반도체 박막으로 사용할 경우, 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 박막트랜지스터 소자와 구동 회로용 트랜지스터 소자를 함께 형성할 수 있다. 이는 액정표시장치 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 액정표시장치의 소비전력을 낮출 수 있도록 한다.
상기와 같은 액정표시장치 뿐만 아니라 EL 표시장치에서도 박막트랜지스터가 이용되고 있다.
먼저, 액정표시장치에서, 비정질 실리콘 타입의 박막트랜지스터는, 300℃ 정도의 온도에서 제조할 수 있기 때문에 저가의 투광성 유리기판을 사용할 수 있다는충분히 적용할 수 있는 n 형 TFT 의 이동도가 1cm2/Vs로 작고, 또한 p 형 박막트랜지스터에 대해서는 실용적인 이동도를 얻을 수 없으며, 이 때문에 주변회로에 적용할 수 없으므로 IC 칩을 기판 상에 실장하여 주변회로를 구성하고 있었다.
그러나, 다결정 실리콘층을 사용하는 경우, 기판에 다결정 실리콘층 박막을 형성하기 위해서는 먼저 비정질 실리콘 박막을 저온 CVD 공정을 통해 형성하고, 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 더 필요하다.
또한 상기와 같은 액정표시장치 뿐만 아니라 EL 표시장치 또는 반도체 메모리 장치에서도 박막트랜지스터가 널리 이용되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 박막 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1a 내지 1f는 종래 기술에 따른 박막트랜지스터의 공정 단면도이다.
도 1a에 도시된 바와 같이, 세정된 기판(10) 상에 절연물질로써 산화 실리콘을 이용하여 버퍼층(11)을 형성하고, 상기 버퍼층 상에 저온 CVD 증착법을 이용하여 비정질 실리콘층(12)을 증착한다.
도 1b와 같이, 엑시머 레이저를 이용하여 상기 비정질 실리콘층(12)을 다결정 실리콘층(13)으로 결정화시킨다.
이때, 상기 비정질 실리콘층은 상기 엑시머 레이저의 열에너지에 의해 순간 용융된 후 응고되면서 그레인(Grain) 크기가 커짐으로써 다결정 실리콘층(13)으로 결정화된다.
도 1c와 같이, 상기 결정화된 다결정 실리콘층(13)을 선택적으로 제거하여 박막트랜지스터의 활성층을 형성한다.
도 1d와 같이, 상기 다결정 실리콘층(13)을 포함한 기판에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막(14)위에 금속층을 증착하고 선택적으로 상기 금속층과 게이트 절연막(14)을 제거하여 게이트 전극(15)을 형성한다.
도 1e와 같이, 상기 게이트 전극(15)을 마스크로 이용하여 상기 다결정 실리콘층(13)에 불순물(예를 들면; 인(Phosphorus)) 이온을 주입하여 불순물 영역(13a)을 형성한다.
이때, 상기 이온 주입법에 의해 도핑되는 불순물 영역(13a)은 상기 이온에 의해 손상을 받기 쉽고 상기 표면 및 벌크(Bulk)층의 다결정 실리콘층(13)이 비정질화 될 수 있기 때문에 상기 표면 및 벌크층의 안정화 및 결정화를 위해 엑시머 레이저 광 또는 고열을 이용하여 활성화할 수도 있다.
그리고, 도 1f 내지 도 1g와 같이, 게이트 전극(15)이 형성된 기판(10) 전면에 중간층을 형성하고, 상기 불순물 영역(13a)이 노출되도록 상기 중간층에 콘택홀(contact hole)을 형성하고, 상기 콘택홀을 통해 상기 불순물 영역(13a)에 전기적으로 연결되도록 소스/드레인 전극(17a,17b)을 형성한다.
그러나, 이와 같은 종래 기술의 박막트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
종래 기술의 박막트랜지스터 제조방법은 엑시머 레이저광을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화할 경우, 상기 비정질 실리콘에 흡수된 상기 엑시머 레이저광의 에너지가 상기 비정질 실리콘의 상 하부로 쉽게 소산되어 열에너지 유지 시간이 짧으므로 다결정 실리콘층의 그레인 크기가 작아지기 때문에 전기전도도가 떨어지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 버퍼층 상하부에 각각 비정질 실리콘층을 형성하고, 상기 비정질 실리콘의 결정화 공정시 상기 버퍼층 하부의 비정질 실리콘의 방열에 의해 상기 버퍼층 상부의 비정질 실리콘이 느린 속도로 응고되어 그레인 크기가 커지도록 함으로써 전기전도도가 높은 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1g는 종래의 박막트랜지스터 공정 단면도.
도 2는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면도.
도 3a 내지 3h는 본 발명 제 1 실시예에 따른 박막트랜지스터의 공정 단면도.
도 4는 본 발명의 제 2 실시예에 따른 박막트랜시스터의 단면도.
도면의 주요부분에 대한 부호의 설명
100 : 제 1 버퍼층101 : 제 1 다결정 실리콘
102 : 제 2 버퍼층103 : 제 2 다결정 실리콘
103a,103b : 불순물 영역 104 : 게이트 절연막
105 : 게이트 전극 106 : 중간층
107a : 소스 전극 107b : 드레인 전극
111 : 제 1 비정질 실리콘 112 : 비정질 실리콘
113 : 엑시머 레이저광 114 : 불순물 이온
200 : 기판
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터는, 기판 상에 형성된 제 1 다결정 실리콘층과, 상기 제 1 다결정 실리콘층 상에 형성된 버퍼층과, 상기 버퍼층 상에 형성된 제 2 다결정 실리콘층과, 상기 제 2 다결정 실리콘층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극 양측의 상기 다결정 실리콘층에 형성된 불순물 영역과, 상기 불순물 영역 상에 콘택 홀을 갖고 기판의 전면에 형성된 중간층과, 상기 콘택 홀을 통해 상기 불순물 영역에 연결되도록 형성된 소스/드레인 전극을 포함하는 것은 특징으로 한다.
여기서, 상기 기판과 제 1 다결정 실리콘 사이에 또 다른 버퍼층이 더 형성된다.
상기 제 1 및 제 2 다결정 실리콘은 엑시머 레이저에 의해 비정질 실리콘이 결정화된다.
또한, 본 발명의 다른 특징은, 기판 상에 제 1 비정질 실리콘층을 형성하는 공정과, 상기 제 1 비정질 실리콘층 상에 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 제 2 비정질 실리콘을 형성하는 공정과, 상기 제 1 및 제 2 비정질 실리콘층을 결정화하여 제 1 및 제 2 다결정 실리콘층을 형성하는 공정과, 상기 제 2 실리콘층 상에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 다결정 실리콘층에 불순물 이온을 주입하여 불순물 영역을 형성하고, 상기 불순물 영역에 소오스/드레인 전극을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법이다.
여기서, 상기 기판 및 제 1 비정질 실리콘층 사이에 또 다른 버퍼층을 더 형성하는 공정을 더 포함한다.
상기 제 1 및 제 2 다결정 실리콘층을 형성하는 공정은, 상기 제 1 및 제 2 비정질 실리콘에 엑시머 레이저를 조사하여 이루어진다.
본 발명의 박막트랜지스터는 산화 실리콘으로 형성된 버퍼층 상하부에 각각 비정질 실리콘층을 형성하고, 엑시머 레이저를 이용한 상기 비정질 실리콘의 결정화 공정시 상기 버퍼층 하부의 용융된 비정질 실리콘의 방열에 의해 상기 버퍼층 상부의 용융된 비정질 실리콘의 응고 속도를 느리게 만들어 그레인 크기를 커지도록 함으로써 전기전도도를 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 박막 트랜지스터 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 박막트랜지스터는 기판(200) 상에 산화 실리콘으로 형성된 제 1 버퍼층(100)과, 상기 제 1 버퍼층(100) 상에 형성된 제 1 다결정 실리콘층(101)과, 상기 제 1 다결정 실리콘층(101) 상에 산화 실리콘으로 형성된 제 2 버퍼층(102)과, 상기 제 2버퍼층(102) 상에 형성된 다결정 실리콘층(103)과, 상기 제 2 다결정 실리콘층(103) 상에 형성된 게이트 절연막(104) 및 게이트 전극(105)과, 상기 게이트 전극(105) 양측의 상기 제 2 다결정 실리콘층(103)에 형성되는 불순물 영역(103a)과, 상기 불순물 영역(103a)에 콘택홀(110)을 갖고 상기 게이트 전극(105)을 포함한 기판(200)에 형성된 중간층(106)과, 상기 중간층(106) 상에서 콘택홀(110)을 통하여 상기 불순물 영역(103a)과 전기적으로 연결되도록 형성된 소오스/드레인 전극(107a,107b)을 포함하여 구성된다.
여기서, 상기 제 1 및 제 2 버퍼층(100,102)은 산화 실리콘으로 이루어져 있으며, 상기 제 1 및 제 2 버퍼층(100,102) 사이에 형성된 제 1 및 제 2 다결정 실리콘층(101,103)은 열전도가 상기 산화 실리콘에 비해 크다.
또한, 상기 제 1 및 제 2 다결정 실리콘층(101,103)은 저온 증착법에 의해 형성된 각각의 제 1 및 제 2 비정질 실리콘(도시하지 않음)에 엑시머 레이저를 노광시킴으로써 결정화된다.
즉, 상기 제 1 및 제 2 다결정 실리콘층(101,103)의 결정화 공정 시 상기 제2 다결정 실리콘층(103)을 형성하기 위해 상기 제 2 비정질 실리콘을 엑시머 레이저에 노광시킬 경우, 상기 엑시머 레이저의 열에너지가 강하기 때문에 상기 제 2 비정질 실리콘 및 제 2 버퍼층(102)의 하부에 형성된 상기 제 1 비정질 실리콘까지도 용융시킨다.
또한, 상기 엑시머 레이저의 노광이 완료되면 더 이상의 열에너지가 공급되지 않고, 상기 제 1 및 제 2 비정질 실리콘이 용융된 부분이 냉각되면서 그레인의 크기가 커져 각각 제 1 및 제 2 다결정 실리콘으로 결정화된다.
이때, 용융된 상기 제 2 비정질 실리콘은 상기 제 2 비정질 실리콘의 상하부의 진공 및 상기 제 2 버퍼층(102)으로 방열하며 응고되고, 동시에, 용융된 상기 제 1 비정질 실리콘 또한 결정화되면서 상기 제 1 다결정 실리콘(101)의 상하부의 제 1 및 제 2 버퍼층(100,102)으로 방열된다.
따라서, 본 발명의 제 1 실시예에 따른 박막트랜지스터는 상기 제 1 비정질 실리콘의 결정화 과정에서 방열되는 열에너지가 상기 제 2 버퍼층(102)을 통과하여 제 2 비정질 실리콘에 전달되고, 상기 열에너지에 의해 상기 제 2 비정질 실리콘의 용융 상태가 지속되고, 느린 속도로 응고되기 때문에 상기 다결정 실리콘의 그레인 크기를 종래에 비해 커지도록 할 수 있다.
이와 같은 구성을 갖는 본 발명에 따른 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명 제 1 실시예에 따른 박막트랜지스터의 공정 단면도이다.
먼저, 도 3a와 같이, 기판(200) 상에 산화 실리콘을 이용하여 제 1 버퍼층(100)(102)을 형성하며, 상기 제 1 버퍼층(100)(102) 상에 저온 증착법을 이용하여 제 1 비정질 실리콘층(111)을 형성한다.
또한, 도 3b와 같이, 상기 제 1 비정질 실리콘(111)이 형성된 기판(200) 상에 다시 산화 실리콘을 이용하여 제 2 버퍼층(102)을 형성하고, 상기 제 2 버퍼층(102) 상에 제 2 비정질 실리콘층(112)을 형성한다.
이때, 상기 기판 상에 형성된 상기 제 1 버퍼층(100), 제 1 비정질 실리콘층, 제 2 버퍼층(102) 및 제 2 비정질 실리콘층(112)은 하나의 챔버 내에서 순차적으로 적층하여 획득할 수 있다.
다음, 도 3c와 같이, 제 2 비정질 실리콘층(112)을 엑시머 레이저광(113)에 노광시켜 상기 제 2 비정질 실리콘층(112)을 용융시킨다.
이때, 상기 엑시머 레이저광(113)은 고에너지를 갖기 때문에 상기 제 2 비정질 실리콘층(112)을 가열하는 엑시머 레이저광(113)의 열에너지가 상기 제 1 비정질 실리콘층(111)까지 공급되고, 상기 제 1 및 제 2 비정질 실리콘층(111,112)이 모두 용융된다.
또한, 상기 엑시머 레이저광(113)을 이용한 상기 제 1 및 제 2 비정질 실리콘층(111,112)을 결정화시키기 전에 미리 막 내의 수소(H)를 이탈시키는 열처리 공정을 추가하여 상기 제 1 및 제 2 비정질 실리콘층(111,112)을 더욱더 용이하게 다결정 실리콘층(101,103)으로 결정화시킬 수 있다.
도 3d와 같이, 용융된 상기 제 1 및 제 2 비정질 실리콘층(도 3b의 111,112)은 상기 엑시머 레이저의 노광이 끝나면 응고되면서 제 1 및 제 2 다결정 실리콘층(101,103)으로 결정화된다.
이때, 용융된 상기 제 2 비정질 실리콘층(112)은 상기 제 2 비정질 실리콘층(112)의 상하부의 진공 및 상기 제 2 버퍼층(102)으로 화살표와 같은 방향으로 방열함으로써 응고되고, 동시에, 용융된 상기 제 1 비정질 실리콘층(111) 또한 결정화되면서 상기 제 1 다결정 실리콘(101)의 상하부의 제 1 및 제 2 버퍼층(100,102)으로 방열한다.
결국, 상기 제 1 비정질 실리콘층(111)의 결정화 과정에서 방열되는 열에너지가 상기 제 2 버퍼층(102)을 통과하여 제 2 비정질 실리콘층(112)에 전달되고, 상기 열에너지에 의해 상기 제 2 비정질 실리콘층(112)의 용융 상태가 지속되고, 느린 속도로 응고되기 때문에 상기 제 2 다결정 실리콘층(103)의 그레인 크기를 커지도록 할 수 있다.
다음, 도 3e와 같이, 사진석판술(Photo lithography) 및 식각(etch) 공정을 통하여 상기 제 2 다결정 실리콘층(103)을 패터닝하여 박막트랜지스터의 활성층을 형성한다.
도 3f와 같이, 상기 제 2 다결정 실리콘층(103)을 포함하는 기판(200)에 게이트 절연막(104)과 금속층을 증착하고 상기 금속층을 패터닝하여 상기 제 2 다결정 실리콘층(103)의 중앙에 게이트 전극(105)을 형성한다.
도 3g와 같이, 상기 게이트 전극(105)을 마스크로 이용하여 상기 게이트 전극(105) 양측의 상기 다결정 실리콘층(103)에 불순물 이온을 주입하여 불순물영역(103a)을 형성화하고, 상기 제 2 다결정 실리콘층(103)을 활성화한다.
이 때, 상기 불순물 이온은 n형 또는 p형의 불순물 이온을 주입하고, n형 불순물 이온으로는 인(Phosphorus)을 이용하여 이온주입을 실시한다.
도 3h와 같이, 상기 게이트 전극(105)이 형성된 기판(200)에 중간층(106)을 형성하고, 상기 불순물 영역(103a)이 노출되도록 콘택홀(110)을 형성하고, 상기 콘택홀(110)을 통해 상기 불순물 영역(103a)과 전기적으로 연결되도록 소오스/드레인 전극(107a,107b)을 형성한다.
따라서, 본 발명의 제 1 실시예에 따른 박막트랜지스터의 제조방법은 제 2 다결정 실리콘층(103)의 그레인 크기를 커지도록 하여 전기전도도가 양호한 활성층을 만들기 때문에 생산성을 높일 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 박막트랜지스터는 기판(200) 상에 형성된 제 1 다결정 실리콘층(101)과, 상기 제 1 다결정 실리콘층(101) 상에 산화 실리콘으로 형성된 버퍼층(102)과, 상기 버퍼층(102) 상에 형성된 다결정 실리콘층(103)과, 상기 제 2 다결정 실리콘층(103) 상에 형성된 게이트 절연막(104) 및 게이트 전극(105)과, 상기 게이트 전극(105) 양측의 상기 제 2 다결정 실리콘층(103)에 형성되는 불순물 영역(103a)과, 상기 불순물 영역(103a)에 콘택홀(110)을 갖고 상기 게이트 전극(105)을 포함한 기판(200)에 형성된 중간층(106)과, 상기 중간층(106) 상에서 콘택홀(110)을 통하여 상기 불순물 영역(103a)과 전기적으로 연결되도록 형성된 소오스/드레인 전극(107a,107b)을 포함하여 구성된다.
마찬가지로, 상기 제 1 및 제 2 다결정 실리콘층(101,103)은 저온 증착법에 의해 형성된 각각의 제 1 및 제 2 비정질 실리콘층(도 3b의 111,112)에 엑시머 레이저광으로 노광시킴으로써 결정화된다.
이때, 상기 제 1 다결정 실리콘층(101)은 열전도가 상기 버퍼층(102a)의 산화 실리콘에 비해 크다.
따라서, 상기 제 1 및 제 2 다결정 실리콘층(101,103)의 결정화 공정 시 상기 제 2 다결정 실리콘층(103)을 형성하기 위해 상기 제 2 비정질 실리콘층(112)을 엑시머 레이저에 노광시킬 경우, 상기 엑시머 레이저의 열에너지가 강하기 때문에 상기 제 2 비정질 실리콘층(112) 및 제 2 버퍼층(102)의 하부에 형성된 상기 제 1 비정질 실리콘층(111)까지도 용융시키고, 상기 엑시머 레이저의 노광이 완료되면 더 이상의 열에너지가 공급되지 않아 상기 제 1 및 제 2 비정질 실리콘층(111,112)이 용융된 부분이 냉각되면서 그레인의 크기가 커져 각각 제 1 및 제 2 다결정 실리콘층(101,103)으로 결정화된다.
이때, 상기 제 2 다결정 실리콘층(102)의 결정화 과정 중, 용융된 상기 제 2 비정질 실리콘층(112)은 상기 제 2 비정질 실리콘층(112)의 상하부의 진공 및 상기 제 2 버퍼층(102)으로 방열하며 응고되는 동안 용융된 상기 제 1 비정질 실리콘층(111)또한 결정화되면서 상기 제 1 다결정 실리콘(101)의 상하부의 기판 및 제 2 버퍼층(102)으로 방열한다.
따라서, 본 발명의 제 2 실시예에 따른 박막트랜지스터는 상기 제 1 비정질실리콘층(111)의 결정화 과정에서 방열되는 열에너지가 상기 제 2 버퍼층(102)을 통과하여 제 2 비정질 실리콘층(112)에 전달되고, 상기 열에너지에 의해 상기 제 2 비정질 실리콘층(112)의 용융 상태가 느린 속도로 응고되기 때문에 상기 제 2 다결정 실리콘층(103)의 그레인 크기가 커질 수 있다.
이와 같은 구성을 갖는 본 발명의 제 2 실시예에 따른 박막트랜지스터 제조방법은 본 발명의 제 1 실시예에서 제 1 버퍼층(도 2의 100)을 형성하는 공정이외에 차이가 없으므로 생략한다.
이상에서 설명한 바와 같은 본 발명의 박막트랜지스터 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명의 박막트랜지스터 및 그 제조방법은 산화 실리콘의 버퍼층의 하부 또는 내에 비정질 실리콘층을 더 개재하여 상기 버퍼층 상에 형성되는 다결정 실리콘층의 결정화 과정동안 열에너지의 유출을 줄임으로써 활성층의 그레인 크기가 커지도록 하기 때문에 전기전도도를 높일 수 있다.
Claims (6)
- 기판 상에 형성된 제 1 다결정 실리콘층과,상기 제 1 다결정 실리콘층 상에 형성된 버퍼층과,상기 버퍼층 상에 형성된 제 2 다결정 실리콘층과,상기 제 2 다결정 실리콘층 상에 형성된 게이트 절연막과,상기 게이트 절연막 상에 형성된 게이트 전극과,상기 게이트 전극 양측의 상기 다결정 실리콘층에 형성된 불순물 영역과,상기 불순물 영역 상에 콘택 홀을 갖고 기판의 전면에 형성된 중간층과,상기 콘택 홀을 통해 상기 불순물 영역에 연결되도록 형성된 소오스/드레인 전극을 포함하는 것은 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 기판과 제 1 다결정 실리콘 사이에 또 다른 버퍼층이 더 형성됨을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 제 2 다결정 실리콘은 엑시머 레이저에 의해 비정질 실리콘이 결정화되어 형성됨을 특징으로 하는 박막트랜지스터.
- 기판 상에 제 1 비정질 실리콘층을 형성하는 공정과,상기 제 1 비정질 실리콘층 상에 버퍼층을 형성하는 공정과,상기 버퍼층 상에 제 2 비정질 실리콘을 형성하는 공정과,상기 제 1 및 제 2 비정질 실리콘층을 결정화하여 제 1 및 제 2 다결정 실리콘층을 형성하는 공정과,상기 제 2 실리콘층 상에 게이트 절연막 및 게이트 전극을 형성하는 공정과,상기 게이트 전극 양측의 상기 다결정 실리콘층에 불순물 이온을 주입하여 불순물 영역을 형성하고, 상기 불순물 영역에 소오스/드레인 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 기판 및 제 1 비정질 실리콘층 사이에 또 다른 버퍼층을 더 형성하는 공정을 더 포함함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 다결정 실리콘층을 형성하는 공정은,상기 제 1 및 제 2 비정질 실리콘에 엑시머 레이저를 조사하여 이루어짐을 특징으로 하는 박막트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020061523A KR20040032401A (ko) | 2002-10-09 | 2002-10-09 | 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020061523A KR20040032401A (ko) | 2002-10-09 | 2002-10-09 | 박막 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040032401A true KR20040032401A (ko) | 2004-04-17 |
Family
ID=37332299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020061523A KR20040032401A (ko) | 2002-10-09 | 2002-10-09 | 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040032401A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734844B1 (ko) * | 2005-07-26 | 2007-07-03 | 한국전자통신연구원 | 거대 그레인 형성을 위한 비정질 실리콘의 결정화 방법 |
| US7554118B2 (en) | 2004-05-28 | 2009-06-30 | Samsung Mobile Display Co., Ltd. | Thin film transistor, flat panel display having the same and a method of fabricating each |
| US8022400B2 (en) | 2008-06-05 | 2011-09-20 | Samsung Mobile Display Co., Ltd. | Organic thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| KR101274708B1 (ko) * | 2008-06-25 | 2013-06-12 | 엘지디스플레이 주식회사 | 평판 표시장치용 어레이 기판 및 그의 제조방법 |
| CN107134483A (zh) * | 2017-05-12 | 2017-09-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示基板 |
-
2002
- 2002-10-09 KR KR1020020061523A patent/KR20040032401A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554118B2 (en) | 2004-05-28 | 2009-06-30 | Samsung Mobile Display Co., Ltd. | Thin film transistor, flat panel display having the same and a method of fabricating each |
| KR100734844B1 (ko) * | 2005-07-26 | 2007-07-03 | 한국전자통신연구원 | 거대 그레인 형성을 위한 비정질 실리콘의 결정화 방법 |
| US7678666B2 (en) | 2005-07-26 | 2010-03-16 | Electronics And Telecommunications Research Institute | Crystallization method of amorphous silicon for forming large grain with single pulse laser |
| US8022400B2 (en) | 2008-06-05 | 2011-09-20 | Samsung Mobile Display Co., Ltd. | Organic thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| KR101274708B1 (ko) * | 2008-06-25 | 2013-06-12 | 엘지디스플레이 주식회사 | 평판 표시장치용 어레이 기판 및 그의 제조방법 |
| CN107134483A (zh) * | 2017-05-12 | 2017-09-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、显示基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6521525B2 (en) | Electro-optic device, drive substrate for electro-optic device and method of manufacturing the same | |
| US7361535B2 (en) | Liquid crystal display device having polycrystalline TFT and fabricating method thereof | |
| US20070187846A1 (en) | Mask for crystallizing polysilicon and a method for forming thin film transistor using the mask | |
| US20110171769A1 (en) | Laser mask and crystallization method using the same | |
| KR100496139B1 (ko) | 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법 | |
| US20070010075A1 (en) | Semiconductor device and method for manufacturing same | |
| KR20000028785A (ko) | 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법 | |
| JP2001217423A (ja) | 薄膜半導体装置及び表示装置とその製造方法 | |
| JP2001203360A (ja) | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ | |
| US7414691B2 (en) | Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom | |
| WO2015131498A1 (zh) | 阵列基板及其制备方法，显示面板，和显示装置 | |
| KR20040013273A (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR20040032401A (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US7166501B2 (en) | Method for fabricating polycrystalline silicon liquid crystal display device | |
| KR100525438B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR100390457B1 (ko) | 박막트랜지스터의 구조 및 제조 방법 | |
| KR100539583B1 (ko) | 실리콘의 결정화 방법 및 이를 이용한 박막트랜지스터제조 방법 | |
| KR100833956B1 (ko) | 비정질 실리콘 결정화용 광학 마스크 | |
| KR100480827B1 (ko) | 비정질 실리콘의 결정화 방법 및 이를 이용한박막트랜지스터의 형성방법 | |
| KR100556347B1 (ko) | 액정표시장치 및 그 제조방법 | |
| CN108231693B (zh) | 阵列基板及其制作方法、显示装置 | |
| JP3310321B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH0645607A (ja) | 液晶表示装置及びその製造方法 | |
| KR20040090302A (ko) | 박막트랜지스터 및 그 형성방법 | |
| KR101085126B1 (ko) | 박막 트랜지스터 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |