KR20040090302A

KR20040090302A - 박막트랜지스터 및 그 형성방법

Info

Publication number: KR20040090302A
Application number: KR1020030024395A
Authority: KR
Inventors: 윤진모
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-04-17
Filing date: 2003-04-17
Publication date: 2004-10-22

Abstract

본 발명은 소오스/드레인 불순물 영역과 채널영역의 경계면에 결정성을 향상시키어 소자의 성능 및 신뢰성을 향상시키도록 한 박막트랜지스터 및 그 형성방법에 관한 것으로서, 절연 기판상의 소정영역에 형성되는 도전성 패턴과, 상기 도전성 패턴을 포함한 절연 기판의 전면에 형성되는 버퍼층과, 상기 버퍼층상에 형성되는 액티브층과, 상기 액티브층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 도전성 패턴과 대응되고 상기 게이트 절연막상에 상기 도전성 패턴과 대응되면서 상기 도전성 패턴보다 넓은 폭을 갖고 형성되는 게이트 전극과, 상기 게이트 전극 양측의 액티브층에 형성되는 소오스/드레인 불순물 영역을 포함하여 이루어짐을 특징으로 한다.

Description

박막트랜지스터 및 그 형성방법{Thin Film Transistor and method for forming the same}

본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는데 적당한 박막트랜지스터 및 그 형성방법에 관한 것이다.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.

이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.

따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징으로 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.

이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.

여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터가 형성된다.

그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.

이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.

이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.

도 1은 일반적인 액정표시장치를 나타낸 평면도이다.

도 1에 도시한 바와 같이, 하부 기판(10)상에 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(11)이 배열되고, 상기 게이트 라인(11)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(12)이 배열된다.

그리고 상기 게이트 라인(11)과 데이터 라인(12)이 교차되어 정의된 각 화소영역(P)에는 매트릭스 형태로 형성되는 화소전극(16)과, 상기 게이트 라인(11)의 신호에 의해 스위칭되어 상기 데이터 라인(12)의 신호를 상기 각 화소전극(16)에 전달하는 복수개의 박막 트랜지스터(T)가 형성된다.

여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(11)으로부터 돌출되어 형성되는 게이트 전극(13)과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극(13) 상측의 게이트 절연막위에 형성되는 반도체층(14)과, 상기 데이터 라인(12)으로부터 돌출되어 형성되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되도록 드레인 전극(15b)을 구비하여 구성된다.

여기서, 상기 드레인 전극(15b)은 상기 화소전극(16)과 콘택홀(17)을 통해 전기적으로 연결된다.

한편, 상기와 같이 구성된 하부 기판(10)은 일정한 공간을 갖고 상부 기판(도시되지 않음)과 합착된다.

여기서, 상기 상부 기판에는 하부 기판(10)에 형성된 화소영역(P)과 각각 대응되는 개구부를 가지며 광 차단 역할을 수행하는 블랙 매트릭스(black matrix)층과, 칼라 색상을 구현하기 위한 적/녹/청(R/G/B) 컬러 필터층 및 상기 화소전극(반사전극)(16)과 함께 액정을 구동시키는 공통전극을 포함하여 구성되어 있다.

이와 같은 하부 기판(10)과 상부 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착된 두 기판 사이에 액정이 주입된다.

이하, 첨부된 도면을 참고하여 종래의 박막트랜지스터 및 그 형성방법을 설명하면 다음과 같다.

도 2는 종래의 박막트랜지스터를 나타낸 구조 단면도이다.

도 2에 도시한 바와 같이, 절연 기판(21)상에 형성되는 버퍼층(22)과, 상기 버퍼층(22)상의 소정영역에 형성되는 액티브층(23)과, 상기 액티브층(23)을 포함한 절연 기판(21)의 전면에 형성되는 게이트 절연막(24)과, 상기 액티브층(23)의 중앙부분에 대응된 상기 게이트 절연막(24)상에 형성되는 게이트 전극(25)과, 상기 게이트 전극(25) 양측의 액티브층(23)에 형성되는 소오스/드레인 불순물 영역(26)과, 상기 소오스/드레인 불순물 영역(26)의 표면이 소정부분 노출되도록 콘택홀을 갖고상기 절연 기판(21)의 전면에 형성되는 층간 절연막(27)과, 상기 콘택홀을 통해 상기 소오스/드레인 불순물 영역(26)에 전기적으로 연결되는 소오스 전극(29a) 및 드레인 전극(29b)을 포함하여 이루어져 있다.

도 3a 내지 도 3e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.

도 3a에 도시한 바와 같이, 절연 기판(21)상에 실리콘 산화물을 재료로 하는 버퍼층(22)을 형성하고, 상기 버퍼층(22)상에 플라즈마 CVD법으로 비정질 실리콘층을 형성한다.

이어, 상기 비정질 실리콘층에 엑시머 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층을 형성한다.

한편, 상기 다결정화 공정을 진행하기 전에 탈수소 처리를 진행한다. 즉, 플라즈마 CVD법으로 형성된 비정질 실리콘층에는 대량(약 10%)의 수소가 함유되어 있기 때문에 약 430℃의 온도에서 2시간 정도에서 진행하여 비정질 실리콘층에 함유된 수소를 제거한다.

그리고 포토 및 식각공정을 통해 상기 다결정 실리콘층을 선택적으로 제거하여 액티브층(반도체층)(23)을 형성한다.

도 3b에 도시한 바와 같이, 상기 액티브층(23)을 포함한 절연 기판(21)의 전면에 실리콘 질화막 등을 증착하여 게이트 절연막(24)을 형성한다.

이어, 상기 게이트 절연막(24)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 선택적으로 제거하여 게이트 전극(25)을 형성한다.

여기서, 상기 금속막은 알루미늄(Al), 알루미늄합금(AlNd), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo)등의 도전성 금속막을 스퍼터링(sputtering)법으로 증착하여 형성한다.

도 3c에 도시한 바와 같이, 상기 게이트 전극(25)을 마스크로 하여 상기 절연 기판(21)의 전면에 n형 또는 p형의 불순물 이온을 선택적으로 도핑하여 상기 게이트 전극(25) 양측의 액티브층(23)에 소오스/드레인 불순물 영역(26)을 형성한다.

이어, 상기 소오스/드레인 불순물 영역(26)이 형성된 절연 기판(21)에 활성화 공정을 진행한다.

여기서, 상기 활성화 공정은 불순물 이온 도핑시 온도를 300℃로 올리거나 또는 이온 도핑 후 엑시머 레이저를 조사하여 행한다.

한편, 비정질 실리콘층을 엑시머 레이저로 이용하여 결정화한 다결정 실리콘층내의 일부 Si 원자들은 채워지지 않은 결합(dangling bond)을 갖고 있어서 전기의 흐름을 방해하여 리크 전류의 원인이 되기 때문에 수소 어닐(anneal)을 실시하여 다결정 실리콘층에 수소 원자를 주입하여 dangling bond 자리에 결합하도록 할 수도 있다.

도 3d에 도시한 바와 같이, 상기 게이트 전극(25)을 포함한 절연 기판(21)의 전면에 층간 절연막(27)을 형성하고, 상기 소오스/드레인 영역(26)의 표면이 소정부분 노출되도록 상기 층간 절연막(27) 및 게이트 절연막(24)을 선택적으로 제거하여 콘택홀(28)을 형성한다.

도 3e에 도시한 바와 같이, 상기 콘택홀(28)을 포함한 절연 기판(21)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 소오스 전극(29a) 및 드레인 전극(29b)을 형성한다.

도 4a 내지 도 4c는 종래의 박막트랜지스터에서 액티브층의 결정성을 나타낸 도면이다.

도 4a에 도시한 바와 같이, 액티브층(23)은 엑시머 레이저를 조사하여 결정화된 다결정 실리콘층은 3000Å이하의 그레인 사이즈를 가지고 있다.

그러나 상기 액티브층(23)에 소오스/드레인 불순물 영역(26)을 형성하기 위해 n형 또는 p형의 불순물 이온을 선택적으로 도핑할 때 도 4b에서와 같이 소오스/드레인 불순물 영역(26)과 채널영역의 경계 부분에 데미지(damage)가 심하게 발생한다.

따라서 소오스/드레인 불순물 영역(26)과 채널영역의 경계 부분에 발생된 데미지를 복원하기 위하여 어닐 또는 레이저 등을 이용하여 활성화 공정을 진행하지만 도 4c에서와 같이 소오스/드레인 불순물 영역(26)과 채널영역의 경계면은 게이트 전극에 가려 완전히 복원되지 않는다.

결국, 상기 복원되지 않은 영역은 소자 동작시 트랩(trap)으로 작용하여 전자 이동도를 저하고, 장기 소자 구동시 핫 케리어(hot carrier) 등에 의해 쉽게 TFT의 특성이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 불순물 영역과 채널영역의 경계면에 결정성을 향상시키어 소자의 성능 및 신뢰성을 향상시키도록 한 박막트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 액정표시장치를 나타낸 평면도

도 2는 종래의 박막트랜지스터를 나타낸 구조 단면도

도 3a 내지 도 3e는 종래의 박막트랜지스터의 형성방법을 나타낸 공정단면도

도 4a 내지 도 4c는 종래의 박막트랜지스터에서 액티브층의 결정성을 나타낸 도면

도 5는 본 발명에 의한 박막트랜지스터를 나타낸 구조 단면도

도 6a 내지 도 6f는 본 발명에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도

도 7a 내지 도 7c는 본 발명의 박막트랜지스터에서 액티브층의 결정성을 나타낸 도면

도 8은 본 발명에서 비정질 실리콘층의 결정화 후 불순물 이온을 도핑했을 때의 상태를 나타낸 사진

도면의 주요 부분에 대한 부호의 설명

51 : 절연 기판 52 : 도전성 패턴

53 : 버퍼층 54 : 비정질 실리콘층

55 : 액티브층 56 : 게이트 절연막

57 : 게이트 전극 58 : 소오스/드레인 불순물 영역

59 : 층간 절연막 60 : 콘택홀

61a : 소오스 전극 61b : 드레인 전극

상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터는 절연 기판상의 소정영역에 형성되는 도전성 패턴과, 상기 도전성 패턴을 포함한 절연 기판의 전면에 형성되는 버퍼층과, 상기 버퍼층상에 형성되는 액티브층과, 상기 액티브층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막과, 상기 도전성 패턴과 대응되고 상기 게이트 절연막상에 상기 도전성 패턴과 대응되면서 상기 도전성 패턴보다 넓은 폭을 갖고 형성되는 게이트 전극과, 상기 게이트 전극 양측의 액티브층에 형성되는 소오스/드레인 불순물 영역을 포함하여 이루어짐을 특징으로 한다.

여기서, 상기 도전성 패턴의 두께는 상기 버퍼층 두께의 1/2 이하이다.

또한, 상기 도전성 패턴은 도전성이 큰 금속이다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터의 형성방법은 절연 기판상의 소정영역에 도전성 패턴을 형성하는 단계, 상기 도전성 패턴을 포함한 절연 기판의 전면에 버퍼층을 형성하는 단계, 상기 버퍼층상에 액티브층을 형성하는 단계, 상기 액티브층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 도전성 패턴과 대응되면서 상기 도전성 패턴보다 넓은 폭을 갖는 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 액티브층에 소오스/드레인 불순물 영역을 형성하는 단계, 상기 소오스/드레인 불순물 영역을 활성화시키는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 박막트랜지스터 및 그 형성방법을 상세히 설명하면 다음과 같다.

도 5는 본 발명에 의한 박막트랜지스터를 나타낸 구조단면도이다.

도 5에 도시한 바와 같이, 절연 기판(51)상의 소정영역에 형성되는 도전성 패턴(52)과, 상기 도전성 패턴(52)을 포함한 절연 기판(51)의 전면에 형성되는 버퍼층(53)과, 상기 도전성 패턴(52)과 대응되면서 상기 도전성 패턴(53)보다 넓은 폭을 갖고 상기 버퍼층(53)상에 형성되는 액티브층(55)과, 상기 액티브층(55)을 포함한 절연 기판(51)의 전면에 형성되는 게이트 절연막(56)과, 상기 도전성 패턴(52)과 대응되면서 상기 도전성 패턴(52)보다 넓은 폭을 갖고 상기 게이트 절연막(56)상에 형성되는 게이트 전극(57)과, 상기 게이트 전극(57) 양측의 상기 액티브층(55)에 형성되는 소오스/드레인 불순물 영역(58)과, 상기 소오스/드레인 불순물 영역(58)의 표면이 소정부분 노출되도록 콘택홀을 갖고 상기 절연 기판(51)의 전면에 형성되는 층간 절연막(59)과, 상기 콘택홀을 통해 상기 소오스/드레인 불순물 영역(58)과 전기적으로 연결되는 소오스 전극(61a) 및 드레인 전극(61b)을 포함하여 구성되어 있다.

도 6a 내지 도 6f는 본 발명에 의한 박막트랜지스터의 형성방법을 나타낸 공정단면도이다.

도 6a에 도시한 바와 같이, 절연 기판(박막 어레이 기판)(51)상에 전도성 물질을 증착하고, 포토 및 식각 공정을 통해 상기 전도성 물질을 선택적으로 제거하여 전도성 패턴(52)을 형성한다.

여기서, 상기 전도성 물질은 금속 등과 같은 도전성(conductivity)이 큰 물질을 사용하고, 상기 전도성 패턴(52)의 폭은 수 ㎛, 두께는 1000~2000Å로 형성한다.

도 6b에 도시한 바와 같이, 상기 전도성 패턴(52)을 포함한 절연 기판(51)의 전면에 실리콘 산화물을 재료로 하는 버퍼층(53)을 형성하고, 상기 버퍼층(53)상에 비정질 실리콘층(54)을 형성한다.

여기서, 상기 비정질 실리콘층(54)은 상기 버퍼층(53)상에 실란 가스를 사용하는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure CVD), 스퍼터(sputter) 등의 방법을 이용하여 300 ~ 400℃에서 비정질 실리콘(Amorphous Silicon)을 증착하여 형성한다.

한편, 상기 전도성 패턴(52)은 상기 버퍼층(53) 두께의 1/2이하로 형성한다. 예를 들면, 상기 버퍼층(53)의 두께는 3000~5000Å로 형성한다.

도 6c에 도시한 바와 같이, 상기 비정질 실리콘층(54)에 엑시머 레이저 등의 에너지를 조사하여 다결정화하여 다결정 실리콘층을 형성한다.

여기서, 상기 비정질 실리콘층(54)의 다결정화 공정은 비정질 실리콘층(54)내의 수소를 감소시키기 위하여 질소 분위기에서 약 430℃의 온도로 약 90분간 열처리하여 실시한 후 레이저 등의 에너지를 조사하여 결정화한다.

한편, 상기 비정질 실리콘층(54)의 결정화 방법은 다음과 같은 방법으로 행해진다.

먼저, 엑시머 레이저 어닐(Excimer Laser Annealing : ELA) 방법은 비정질실리콘층을 증착한 후 전면에 엑시머 레이저를 가해서 다결정 실리콘을 형성하는 방법이다.

이어, 고상 결정화(solid phase crystallization : 이하 SPC라 칭한다) 방법은 비정질 실리콘층을 증착한 후 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이다.

그리고 금속유도 결정화(metal induced crystallization : MIC) 방법은 비정질 실리콘층 상에 금속을 선택적으로 증착한 후 열처리하여 다결정 실리콘을 형성하는 방법으로, 대면적의 유리기판을 사용할 수 있다.

또한, 상기 비정질 실리콘층에 니켈 등의 전이금속 입자를 입사시킨 후 자외선(UV)을 조사시키면서 전계를 인가하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 박막의 특성을 향상시킬 수도 있다.

즉, 니켈 등의 금속이 포함된 비정질 실리콘층에 자외선 및 전계를 동시에 인가할 경우 상기 금속유도 결정화 방법보다도 결정화 시간 및 결정화 온도를 낮출 수 있다.

그리고 포토 및 식각공정을 통해 상기 다결정 실리콘층을 선택적으로 제거하여 액티브층(반도체층)(55)을 형성한다.

도 6d에 도시한 바와 같이, 상기 액티브층(55)을 포함한 절연 기판(51)의 전면에 실리콘 질화막 등을 증착하여 게이트 절연막(56)을 형성한다.

이어, 상기 게이트 절연막(56)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 선택적으로 제거하여 게이트 전극(57)을 형성한다.

또한, 상기 게이트 전극(57)은 상기 도전성 패턴(52)과 대응되고, 상기 도전성 패턴(52)보다 넓은 폭을 갖고 형성된다.

이어, 상기 게이트 전극(57)을 마스크로 하여 상기 절연 기판(51)의 전면에 n형 또는 p형의 불순물 이온을 선택적으로 도핑하여 상기 게이트 전극(57) 양측의 액티브층(55)에 소오스/드레인 불순물 영역(58)을 형성한다.

그리고, 상기 소오스/드레인 불순물 영역(58)이 형성된 절연 기판(51)에 활성화 공정을 진행한다. 이때 상기 활성과 공정시 절연 기판(51)상에 형성된 열전도가 큰 도전성 패턴(52)에 의해 열은 가운데로 빠져나가게 되고 열이 진행되는 반대 방향, 즉 상기 소오스/드레인 불순물 영역(58) 방향으로 측면 성장하게 된다.

도 6e에 도시한 바와 같이, 상기 게이트 전극(57)을 포함한 절연 기판(51)의전면에 층간 절연막(59)을 형성하고, 상기 소오스/드레인 불순물 영역(58)의 표면이 소정부분 노출되도록 상기 층간 절연막(59) 및 게이트 절연막(56)을 선택적으로 제거하여 콘택홀(60)을 형성한다.

여기서, 상기 층간 절연막(59)은 질화 실리콘 또는 산화 실리콘 등의 무기절연물질 또는 아크릴계의 유기화합물, 테프론, BCB, 사이토프 또는 PFCB 등의 유전상수가 작은 유기절연물로 형성한다.

도 6f에 도시한 바와 같이, 상기 콘택홀(60)을 포함한 절연 기판(51)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 소오스 전극(61a) 및 드레인 전극(61b)을 형성한다.

여기서, 상기 금속막은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy) 등을 CVD 또는 스퍼터링법으로 증착하여 형성한다.

도 7a 내지 도 7c는 본 발명에 의한 액티브층의 결정성을 나타낸 사진이다.

도 7a에 도시한 바와 같이, 액티브층(55)은 엑시머 레이저를 조사하여 결정화된 다결정 실리콘층은 3000Å이하의 그레인 사이즈를 가지고 있다.

그러나 상기 액티브층(55)에 소오스/드레인 불순물 영역(58)을 형성하기 위해 n형 또는 p형의 불순물 이온을 선택적으로 도핑할 때 도 7b에서와 같이 소오스/드레인 불순물 영역(58)과 채널영역의 경계 부분에 데미지(damage)가 심하게 발생한다.

따라서 소오스/드레인 불순물 영역(58)과 채널영역의 경계 부분에 발생된 데미지를 복원하기 위하여 어닐 또는 레이저 등을 이용하여 활성화 공정을 진행한다.

이때 게이트 전극(57) 하부에는 게이트 전극(57)의 폭보다 작은 크기로 열도전성이 우수한 도전성 패턴(52)이 형성되어 있기 때문에 도 7c에 도시한 바와 같이, 소오스/드레인 불순물 영역(58)의 활성화 공정시 상기 절연 기판(51)상에 형성된 전도성 패턴(52)에 의해 열은 중앙부로 빠져나가게 되고 소오스/드레인 불순물 영역(58)의 방향으로 측면 성장하게 된다.

따라서, 소오스/드레인 불순물 영역(58)과 채널영역의 경계면은 게이트 전극에 가려 완전히 복원되지 않던 종래의 문제를 해결할 수 있기 때문에 도 7c에서와 같이 점선으로 표시된 정션 부위의 결정성이 향상되므로 소자의 성능 및 신뢰성을 향상시킬 수 있다.

도 8은 본 발명에서 비정질 실리콘층의 결정화 후 불순물 이온을 도핑했을 때의 상태를 나타낸 사진이다.

도 8에서와 같이, 소오스/드레인 불순물 영역(58)과 채널영역의 경계면에는 다른 부분보다 작은 크기를 갖고 조밀하게 그레인이 형성되어 있다.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이 본 발명에 의한 박막트랜지스터 및 그 형성방법은 다음과 같은 효과가 있다.

즉, 활성화 공정에서 소오스/드레인 불순물 영역과 채널영역의 경계부분의 결정성을 향상시킴으로써 소자의 성능 및 신뢰성을 향상시킬 수 있다.

Claims

절연 기판상의 소정영역에 형성되는 도전성 패턴;

상기 도전성 패턴을 포함한 절연 기판의 전면에 형성되는 버퍼층;

상기 버퍼층상에 형성되는 액티브층;

상기 액티브층을 포함한 절연 기판의 전면에 형성되는 게이트 절연막;

상기 도전성 패턴과 대응되고 상기 게이트 절연막상에 상기 도전성 패턴과 대응되면서 상기 도전성 패턴보다 넓은 폭을 갖고 형성되는 게이트 전극;

상기 게이트 전극 양측의 액티브층에 형성되는 소오스/드레인 불순물 영역을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터.
제 1 항에 있어서, 상기 도전성 패턴의 두께는 상기 버퍼층 두께의 1/2 이하인 것을 특징으로 하는 박막트랜지스터.
제 1 항에 있어서, 상기 도전성 패턴의 두께는 1000~2000Å인 것을 특징으로 하는 박막트랜지스터.
제 1 항에 있어서, 상기 도전성 패턴은 도전성이 큰 금속인 것을 특징으로 하는 박막트랜지스터.
제 1 항에 있어서, 상기 버퍼층의 두께는 3000~5000Å인 것을 특징으로 하는 박막트랜지스터.
제 1 항에 있어서, 상기 소오스/드레인 불순물 영역과 채널영역의 경계부분의 그레인 크기는 0.5 ×수㎛인 것을 특징으로 하는 박막트랜지스터.
절연 기판상의 소정영역에 도전성 패턴을 형성하는 단계;

상기 도전성 패턴을 포함한 절연 기판의 전면에 버퍼층을 형성하는 단계;

상기 버퍼층상에 액티브층을 형성하는 단계;

상기 액티브층을 포함한 절연 기판의 전면에 게이트 절연막을 형성하는 단계;

상기 게이트 절연막상에 도전성 패턴과 대응되면서 상기 도전성 패턴보다 넓은 폭을 갖는 게이트 전극을 형성하는 단계;

상기 게이트 전극 양측의 액티브층에 소오스/드레인 불순물 영역을 형성하는 단계;

상기 소오스/드레인 불순물 영역을 활성화시키는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 도전성 패턴은 열 전도성이 큰 금속으로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 액티브층을 형성하는 단계는

상기 버퍼층상에 비정질 실리콘층을 형성하는 단계와,

상기 비정질 실리콘층내의 수소를 제거하는 단계와,

상기 비정질 실리콘층을 결정화시키어 다결정 실리콘층을 형성하는 단계와,

상기 다결정 실리콘층을 선택적으로 제거하여 액티브층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 박막트랜지스터의 형성방법.
제 9 항에 있어서, 상기 다결정 실리콘층은 절연 기판상에 비정질 실리콘층을 증착한 후 레이저를 가해서 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 9 항에 있어서, 상기 다결정 실리콘층은 절연 기판상에 비정질 실리콘층을 증착한 후 고온에서 장시간 열처리하는 고상 결정화로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 9 항에 있어서, 상기 다결정 실리콘층은 절연 기판상에 비정질 실리콘층을 증착한 후 비정질 실리콘층상에 금속을 증착하고 열처리하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 9 항에 있어서, 상기 다결정 실리콘층은 절연 기판상에 비정질 실리콘층을 형성한 후 전면에 자외선 및 전계를 인가하여 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 활성화 공정은 상기 소오스/드레인 불순물 영역을 형성하기 위한 불순물 이온 도핑시 온도를 약 300℃로 올리면서 실시하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 활성화 공정은 레이저를 조사하여 행하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 도전성 패턴은 1000~2000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.
제 7 항에 있어서, 상기 버퍼층은 3000~5000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 형성방법.