JP3708150B2 - 薄膜トランジスタ基板 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、液晶表示パネルに関して、より詳しくは、ポリシリコンからなる薄膜トランジスタの金属配線を用いてゲート電極およびゲート配線を形成した液晶用薄膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近来、高精度テレビジョンなどの新たな先端映像機器が開発されるに従い、平板表示器に対する需要が増加しつつある。液晶ディスプレイは、平板表示器の代表的な技術として、ＥＬ（electro luminescence) 素子、ＶＦＤ（vacuum fluorscence display) 、ＰＤＰ (plasma display panel) などが解決できなかった、カラー化、低電力および高速化等の問題を有していない。
【０００３】
前記液晶ディスプレイ（liquid crystal display：以下、「ＬＣＤ」という）は大きく受動型と能動型に分けられるが、その中の能動型素子は、画素１つ１つを薄膜トランジスタのような能動素子が制御するようになっている。そのため、速度、視野角、対照比において、受動型ＬＣＤよりかなり優れており、１００万画素以上の解像度を要するＨＤＴＶに一番適切な表示器として、注目の的になっている。これに従い、薄膜トランジスタの重要性が俯角されて、これに対する研究開発が活発化している。
【０００４】
現在、ＬＣＤなどにおいて、画素電極の選択的な駆動のために、電気的スイッチング素子に使用される薄膜トランジスタに対する研究開発は収率向上に焦点を合わせて、トランジスタの構造改善、非晶質または多結晶シリコンの特性向上、電極のオームコンタクト、および抵抗、断線、短絡の防止などに集中されている。
【０００５】
多結晶シリコン薄膜トランジスタの技術は、液晶表示パネルのスイッチング素子および周辺駆動回路の構成素子として、ＬＣＤの大型化、低価、量産性を理由にして、より多くの研究開発が行なわれている。前記液晶表示パネルとして使用される基板は透明基板であり、低温工程時はガラスを、高温工程時は石英が主に使用される。
【０００６】
現在、製造ラインにおいて使用される従来の液晶表示パネルの薄膜トランジスタおよびこれに従う工程順序は、図８〜図１３に図示されている。
【０００７】
従来、薄膜トランジスタは、最初透明基板１０上にシリコン層１２を図８に示すように蒸着する。
【０００８】
それから、前記シリコン層１２をパターニングしてシリコンパターン１２を形成して、前記シリコンパターン１２の両サイドが囲まれるように絶縁膜１４を塗布して、図９のような構造で形成させる。このとき、前記絶縁膜１４は、高温の酸素雰囲気で酸化膜を成長させることができ、または酸化膜成長後酸化膜を蒸着、もしくは他の方法たとえばＣＶＤなどの方法によって酸化膜のみを蒸着することもできる。
【０００９】
前記パターンが形成された基板１０上に、図１０に示すように、多結晶シリコン１６を蒸着してＰＯＣｌ3 などを用いてドーピングして抵抗を低くする。
【００１０】
その後、図１１のように、ゲートパターン１６を形成してイオンを注入する。その結果、ゲート電極１６以外の部分にイオンが注入されて、ソース／ドレイン電極が形成される。
【００１１】
続いて、図１２のように、前記パターンの形成された基板全面上に、酸化物である絶縁酸化膜を蒸着する。このとき、平坦化の目的でＢＳＰＧの使用も可能である。８００℃以上の高温で、注入イオンの活性化を進行する。
【００１２】
その後、図１３のように、コンタクトホールを形成して、前記コンタクトホール周辺は所定厚さの金属を蒸着してソース／ドレイン電極を形成することにより、多結晶シリコンＴＦＴ工程を完了する。
【００１３】
以上の標準構造以外に、オフ電流を減らす方法として、ＬＤＤ（light doped drain)構造を利用する方法、またはチャンネルのオフセットをする方法も使用される。
【００１４】
一方、前記工程を経て完了された液晶用薄膜トランジスタの平面構造は、図１４のような平面構造を有する。前記図面の符号１２はシリコンパターン、２２はコンタクト、２３はゲートを示して、前記Ａ−Ａ′切断面は図１０の構造を有する。
【００１５】
しかしながら、ゲート切断面が前記のような構造を有する場合、前記シリコン層１２とゲート層１６の間で図１０に図示した点線円ＩＩ部分が脆弱になってこの部分が漏洩電流増加の原因になり、または信頼性が低下される。
【００１６】
J. Electrochem. Soc. 138, 802 (1991)には、前記脆弱な部分が補完された構造が提示されているが、本発明は図１５〜図１７にこれを図示した。すなわち、透明基板１０上にシリコン層１２を蒸着して前記シリコン層１２上にＳｉＯ2 からなる酸化膜１４およびシリコン窒化物１７を連続蒸着した後、フォトレジストパターンを用いて前記酸化膜およびシリコン窒化物をパターニングする。それから、前記フォトレジストパターンを除去して熱酸化して図１６のような形状の酸化膜１４を形成する。前記酸化膜形成工程後、前記シリコン窒化膜を除去する。その後、図１６の構造を有するパターン上にゲート膜１６を蒸着することにより、従来の脆弱部分が除去できる。
【００１７】
この他にも、米国特許５，１２０，６６７には、図１８〜図２１に提示されたような工程を用いて漏洩電流発生部位を補完して工程単純化ができる技術が開示されている。前記工程は、透明基板１０上にシリコン層１２、熱酸化膜１４（または酸化物）およびゲート用ポリシリコン１６を連続蒸着してゲートポリシリコンをドーピングした後、パターニングして図１８のような構造に形成する。前記パターンが形成された基板全面に絶縁膜１９を塗布して図１９のようにパターニングして、これをＲＩＥ（reactive ion etching) でエッチングして図２０のように左右に酸化膜１９を残す。前記パターンが形成された基板全面にポリシリコン２１を蒸着してパターニングすることにより、図２１の構造を有するように構成する。
【００１８】
すなわち、前記工程はシリコンを蒸着した後、パターンを形成する工程なしにシリコンパターンを形成後、シリコンパターンの側壁が露出される現象を防止するため、酸化膜を蒸着した後エッチングして、側壁に絶縁膜を形成したものである。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、前記のような問題点を解決し、漏洩電流発生部位を補完して工程を単純化することができる、液晶用薄膜トランジスタおよびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
この発明による液晶用薄膜トランジスタの製造方法は、透明基板上に所定厚さのシリコン／第１絶縁膜／ゲート用ポリシリコンを連続積層する工程と、ゲート用ポリシリコンにリンをドーピングした後ゲート配線部を形成してイオンを注入する工程と、ゲート配線部が形成された基板上にフォトレジストを塗布してシリコン層をパターニングして、同時にゲート配線部をエッチングして所定間隔をおき離隔されるようにゲート電極およびゲート配線部を形成する工程と、パターニングによりパターンが形成された基板上に電極配線分離用第２絶縁膜を形成する工程と、ゲート電極、ゲート配線部およびシリコンパターン上にコンタクトホールを形成する工程と、コンタクトホール上でソース／ドレイン電極形成と同時に、コンタクトホールを通ってゲート電極およびゲート配線部が連結されるように金属配線を形成する工程とからなることを特徴としている。
【００２１】
好ましくは、シリコンは、８００〜１０００Åの厚さで形成されるとよい。
また、好ましくは、第１絶縁膜は、５００〜１０００Åの厚さを有するように形成する工程で、高温工程の場合は酸素雰囲気で高温加熱して熱酸化膜を形成して、かつ低温工程の場合はプラズマ強化型化学気相成長法（ＰＥＣＶＤ）またはその他低温蒸着装備で酸化膜を形成するとよい。
【００２２】
さらに、好ましくは、第２絶縁膜は、４０００〜６０００Åの厚さで形成されるとよい。
【００２３】
また、好ましくは、シリコンパターン形成工程の際、ゲート電極が形成される部位は、シリコンパターンと同一幅で形成されるとよい。
【００２４】
この発明による液晶用薄膜トランジスタは、透明基板上に形成されたゲート電極と、ゲート電極と所定間隔をおき離隔されるように形成されたゲート配線部と、ゲート電極を中心にゲート電極および配線部と交差するように形成されたシリコンパターンと、ゲート電極、ゲート配線部およびシリコンパターン上に形成されたコンタクトホールと、ゲート電極およびゲート配線部が連結されるようにゲート電極および配線部上に配線部より狭い幅で形成された急速配線と、ソース／ドレインコンタクトホールに連結されたソース／ドレイン金属電極とからなることを特徴としている。
【００２５】
好ましくは、ゲート電極およびシリコンパターンが形成された部位の切断面は、第１絶縁膜、第２絶縁膜およびソース／ドレイン金属電極をさらに含むものであって、透明基板全面に形成されたシリコン層と、コンタクトホールが形成される部位が開口されるようにシリコン上に形成された第１絶縁膜と、コンタクトホールの間に形成された第１絶縁膜上に第１絶縁膜より狭い幅で形成されたゲート電極と、ゲート電極の表面の一部が開口されるように第１絶縁膜上に形成された第２絶縁膜と、ゲート電極が形成された部位の第２絶縁膜上にゲート電極より狭い幅で形成された金属配線と、コンタクトホールに連結されたソース／ドレイン金属電極とからなるとよい。
【００２６】
また、好ましくは、ゲート電極およびゲート配線部が形成された部位の切断面は、第１絶縁膜および第２絶縁膜をさらに含むものであって、透明基板上に互いに離隔されて形成されたシリコン層と、シリコン層上に形成された第１絶縁膜と、第１絶縁膜上に形成されたゲート電極およびゲート配線部と、ゲート電極およびゲート配線部の間は凹凸構造をなして、ゲート電極およびゲート配線部上にはコンタクトホールが形成されてゲート電極およびゲート配線部の表面一部が開口されるように形成された第２絶縁膜と、コンタクトホールと互いに離隔されて形成されたゲート電極およびゲート配線部の間が凹凸構造をなして形成された金属配線とからなるとよい。
【００２７】
【作用】
本発明は、上述した構成により、漏洩電流発生部位が補完できるばかりでなく、工程が単純化できる。
【００２８】
【実施例】
以下、添付された図面を参照して、本発明の実施例を詳細に説明する。
【００２９】
図１〜図４は、本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であり、図１は基板上にシリコンが蒸着された断面図を、図２は絶縁膜上にゲート用ポリシリコンが形成された断面図を、図３および図４は絶縁膜上にゲートパターンが形成された断面図および平面図を示したものであり、図５は前記液晶用薄膜トランジスタの完成されたパターン構造を図示した平面図である。
【００３０】
前記図面を参照して、本発明による液晶用薄膜トランジスタの製造工程は、図１に示すように、最初透明基板１００全面上にシリコン層１２０を形成する。このとき、前記シリコン層は約８００〜１０００Åの厚さで形成されて、目的により調節可能である。
【００３１】
図２に示すように、前記シリコン層１２０上に第１絶縁膜１４０およびゲート用ポリシリコン１６０を連続積層して、前記ゲート用ポリシリコンをパターニングして図３に示すようなゲート電極１６０を形成する。それから、前記ゲート電極が形成されたパターン上に符号１７０に図示したようにイオン注入を行なう。このときの前記パターンの平面図を図示したのが図４である。
【００３２】
ここで、前記第１絶縁膜１４０は５００〜１０００Åの厚さを有するように形成して、高温工程の場合は酸素雰囲気で高温加熱熱酸化膜を形成して、低温工程の場合はプラズマ強化型化学気相成長法（ＰＥＣＶＤ）またはその他低温蒸着装備で酸化膜を形成させる。すなわち、シリコン層１２０蒸着後、すぐ酸化膜１４０を形成することにより汚染を減らすという利点を有する。また、前記ゲート用ポリシリコンを蒸着した後は、イオン注入、またはＰＯＣｌ3 などでリンをドーピングして抵抗を低くする。
【００３３】
それから、図５に示すように、本発明による薄膜トランジスタをパターニングするために前記工程を経て完成された基板上に、フォトレジストを塗布してシリコン層１２０をパターニングする。このとき、前記ゲート電極１６０も前記平面図に提示された形態にエッチングして、前記ゲート電極と一定間隔離隔されてゲート配線部（ゲート−ポリシリコン電極線）１６０［Ｄ１］，１６０［Ｄ２］を形成する。前記シリコン層１２０はＲＩＥ（reactive ion etching) などを利用して形成されて、前記ゲート配線部になる部分もフォトレジストに覆われてパターンが形成される。
【００３４】
続いて、前記パターンが形成された基板上に、絶縁膜を電極配線分離用第２絶縁膜を４０００〜６０００Åまたはその他適切な厚さで蒸着して、注入イオンの活性化過程を経る。
【００３５】
それから、前記平面図に提示されたような同一の位置にコンタクトホール２２０を形成して、前記コンタクトホール２２０を通って前記ゲート電極およびゲート配線部が連結されるように金属配線２００を形成することにより、本工程を完了する。前記金属配線２００は、前記コンタクトホール２２０を通ってゲート配線部である１６０［Ｄ１］と１６０［Ｄ２］およびゲート電極を連結して、必要な電気信号を加える。同時に、ソース／ドレイン電極側コンタクトホールにも、ソース／ドレイン金属電極が平面図に提示されたように形成される。
【００３６】
一方、前記工程を経て完成された本発明による薄膜トランジスタは、前記平面図に示すように、透明基板上に形成されたゲート電極１６０と、ゲート電極の上下に所定間隔離隔されて形成されたゲート配線部１６０［Ｄ１］，１６０［Ｄ２］と、前記ゲート電極１６０を中心に前記ゲート電極と垂直に交差されるように形成されたシリコンパターン１２０と、前記ゲート電極１６０とゲート配線部１６０［Ｄ１］，１６０［Ｄ２］およびシリコンパターン上に形成されたコンタクトホール２２０と、前記ゲート電極およびゲート配線部が連結されるようにゲート電極と、配線部上に前記配線部より狭い幅で形成された金属配線２００およびソース／ドレイン電極とからなる。
【００３７】
前記ゲート電極およびシリコンパターンが形成された部位の切断面であるＢ−Ｂ′は、図６に示すように、前記シリコン層１２０は透明基板１００全面に形成されて、前記第１絶縁膜１４０は前記シリコン層１２０上に形成されて、前記ゲート電極１２０は第１絶縁膜１４０上に形成されて、前記第２絶縁膜２４０はゲート電極１６０が形成された第１絶縁膜１４０上に形成して、前記ゲート電極１６０の表面一部とソース／ドレイン電極側表面一部が開口されるように形成されて、前記金属配線２００は表面が開口された前記ゲート電極１６０上の第２絶縁膜２４０上にゲート電極１６０より狭い幅で形成される構造からなり、ソース／ドレインコンタクトホール上にはソース２６０／ドレイン２８０金属電極を形成する。
【００３８】
続いて、前記ゲート電極およびゲート配線部が形成された部位の切断面であるＡ−Ａ′は、図７に図示したように、前記シリコン層１２０は前記透明基板１００上に所定間隔互いに離隔されて形成されて、前記第１絶縁膜１４０は前記シリコン層１２０上に形成されて、前記ゲート電極１６０は前記第１絶縁膜１４０上に形成されて、前記第２絶縁膜２４０は前記パターンが形成された基板全面に形成してコンタクトホール２２０が形成される部位である前記ゲート電極１６０の表面と電極配線の表面が開口されるように形成されて、前記金属配線２００は所定厚さを有して前記第２絶縁膜２４０上に形成される構造を有する。
【００３９】
前記図７に提示された断面図と、シリコンパターンを形成して熱酸化膜を成長させた後、ポリシリコンでゲート電極を形成する従来の工程の結果作られた薄膜トランジスタの断面図である図１０とを比較すれば、図７のＩ部分が図１０のＩ部分より距離がかなり遠い。すなわち、図１０の絶縁膜の厚さ（Ｉ）はほぼ１０００Åであるのに対して、図７の絶縁膜の厚さ（Ｉ）は６０００Åほどに厚く形成できる。そのため、漏洩電流により生じる、たとえばトランジスタの特性低下、または収率低下などの問題点が解決できる。
【００４０】
【発明の効果】
上述したように、本発明によれば、シリコン蒸着後、すぐ酸化膜を形成することにより汚染を減らすことができるばかりでなく、漏洩電流発生部位を補完して、工程を単純化することができ、ＬＣＤの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、基板上にシリコンが蒸着された断面図である。
【図２】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲート用ポリシリコンが形成された断面図である。
【図３】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲートパターンが形成された断面図である。
【図４】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲートパターンが形成された平面図である。
【図５】本発明による液晶用薄膜トランジスタの完成されたパターン構造を図示した平面図である。
【図６】図５のＢ−Ｂ′切断面を図示した断面図である。
【図７】図５のＡ−Ａ′切断面を図示した断面図である。
【図８】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図９】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１０】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１１】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１２】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１３】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１４】従来の技術による液晶用薄膜トランジスタの構造を図示した平面図である。
【図１５】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１６】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１７】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１８】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図１９】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図２０】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図２１】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【符号の説明】
１２０ シリコン層
１６０ ゲート電極
１６０［Ｄ１］，１６０［Ｄ２］ ゲート配線部
２００ 金属配線
２２０ コンタクトホール
なお、各図中、同一符号は同一または相当部分を示す。
【産業上の利用分野】
本発明は、液晶表示パネルに関して、より詳しくは、ポリシリコンからなる薄膜トランジスタの金属配線を用いてゲート電極およびゲート配線を形成した液晶用薄膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近来、高精度テレビジョンなどの新たな先端映像機器が開発されるに従い、平板表示器に対する需要が増加しつつある。液晶ディスプレイは、平板表示器の代表的な技術として、ＥＬ（electro luminescence) 素子、ＶＦＤ（vacuum fluorscence display) 、ＰＤＰ (plasma display panel) などが解決できなかった、カラー化、低電力および高速化等の問題を有していない。
【０００３】
前記液晶ディスプレイ（liquid crystal display：以下、「ＬＣＤ」という）は大きく受動型と能動型に分けられるが、その中の能動型素子は、画素１つ１つを薄膜トランジスタのような能動素子が制御するようになっている。そのため、速度、視野角、対照比において、受動型ＬＣＤよりかなり優れており、１００万画素以上の解像度を要するＨＤＴＶに一番適切な表示器として、注目の的になっている。これに従い、薄膜トランジスタの重要性が俯角されて、これに対する研究開発が活発化している。
【０００４】
現在、ＬＣＤなどにおいて、画素電極の選択的な駆動のために、電気的スイッチング素子に使用される薄膜トランジスタに対する研究開発は収率向上に焦点を合わせて、トランジスタの構造改善、非晶質または多結晶シリコンの特性向上、電極のオームコンタクト、および抵抗、断線、短絡の防止などに集中されている。
【０００５】
多結晶シリコン薄膜トランジスタの技術は、液晶表示パネルのスイッチング素子および周辺駆動回路の構成素子として、ＬＣＤの大型化、低価、量産性を理由にして、より多くの研究開発が行なわれている。前記液晶表示パネルとして使用される基板は透明基板であり、低温工程時はガラスを、高温工程時は石英が主に使用される。
【０００６】
現在、製造ラインにおいて使用される従来の液晶表示パネルの薄膜トランジスタおよびこれに従う工程順序は、図８〜図１３に図示されている。
【０００７】
従来、薄膜トランジスタは、最初透明基板１０上にシリコン層１２を図８に示すように蒸着する。
【０００８】
それから、前記シリコン層１２をパターニングしてシリコンパターン１２を形成して、前記シリコンパターン１２の両サイドが囲まれるように絶縁膜１４を塗布して、図９のような構造で形成させる。このとき、前記絶縁膜１４は、高温の酸素雰囲気で酸化膜を成長させることができ、または酸化膜成長後酸化膜を蒸着、もしくは他の方法たとえばＣＶＤなどの方法によって酸化膜のみを蒸着することもできる。
【０００９】
前記パターンが形成された基板１０上に、図１０に示すように、多結晶シリコン１６を蒸着してＰＯＣｌ3 などを用いてドーピングして抵抗を低くする。
【００１０】
その後、図１１のように、ゲートパターン１６を形成してイオンを注入する。その結果、ゲート電極１６以外の部分にイオンが注入されて、ソース／ドレイン電極が形成される。
【００１１】
続いて、図１２のように、前記パターンの形成された基板全面上に、酸化物である絶縁酸化膜を蒸着する。このとき、平坦化の目的でＢＳＰＧの使用も可能である。８００℃以上の高温で、注入イオンの活性化を進行する。
【００１２】
その後、図１３のように、コンタクトホールを形成して、前記コンタクトホール周辺は所定厚さの金属を蒸着してソース／ドレイン電極を形成することにより、多結晶シリコンＴＦＴ工程を完了する。
【００１３】
以上の標準構造以外に、オフ電流を減らす方法として、ＬＤＤ（light doped drain)構造を利用する方法、またはチャンネルのオフセットをする方法も使用される。
【００１４】
一方、前記工程を経て完了された液晶用薄膜トランジスタの平面構造は、図１４のような平面構造を有する。前記図面の符号１２はシリコンパターン、２２はコンタクト、２３はゲートを示して、前記Ａ−Ａ′切断面は図１０の構造を有する。
【００１５】
しかしながら、ゲート切断面が前記のような構造を有する場合、前記シリコン層１２とゲート層１６の間で図１０に図示した点線円ＩＩ部分が脆弱になってこの部分が漏洩電流増加の原因になり、または信頼性が低下される。
【００１６】
J. Electrochem. Soc. 138, 802 (1991)には、前記脆弱な部分が補完された構造が提示されているが、本発明は図１５〜図１７にこれを図示した。すなわち、透明基板１０上にシリコン層１２を蒸着して前記シリコン層１２上にＳｉＯ2 からなる酸化膜１４およびシリコン窒化物１７を連続蒸着した後、フォトレジストパターンを用いて前記酸化膜およびシリコン窒化物をパターニングする。それから、前記フォトレジストパターンを除去して熱酸化して図１６のような形状の酸化膜１４を形成する。前記酸化膜形成工程後、前記シリコン窒化膜を除去する。その後、図１６の構造を有するパターン上にゲート膜１６を蒸着することにより、従来の脆弱部分が除去できる。
【００１７】
この他にも、米国特許５，１２０，６６７には、図１８〜図２１に提示されたような工程を用いて漏洩電流発生部位を補完して工程単純化ができる技術が開示されている。前記工程は、透明基板１０上にシリコン層１２、熱酸化膜１４（または酸化物）およびゲート用ポリシリコン１６を連続蒸着してゲートポリシリコンをドーピングした後、パターニングして図１８のような構造に形成する。前記パターンが形成された基板全面に絶縁膜１９を塗布して図１９のようにパターニングして、これをＲＩＥ（reactive ion etching) でエッチングして図２０のように左右に酸化膜１９を残す。前記パターンが形成された基板全面にポリシリコン２１を蒸着してパターニングすることにより、図２１の構造を有するように構成する。
【００１８】
すなわち、前記工程はシリコンを蒸着した後、パターンを形成する工程なしにシリコンパターンを形成後、シリコンパターンの側壁が露出される現象を防止するため、酸化膜を蒸着した後エッチングして、側壁に絶縁膜を形成したものである。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、前記のような問題点を解決し、漏洩電流発生部位を補完して工程を単純化することができる、液晶用薄膜トランジスタおよびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
この発明による液晶用薄膜トランジスタの製造方法は、透明基板上に所定厚さのシリコン／第１絶縁膜／ゲート用ポリシリコンを連続積層する工程と、ゲート用ポリシリコンにリンをドーピングした後ゲート配線部を形成してイオンを注入する工程と、ゲート配線部が形成された基板上にフォトレジストを塗布してシリコン層をパターニングして、同時にゲート配線部をエッチングして所定間隔をおき離隔されるようにゲート電極およびゲート配線部を形成する工程と、パターニングによりパターンが形成された基板上に電極配線分離用第２絶縁膜を形成する工程と、ゲート電極、ゲート配線部およびシリコンパターン上にコンタクトホールを形成する工程と、コンタクトホール上でソース／ドレイン電極形成と同時に、コンタクトホールを通ってゲート電極およびゲート配線部が連結されるように金属配線を形成する工程とからなることを特徴としている。
【００２１】
好ましくは、シリコンは、８００〜１０００Åの厚さで形成されるとよい。
また、好ましくは、第１絶縁膜は、５００〜１０００Åの厚さを有するように形成する工程で、高温工程の場合は酸素雰囲気で高温加熱して熱酸化膜を形成して、かつ低温工程の場合はプラズマ強化型化学気相成長法（ＰＥＣＶＤ）またはその他低温蒸着装備で酸化膜を形成するとよい。
【００２２】
さらに、好ましくは、第２絶縁膜は、４０００〜６０００Åの厚さで形成されるとよい。
【００２３】
また、好ましくは、シリコンパターン形成工程の際、ゲート電極が形成される部位は、シリコンパターンと同一幅で形成されるとよい。
【００２４】
この発明による液晶用薄膜トランジスタは、透明基板上に形成されたゲート電極と、ゲート電極と所定間隔をおき離隔されるように形成されたゲート配線部と、ゲート電極を中心にゲート電極および配線部と交差するように形成されたシリコンパターンと、ゲート電極、ゲート配線部およびシリコンパターン上に形成されたコンタクトホールと、ゲート電極およびゲート配線部が連結されるようにゲート電極および配線部上に配線部より狭い幅で形成された急速配線と、ソース／ドレインコンタクトホールに連結されたソース／ドレイン金属電極とからなることを特徴としている。
【００２５】
好ましくは、ゲート電極およびシリコンパターンが形成された部位の切断面は、第１絶縁膜、第２絶縁膜およびソース／ドレイン金属電極をさらに含むものであって、透明基板全面に形成されたシリコン層と、コンタクトホールが形成される部位が開口されるようにシリコン上に形成された第１絶縁膜と、コンタクトホールの間に形成された第１絶縁膜上に第１絶縁膜より狭い幅で形成されたゲート電極と、ゲート電極の表面の一部が開口されるように第１絶縁膜上に形成された第２絶縁膜と、ゲート電極が形成された部位の第２絶縁膜上にゲート電極より狭い幅で形成された金属配線と、コンタクトホールに連結されたソース／ドレイン金属電極とからなるとよい。
【００２６】
また、好ましくは、ゲート電極およびゲート配線部が形成された部位の切断面は、第１絶縁膜および第２絶縁膜をさらに含むものであって、透明基板上に互いに離隔されて形成されたシリコン層と、シリコン層上に形成された第１絶縁膜と、第１絶縁膜上に形成されたゲート電極およびゲート配線部と、ゲート電極およびゲート配線部の間は凹凸構造をなして、ゲート電極およびゲート配線部上にはコンタクトホールが形成されてゲート電極およびゲート配線部の表面一部が開口されるように形成された第２絶縁膜と、コンタクトホールと互いに離隔されて形成されたゲート電極およびゲート配線部の間が凹凸構造をなして形成された金属配線とからなるとよい。
【００２７】
【作用】
本発明は、上述した構成により、漏洩電流発生部位が補完できるばかりでなく、工程が単純化できる。
【００２８】
【実施例】
以下、添付された図面を参照して、本発明の実施例を詳細に説明する。
【００２９】
図１〜図４は、本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であり、図１は基板上にシリコンが蒸着された断面図を、図２は絶縁膜上にゲート用ポリシリコンが形成された断面図を、図３および図４は絶縁膜上にゲートパターンが形成された断面図および平面図を示したものであり、図５は前記液晶用薄膜トランジスタの完成されたパターン構造を図示した平面図である。
【００３０】
前記図面を参照して、本発明による液晶用薄膜トランジスタの製造工程は、図１に示すように、最初透明基板１００全面上にシリコン層１２０を形成する。このとき、前記シリコン層は約８００〜１０００Åの厚さで形成されて、目的により調節可能である。
【００３１】
図２に示すように、前記シリコン層１２０上に第１絶縁膜１４０およびゲート用ポリシリコン１６０を連続積層して、前記ゲート用ポリシリコンをパターニングして図３に示すようなゲート電極１６０を形成する。それから、前記ゲート電極が形成されたパターン上に符号１７０に図示したようにイオン注入を行なう。このときの前記パターンの平面図を図示したのが図４である。
【００３２】
ここで、前記第１絶縁膜１４０は５００〜１０００Åの厚さを有するように形成して、高温工程の場合は酸素雰囲気で高温加熱熱酸化膜を形成して、低温工程の場合はプラズマ強化型化学気相成長法（ＰＥＣＶＤ）またはその他低温蒸着装備で酸化膜を形成させる。すなわち、シリコン層１２０蒸着後、すぐ酸化膜１４０を形成することにより汚染を減らすという利点を有する。また、前記ゲート用ポリシリコンを蒸着した後は、イオン注入、またはＰＯＣｌ3 などでリンをドーピングして抵抗を低くする。
【００３３】
それから、図５に示すように、本発明による薄膜トランジスタをパターニングするために前記工程を経て完成された基板上に、フォトレジストを塗布してシリコン層１２０をパターニングする。このとき、前記ゲート電極１６０も前記平面図に提示された形態にエッチングして、前記ゲート電極と一定間隔離隔されてゲート配線部（ゲート−ポリシリコン電極線）１６０［Ｄ１］，１６０［Ｄ２］を形成する。前記シリコン層１２０はＲＩＥ（reactive ion etching) などを利用して形成されて、前記ゲート配線部になる部分もフォトレジストに覆われてパターンが形成される。
【００３４】
続いて、前記パターンが形成された基板上に、絶縁膜を電極配線分離用第２絶縁膜を４０００〜６０００Åまたはその他適切な厚さで蒸着して、注入イオンの活性化過程を経る。
【００３５】
それから、前記平面図に提示されたような同一の位置にコンタクトホール２２０を形成して、前記コンタクトホール２２０を通って前記ゲート電極およびゲート配線部が連結されるように金属配線２００を形成することにより、本工程を完了する。前記金属配線２００は、前記コンタクトホール２２０を通ってゲート配線部である１６０［Ｄ１］と１６０［Ｄ２］およびゲート電極を連結して、必要な電気信号を加える。同時に、ソース／ドレイン電極側コンタクトホールにも、ソース／ドレイン金属電極が平面図に提示されたように形成される。
【００３６】
一方、前記工程を経て完成された本発明による薄膜トランジスタは、前記平面図に示すように、透明基板上に形成されたゲート電極１６０と、ゲート電極の上下に所定間隔離隔されて形成されたゲート配線部１６０［Ｄ１］，１６０［Ｄ２］と、前記ゲート電極１６０を中心に前記ゲート電極と垂直に交差されるように形成されたシリコンパターン１２０と、前記ゲート電極１６０とゲート配線部１６０［Ｄ１］，１６０［Ｄ２］およびシリコンパターン上に形成されたコンタクトホール２２０と、前記ゲート電極およびゲート配線部が連結されるようにゲート電極と、配線部上に前記配線部より狭い幅で形成された金属配線２００およびソース／ドレイン電極とからなる。
【００３７】
前記ゲート電極およびシリコンパターンが形成された部位の切断面であるＢ−Ｂ′は、図６に示すように、前記シリコン層１２０は透明基板１００全面に形成されて、前記第１絶縁膜１４０は前記シリコン層１２０上に形成されて、前記ゲート電極１２０は第１絶縁膜１４０上に形成されて、前記第２絶縁膜２４０はゲート電極１６０が形成された第１絶縁膜１４０上に形成して、前記ゲート電極１６０の表面一部とソース／ドレイン電極側表面一部が開口されるように形成されて、前記金属配線２００は表面が開口された前記ゲート電極１６０上の第２絶縁膜２４０上にゲート電極１６０より狭い幅で形成される構造からなり、ソース／ドレインコンタクトホール上にはソース２６０／ドレイン２８０金属電極を形成する。
【００３８】
続いて、前記ゲート電極およびゲート配線部が形成された部位の切断面であるＡ−Ａ′は、図７に図示したように、前記シリコン層１２０は前記透明基板１００上に所定間隔互いに離隔されて形成されて、前記第１絶縁膜１４０は前記シリコン層１２０上に形成されて、前記ゲート電極１６０は前記第１絶縁膜１４０上に形成されて、前記第２絶縁膜２４０は前記パターンが形成された基板全面に形成してコンタクトホール２２０が形成される部位である前記ゲート電極１６０の表面と電極配線の表面が開口されるように形成されて、前記金属配線２００は所定厚さを有して前記第２絶縁膜２４０上に形成される構造を有する。
【００３９】
前記図７に提示された断面図と、シリコンパターンを形成して熱酸化膜を成長させた後、ポリシリコンでゲート電極を形成する従来の工程の結果作られた薄膜トランジスタの断面図である図１０とを比較すれば、図７のＩ部分が図１０のＩ部分より距離がかなり遠い。すなわち、図１０の絶縁膜の厚さ（Ｉ）はほぼ１０００Åであるのに対して、図７の絶縁膜の厚さ（Ｉ）は６０００Åほどに厚く形成できる。そのため、漏洩電流により生じる、たとえばトランジスタの特性低下、または収率低下などの問題点が解決できる。
【００４０】
【発明の効果】
上述したように、本発明によれば、シリコン蒸着後、すぐ酸化膜を形成することにより汚染を減らすことができるばかりでなく、漏洩電流発生部位を補完して、工程を単純化することができ、ＬＣＤの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、基板上にシリコンが蒸着された断面図である。
【図２】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲート用ポリシリコンが形成された断面図である。
【図３】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲートパターンが形成された断面図である。
【図４】本発明による液晶用薄膜トランジスタの製造工程を図示した工程順序図であって、絶縁膜上にゲートパターンが形成された平面図である。
【図５】本発明による液晶用薄膜トランジスタの完成されたパターン構造を図示した平面図である。
【図６】図５のＢ−Ｂ′切断面を図示した断面図である。
【図７】図５のＡ−Ａ′切断面を図示した断面図である。
【図８】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図９】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１０】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１１】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１２】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１３】従来の技術による液晶用薄膜トランジスタの製造工程を図示した工程順序図である。
【図１４】従来の技術による液晶用薄膜トランジスタの構造を図示した平面図である。
【図１５】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１６】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１７】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の製造工程を図示した工程順序図である。
【図１８】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図１９】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図２０】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【図２１】薄膜トランジスタのシリコンとゲートの間で生じる漏洩電流を防止するための従来の他の製造工程を図示した工程順序図である。
【符号の説明】
１２０ シリコン層
１６０ ゲート電極
１６０［Ｄ１］，１６０［Ｄ２］ ゲート配線部
２００ 金属配線
２２０ コンタクトホール
なお、各図中、同一符号は同一または相当部分を示す。
Claims (9)
- 透明基板と、
前記透明基板の表面に形成され、ソース領域およびドレイン領域を有するシリコン層と、
前記シリコン層の表面に形成されている第１絶縁膜と、
前記第１絶縁膜の表面に形成されたゲート電極と、
前記第１絶縁膜の表面に形成され、前記ゲート電極を中心に前記ソース領域および前記ドレイン領域が並ぶ方向と直交する方向に延びるように形成されたゲート配線部と、
前記ゲート電極および前記ゲート配線部の表面に形成され、前記ゲート電極に通じるコンタクトホールおよび前記ゲート配線部に通じるコンタクトホールを有する第２絶縁膜と、
前記ゲート電極に通じるコンタクトホールおよび前記ゲート配線部に通じるコンタクトホールを介して、前記ゲート電極および前記ゲート配線部を電気的に接続するように形成された金属配線と
を備え、
前記ゲート配線部は、前記ゲート電極と同一の導電層で形成され、
前記ゲート電極は、前記直交する方向において、２つの前記ゲート配線部の間に前記ゲート配線部と離れて配置され、
前記第２絶縁膜は、前記直交する方向において、前記ゲート電極と前記ゲート配線部との間に介在するように形成された、液晶表示装置用の薄膜トランジスタ基板。 - 前記ゲート配線部は、前記金属線よりも厚くなるように形成された、請求項１に記載の薄膜トランジスタ基板。
- 前記第１絶縁膜および前記第２絶縁膜は、前記ソース領域に通じるコンタクトホールおよび前記ドレイン領域に通じるコンタクトホールを含み、
前記ソース領域に通じるコンタクトホールの表面に、前記金属配線と同一の導電層でソース金属電極が形成され、
前記ドレイン領域に通じるコンタクトホールの表面に、前記金属配線と同一の導電層でドレイン金属電極が形成された、請求項１に記載の薄膜トランジスタ基板。 - 前記第２絶縁膜は、前記第１絶縁膜よりも厚くなるように形成された、請求項１に記載の薄膜トランジスタ基板。
- 前記第２絶縁膜は、厚さが３０００Åより大きい、請求項４に記載の薄膜トランジスタ基板。
- 前記第２絶縁膜は、厚さが５０００Åより大きい、請求項４に記載の薄膜トランジスタ基板。
- 前記ゲート電極および前記ゲート配線部は、それぞれが多結晶シリコンから形成された、請求項１に記載の薄膜トランジスタ基板。
- 前記ゲート配線部は、前記ゲート電極から３０００Åより大きく離れて配置された、請求項１に記載の薄膜トランジスタ基板。
- 前記ゲート配線部は、前記ゲート電極から５０００Åより大きく離れて配置された、請求項１に記載の薄膜トランジスタ基板。
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| CN1139837C (zh) * | 1998-10-01 | 2004-02-25 | 三星电子株式会社 | 液晶显示器用薄膜晶体管阵列基板及其制造方法 |
| US6593592B1 (en) * | 1999-01-29 | 2003-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors |
| US7122835B1 (en) * | 1999-04-07 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| AU4712400A (en) | 1999-05-14 | 2000-12-05 | 3M Innovative Properties Company | Ablation enhancement layer |
| KR20070041856A (ko) * | 2005-10-17 | 2007-04-20 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP5070353B1 (ja) * | 2011-04-08 | 2012-11-14 | 株式会社Ｍａｒｕｗａ | フェライト複合シートとその製造方法及びそのようなフェライト複合シートに用いられる焼結フェライト小片 |
| JP6225511B2 (ja) * | 2013-07-02 | 2017-11-08 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
| JP6309907B2 (ja) | 2015-03-11 | 2018-04-11 | 株式会社東芝 | 半導体装置 |
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| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| FR2593630B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active a resistance de drain et procedes de fabrication de cet ecran |
| JP2508851B2 (ja) * | 1989-08-23 | 1996-06-19 | 日本電気株式会社 | 液晶表示素子用アクティブマトリクス基板とその製造方法 |
| DE69115118T2 (de) * | 1990-05-17 | 1996-05-30 | Sharp Kk | Verfahren zum Herstellen eines Dünnfilm-Transistors. |
| JP2650543B2 (ja) * | 1991-11-25 | 1997-09-03 | カシオ計算機株式会社 | マトリクス回路駆動装置 |
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