KR20040085496A - 다결정실리콘 박막트랜지스터 제조방법 - Google Patents

다결정실리콘 박막트랜지스터 제조방법 Download PDF

Info

Publication number
KR20040085496A
KR20040085496A KR1020030020193A KR20030020193A KR20040085496A KR 20040085496 A KR20040085496 A KR 20040085496A KR 1020030020193 A KR1020030020193 A KR 1020030020193A KR 20030020193 A KR20030020193 A KR 20030020193A KR 20040085496 A KR20040085496 A KR 20040085496A
Authority
KR
South Korea
Prior art keywords
layer
nickel
source
amorphous silicon
silicon layer
Prior art date
Application number
KR1020030020193A
Other languages
English (en)
Other versions
KR100697379B1 (ko
Inventor
유성열
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR1020030020193A priority Critical patent/KR100697379B1/ko
Publication of KR20040085496A publication Critical patent/KR20040085496A/ko
Application granted granted Critical
Publication of KR100697379B1 publication Critical patent/KR100697379B1/ko

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K11/00—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves
    • F16K11/02—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit
    • F16K11/06—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements
    • F16K11/065—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements with linearly sliding closure members
    • F16K11/07—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements with linearly sliding closure members with cylindrical slides
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K27/00—Construction of housing; Use of materials therefor
    • F16K27/04—Construction of housing; Use of materials therefor of sliding valves
    • F16K27/041—Construction of housing; Use of materials therefor of sliding valves cylindrical slide valves
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K3/00—Gate valves or sliding valves, i.e. cut-off apparatus with closing members having a sliding movement along the seat for opening and closing
    • F16K3/30—Details
    • F16K3/314—Forms or constructions of slides; Attachment of the slide to the spindle
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K31/00—Actuating devices; Operating means; Releasing devices
    • F16K31/02—Actuating devices; Operating means; Releasing devices electric; magnetic
    • F16K31/06—Actuating devices; Operating means; Releasing devices electric; magnetic using a magnet, e.g. diaphragm valves, cutting off by means of a liquid
    • F16K31/0603—Multiple-way valves
    • F16K31/061—Sliding valves
    • F16K31/0613—Sliding valves with cylindrical slides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F7/00—Magnets
    • H01F7/06—Electromagnets; Actuators including electromagnets
    • H01F7/08—Electromagnets; Actuators including electromagnets with armatures
    • H01F7/16—Rectilinearly-movable armatures

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 액정표시장치의 다결정실리콘 박막트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 유리기판 상에 비정질실리콘층을 증착하는 단계와, 상기 비정질실리콘층의 표면에 n+/p+ 도핑층을 형성하는 단계와, 상기 n+/p+ 도핑층 상에 니켈막을 증착하는 단계와, 상기 니켈막을 패터닝하여 이격 배치되는 소오스 전극과 드레인 전극을 형성하는 단계와, 상기 소오스 전극과 드레인 전극 사이의 n+/p+ 도핑층 부분을 식각하는 단계와, 상기 기판 결과물을 450∼500℃의 온도로 열처리하여 소오소/드레인 전극과 n+/p+ 도핑층의 계면에 니켈-실리사이드를 형성함과 동시에 니켈의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계와, 상기 결과물 상에 게이트 절연막을 증착하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 결정화를 위한 금속으로서 소오스/드레인 금속을 이용해서 측면 방향으로 확장되어 가는 결정을 응용하여 비정질실리콘의 결정화를 이루기 때문에 채널 영역에서의 실리콘 오염을 방지할 수 있으며, 그래서, 비정질실리콘 결정화의 신뢰성을 확보할 수 있다.

Description

다결정실리콘 박막트랜지스터 제조방법{Method of manufacturing poly-Si TFT}
본 발명은 박막트랜지스터 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는, MILC(Metal Induced Lateral Crystallization)법을 이용한 다결정실리콘 박막트랜지스터 제조방법에 관한 것이다.
액정표시장치는 경박단소하고 저전압구동 및 저전력소모라는 장점을 바탕으로 CRT(Cathode Ray Tube)를 대신하여 개발되어져 왔으며, 특히, 박막트랜지스터 액정표시장치(이하, TFT-LCD)는 CRT에 필적할만한 고화질화, 대형화 및 컬러화 등을 실현하였기 때문에 최근에는 노트북 PC 및 모니터 시장은 물론 여러 분야에서 다양하게 사용되고 있다.
이러한 TFT-LCD는, 박막트랜지스터 및 화소전극이 구비된 어레이 기판과 컬러필터 및 상대전극이 구비된 컬러필터 기판이 액정층의 개재하에 합착되어 구성된 액정 패널과, 상기 액정 패널과 연결된 구동 드라이브 IC 및 회로기판을 포함한다.
한편, 이와 같은 TFT-LCD에 있어서, 액정 패널의 각 화소에 구비되는 박막트랜지스터는 그의 채널층으로서 비도핑된 비정질실리콘층이 이용되고 있는 반면 구동 드라이브 IC는 다결정실리콘층이 채널층으로 이용되고 있다.
이에 따라, 종래에는 TFT-LCD 모듈을 제작하기 위해 별도의 공정을 각각 진행하여 액정 패널 및 구동 드라이브 IC를 각각 제조하고, 이후, 이들을 연결하고 있기 때문에 전체적인 제조 공정이 복잡하며, 아울러, 집적도 면에서도 바람직하지 못한 문제점이 있었다.
이에, 최근에는 박막트랜지스터의 채널층으로 다결정실리콘층을 적용하려는기술이 제안되고 있다. 이렇게 다결정실리콘층을 채널층으로 적용하면, 박막트랜지스터 및 구동 드라이브 IC를 동일 기판에 동시에 형성할 수 있기 때문에 제조 공정의 단순화를 얻을 수 있음은 물론 집적도 향상도 기대할 수 있다.
상기 박막트랜지스터의 채널층으로 다결정실리콘층을 적용하기 위한 방법으로서, 현재는 금속을 이용하는 방법과 레이저 어닐링을 이용하는 방법이 적용되고 있다.
여기서, 전자의 방법은 비정질실리콘층 상에 금속막을 증착한 후에 열처리를 행하여 금속 확산을 통한 결정 결합이 이루어지도록 하고, 이를 통해, 다결정실리콘층을 형성하는 방법이며, 후자의 방법은 비정질실리콘층의 증착 후에 레이저 스캐닝을 행하여 비정질실리콘이 다결정실리콘으로 결정화되도록 하여 다결정실리콘층을 형성하는 방법이다.
그러나, 자세하게 설명하지는 않았지만, 금속을 이용하는 방법은 결정화에 사용된 금속이 결정화된 채널 실리콘을 오염시킴으로써 누설전류의 원인이 되는 문제점이 있으며, 또한, 레이저를 이용하는 방법은 결정화에 대한 신뢰성은 있으나 그 적용에 필요한 장비 투자비가 크다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 채널 실리콘의 오염을 방지할 수 있는 다결정실리콘 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 신뢰성을 확보하면서도 장비 투자비의 증가를 방지할 수 있는 다결정실리콘 박막트랜지스터 제조방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 다결정실리콘 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 다결정실리콘 박막트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 따른 다결정실리콘 박막트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1,21,31 : 유리기판 2,22,32 : 비도핑된 비정질실리콘층
3,22,32 : n+/p+ 도핑층 4,24,34 : 니켈막
4a,24a,34a : 소오스 전극 4b,24b,34b : 드레인 전극
5,25,35 : 니켈 실리사이드 6,26,36 : 다결정실리콘층
7,27,37 : 게이트 절연막 8,28,38 : 게이트
10 : 박막트랜지스터
상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리기판 상에 비정질실리콘층을 증착하는 단계; 상기 비정질실리콘층의 표면에 n+/p+ 도핑층을 형성하는 단계; 상기 n+/p+ 도핑층 상에 소오스/드레인용 금속막을 증착하는 단계; 상기 소오스/드레인용 금속막을 패터닝하여 이격 배치되는 소오스 전극과 드레인 전극을 형성하는 단계; 상기 소오스 전극과 드레인 전극 사이의 n+/p+ 도핑층 부분을 식각하는 단계; 상기 기판 결과물을 열처리하여 소오소/드레인 전극과 n+/p+ 도핑층의 계면에 금속-실리사이드를 형성함과 동시에 소오스/드레인 금속의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계; 상기 결과물 상에 게이트 절연막을 증착하는 단계; 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 다결정실리콘 박막트랜지스터 제조방법을 제공한다.
여기서, 상기 n+/p+ 도핑층은 도펀트(dopant) 도핑층을 증착하여 형성하거나, 비정질실리콘층의 표면에 도펀트 (dopant)를 이온주입하여 형성할 수 있으며, 상기 도펀트 이온주입은 상온에서 가속 전압이 작은 이온 샤워(Ion shower) 방식으로 수행한다.
상기 소오스/드레인용 금속막은 바람직하게 니켈(Ni)막이며, 상기 열처리는 450∼500℃의 온도로 수행한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리기판 상에 비정질실리콘층과 게이트 절연막 및 게이트용 금속막을 차례로 증착하는 단계; 상기 게이트용 금속막과 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용해서 도펀트 이온주입을 행하여 게이트 전극 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층을 형성하는 단계; 상기 n+/p+ 도핑층을 포함한 기판 전 영역 상에 니켈막을 증착하는 단계; 상기 기판 결과물을 열처리하여 니켈막과 n+/p+ 도핑층의 계면에 니켈-실리사이드를 형성함과 동시에 니켈의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계; 및 상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거하는 단계를 포함하는 다결정실리콘 박막트랜지스터 제조방법을 제공한다.
여기서, 상기 도펀트 이온주입은 상온에서 이온 샤워 방식으로 수행한다.
상기 결정화된 다결정실리콘층 표면의 니켈-실사이드막은 소오스/드레인 전극으로 사용할 수 있으며, 반면, 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계 후, 상기 게이트 전극 양측의 니켈-실리사이드막 상에 소오스/드레인 전극을 형성하는 것도 가능하다.
상기 열처리는 450∼500℃의 온도로 수행한다.
게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리기판 상에 비정질실리콘층과 게이트 절연막을 차례로 증착하는 단계; 상기 게이트 절연막을 패터닝하는 단계; 상기 패터닝된 게이트 절연막을 마스크로 이용해서 도펀트 이온주입을 행하여 패터닝된 게이트 절연막 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층을 형성하는 단계; 상기 n+/p+ 도핑층을 포함한 기판 전 영역 상에 니켈막을 증착하는 단계; 상기 기판 결과물을 열처리하여 니켈막과 n+/p+ 도핑층의 계면에 니켈-실리사이드를 형성함과 동시에 니켈의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계; 상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거하는 단계; 상기 기판 결과물 상에 금속막을 증착하는 단계; 및 상기 금속막을 패터닝하여 패터닝된 게이트 절연막 상에 게이트 전극을 형성함과 동시에 상기 게이트 전극 양측의 니켈-실리사이드막 상에 소오스/드레인 전극을 형성하는 단계를 포함하는 다결정실리콘 박막트랜지스터 제조방법을 제공한다.
여기서, 상기 도펀트 이온주입은 상온에서 이온 샤워 방식으로 수행하며, 상기 열처리는 450∼500℃의 온도로 수행한다.
본 발명에 따르면, 결정화를 위한 금속으로서 소오스/드레인 금속을 이용해서 측면 방향으로 확장되어 가는 결정을 응용하여 비정질실리콘의 결정화를 이루기 때문에 채널 영역에서의 실리콘 오염을 방지할 수 있으며, 그래서, 결정화의 신뢰성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 다결정실리콘 TFT 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 유리기판(1) 상에 비정질실리콘층(2)을 증착한 후, 그 표면에 n+/p+ 도핑층(3)을 증착한다. 그런다음, n+/p+ 도핑층(3) 상에 소오스/드레인용 금속막으로서 니켈막(4)을 증착한다. 이때, 상기 니켈(Ni)은 실리사이드 형성이 쉬울 뿐만 아니라, 결정화시, 다결정실리콘의 형성에 유리하다.
여기서, 상기 n+/p+ 도핑층(3)은 일반적인 도핑층 증착이 아닌, 비정질실리콘층(2)의 표면에 도펀트(dopant)를 이온주입하는 것에 의해서도 형성 가능하다. 이때, 통상의 이온주입(Implantation)은 도펀트 주입 깊이가 깊으므로, 가속 전압이 작은 이온 샤워(Ion shower) 방식으로 비정질실리콘층(2)의 표면에 도펀트를 얇게 도핑해줌이 바람직하다.
아울러, 상기 도펀트 이온주입은 상온에서 진행함이 바람직한데, 이것은 도펀트 이온주입시 온도가 높을 경우에는 이온 활성화(Ion activation)가 이루어져 이온 확산(Ion diffusion)이 일어나게 되고, 이렇게 이온 확산이 일어날 경우에는 비정질실리콘층 모두가 이온 오염(Ion contamination)이 될 수 있기 때문이다.
도 1b를 참조하면, 공지의 사진 식각 공정에 따라 상기 니켈막을 식각하고, 이를 통해, 이격 배치되는 소오스 및 드레인 전극(4a, 4b)을 형성한다.
도 1c를 참조하면, 소오스 전극(4a)과 드레인 전극(4b) 사이의 n+/p+ 도핑층 부분을 식각하고, 이를 통해, 채널 영역에 해당하는 비정질실리콘층 부분을 노출시킨다. 이때, 상기 n+/p+ 도핑층(3)의 식각시에는 약간 과도 식각(over etch)를 행함이 바람직하다.
도 1d를 참조하면, 상기 단계까지의 기판 결과물에 대해 MILC(Metal InducedLateral Crystallization)를 형성할 수 있을 정도의 온도, 예컨데, 450∼500℃로 열처리를 행한다.
이렇게 하면, 소오스/드레인 금속인 니켈(Ni)이 그 아래의 비정질실리콘층으로 확산하면서 실리콘과의 결합이 이루어지게 되며, 이에 따라, n+/p+ 도핑층(3)과 소오스/드레인 금속인 니켈막간의 계면에 니켈-실리사이드(Ni-silicide : 5)가 형성되고, 계속적으로 상기 비정질실리콘층의 결정화가 이루어져 다결정실리콘층(6)이 형성된다. 이때, 상기 니켈-실리사이드(5)는 비정질실리콘층의 결정화에 큰 역할을 하며, 또한, 일반적으로 실리사이드는 저항이 작기 때문에 상기 니켈-실리사이드(5)는 오믹 콘택(ohmic contact)에 유리하게 작용하게 된다.
아울러, 상기 열처리를 행함에 따라 도핑 영역의 활성화(activation)가 이루어지게 된다.
여기서, 결정화가 진행되는 동안 결정은 채널 영역으로 확장하게 되는데, 이때, 측면으로 확장된 영역은 금속의 오염이 매우 적다. 이것은 결정화 후에 남는 금속이 대부분 소오스/드레인 전극(4a, 4b)과 다결정실리콘층(6)의 계면에 집중하기 때문이다.
결국, 전술한 본 발명의 방법에 따라 결정화를 수행하는 경우, 소오스/드레인 전극 아래의 비정질실리콘층 부분은 MIC 형태로 결정화되고, 그리고, 채널 영역은 MILC 형태로 결정화되며, 이때, 상기 MILC 형태로 결정화된 채널 영역에서의 실리콘 오염은 거의 없게 된다.
한편, 상기와 같이 450∼500℃로 열처리를 행할 경우, 일반적인 역스태거 타입의 박막트랜지스터 구조에서는 다른 층들이 열에 의한 스트레스를 받게 되므로 바람직하지 못하다. 그러나, 본 발명에서 적용되는 박막트랜지스터의 구조는 코플래나(coplanar) 구조이므로, 다른 층들의 열에 의한 스트레스는 박막트랜지스터 특성에 영향을 미치지 않을 정도로 최소화된다.
도 1e를 참조하면, 소오스/드레인 전극(4a, 4b)을 덮도록 결과물 상에 SiO2로 이루어진 게이트 절연막(7)을 증착한다. 그런다음, 상기 게이트 절연막(7) 상에 게이트용 금속막을 증착한 후, 이를 패터닝하여 게이트를 형성하고, 이 결과로서, 코플래나 구조의 다결정실리콘 박막트랜지스터(10)의 제조를 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 다결정실리콘으로 이루어진 채널 영역을 소오스/드레인 금속을 이용해서 비정질실리콘층의 측면 방향으로 확장되어 나가는 결정을 응용하여 형성하기 때문에 결정화 후에 남은 금속에 의한 채널 영역에서의 실리콘 오염을 최대한 억제시킬 수 있다.
이에 따라, 다결정실리콘 박막트랜지스터 형성시의 신뢰성을 확보할 수 있게 되며, 따라서, 다결정실리콘 박막트랜지스터를 구비한 액정표시장치의 제조를 안정적으로 수행할 수 있게 된다.
한편, 전술한 본 발명의 실시예에 있어서, 비정질실리콘층의 결정화는 소오스/드레인 전극 형성 후에 수행하였지만, 게이트 절연막 및 게이트 전극의 형성 후에 수행하는 것도 가능하다. 이 경우, 게이트 절연막으로서는 열산화막이나 실리콘산화막을 사용하여야만 열적 스트레스(Thermal stress)에 의한 손상을 최소화할 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 다결정실리콘 박막트랜지스터 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 유리기판(21) 상에 차례로 비정질실리콘층(22)과 게이트 절연막(27) 및 게이트 전극용 금속막(28a)을 증착한다.
도 2b를 참조하면, 공지의 공정에 따라 게이트 전극용 금속막과 게이트 절연막(27)을 패터닝하고, 이를 통해, 게이트 전극(28)을 형성한다.
도 2c를 참조하면, 게이트 전극(28)을 이온주입 마스크로 이용한 자기-정렬 방법에 따라 기판 결과물에 대해 상온에서 이온 샤워 방식으로 도펀트를 이온주입하고, 이를 통해, 상기 게이트 전극(28) 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층(23)을 형성한다.
도 2d를 참조하면, 기판의 전 영역 상에 실리사이드 형성이 쉬울 뿐만 아니라, 결정화시, 다결정실리콘의 형성에 유리한 니켈막(24)을 증착한다. 그런다음, 상기 기판 결과물을 MILC를 형성할 수 있을 정도의 온도인 450∼500℃로 열처리하고, 이를 통해, 니켈막(24)과 n+/p+ 도핑층(23)의 계면에 니켈-실리사이드(25)를 형성하고, 아울러, 상기 비정질실리콘층을 다결정실리콘층(26)으로 결정화시킨다.
도 2e를 참조하면, 상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거한다. 그런다음, 기판 결과물 상에 소오스/드레인용 금속막을 증착한 후, 이를 패터닝하여 게이트 전극(28) 양측의 니켈-실리사이드(25) 상에 소오스 전극(24a) 및 드레인 전극(24b)을 형성하고, 이를 통해, 다결정실리콘 박막트랜지스터의 제조를 완성한다.
여기서, 상기 소오스/드레인 전극(24a, 24b)은 생략하는 것도 가능하다. 이것은 게이트 전극(28) 양측의 다결정실리콘층 표면에 형성된 니켈-실리사이드(25)가 저항이 2∼20Ω 정도로 매우 낮아 전극으로 사용하여도 무방하기 때문이다.
이 실시예에 따른 다결정실리콘 박막트랜지스터 형성방법은 자기-정렬으로 도펀트 이온주입을 행하여 n+/p+ 도핑층을 형성하므로, 공정 단순화를 이룰 수 있으며, 특히, 상기 도핑층은 후속 결정화시에 활성화되어 재결합 및 확산하게 되므로, 우수한 오믹 콘택을 형성할 수 있게 된다.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예에 따른 다결정실리콘 박막트랜지스터 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 유리기판(31) 상에 차례로 비정질실리콘층(32)과 게이트 절연막(37)을 증착한다.
도 3b를 참조하면, 공지의 공정에 따라 게이트 절연막(37)을 패터닝한다. 그런다음, 패터닝된 게이트 절연막(37)을 이온주입 마스크로 이용한 자기-정렬 방법에 따라 기판 결과물에 대해 상온에서 이온 샤워 방식으로 도펀트를 이온주입하고, 이를 통해, 상기 패터닝된 게이트 절연막(27) 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층(33)을 형성한다.
도 3c를 참조하면, 기판의 전 영역 상에 실리사이드 형성이 쉬울 뿐만 아니라, 결정화시, 다결정실리콘의 형성에 유리한 니켈막(34)을 증착한다. 그런다음, 상기 기판 결과물을 450∼500℃로 열처리하고, 이를 통해, 니켈막(34)과 n+/p+ 도핑층(33)의 계면에 니켈-실리사이드(35)를 형성하고, 아울러, 상기 비정질실리콘층을 다결정실리콘층(36)으로 결정화시킨다.
도 3d를 참조하면, 상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거한다. 그런다음, 기판 결과물 상에 금속막, 예컨데, 니켈막을 증착한 후, 이를 패터닝하여 패터닝된 게이트 절연막(37) 상에 게이트 전극(38)을 형성함과 동시에 상기 게이트 전극(38) 양측의 니켈-실리사이드(35) 상에 소오스 전극(34a) 및 드레인 전극(34b)을 형성하고, 이 결과로서, 다결정실리콘 박막트랜지스터의 제조를 완성한다.
여기서, 상기 열처리시에 반응하지 않고 잔류된 니켈막은 제거하지 않고, 이를 전극 물질로 사용하는 것도 가능하다. 이 경우, 게이트 전극과 소오스/드레인 전극간의 전기적 절연이 확실하게 이루어지도록 함이 중요하다.
또한, 저저항 금속을 전극 물질로 사용하고자 할 경우에는 상기 미반응하여 잔류된 니켈막 상에 저저항 금속을 증착한 후, 이들을 패터닝하여 전극들을 형성할 수 있다.
이상에서와 같이, 본 발명은 금속을 이용한 방법으로 비정질실리콘의 결정화를 이루되 결정화를 위한 금속으로서 소오스/드레인 금속을 이용해서 측면 방향으로 확장되어 가는 결정을 응용하여 결정화를 이룸으로써, 채널 영역에서의 실리콘 오염을 방지할 수 있으며, 이에 따라, 결정화의 신뢰성을 확보할 수 있음은 물론 누설 전류의 발생을 방지할 수 있어 박막트랜지스터의 신뢰성을 확보할 수 있다.
또한, 종래의 금속을 이용한 결정화 방법 및 레이저를 이용한 결정화 방법은 다결정실리콘층의 형성 이후에 박막트랜지스터를 형성하므로, 다결정실리콘 박막트랜지스터의 제조 공정이 결정화 부분 및 박막트랜지스터 제조 부분의 두 가지로 분류되며, 이에 따라, 전체 공정이 복잡하지만, 본 발명은 결정화 및 박막트랜지스터 제조를 동시에 수행하므로 공정 단순화 또한 이룰 수 있다.
게다가, 열처리 장비만을 추가하면, 기존 장비를 그대로 사용하여 다결정실리콘 박막트랜지스터를 제조할 수 있으므로, 장비 투자비의 증가 또한 방지할 수 있다.
아울러, 코플래나 구조로 박막트랜지스터를 형성하기 때문에 게이트용 금속으로서 저저항의 금속을 적용할 수 있으며, 이에 따라, 대화면 TFT-LCD의 제조에 유리하게 적용할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (15)

  1. 유리기판 상에 비정질실리콘층을 증착하는 단계;
    상기 비정질실리콘층의 표면에 n+/p+ 도핑층을 형성하는 단계;
    상기 n+/p+ 도핑층 상에 소오스/드레인용 금속막을 증착하는 단계;
    상기 소오스/드레인용 금속막을 패터닝하여 이격 배치되는 소오스 전극과 드레인 전극을 형성하는 단계;
    상기 소오스 전극과 드레인 전극 사이의 n+/p+ 도핑층 부분을 식각하는 단계;
    상기 기판 결과물을 열처리하여 소오소/드레인 전극과 n+/p+ 도핑층의 계면에 금속-실리사이드를 형성함과 동시에 소오스/드레인 금속의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계;
    상기 결과물 상에 게이트 절연막을 증착하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 n+/p+ 도핑층은
    도펀트(dopant) 도핑층을 증착하여 형성하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 n+/p+ 도핑층은
    비정질실리콘층의 표면에 도펀트 (dopant)를 이온주입하여 형성하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  4. 제 3 항에 있어서, 상기 도펀트 이온주입은 가속 전압이 작은 이온 샤워(Ion shower) 방식으로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  5. 제 4 항에 있어서, 상기 도펀트 이온주입은 상온에서 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  6. 제 1 항에 있어서, 상기 소오스/드레인용 금속막은 니켈(Ni)막인 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  7. 제 1 항에 있어서, 상기 열처리는 450∼500℃의 온도로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  8. 유리기판 상에 비정질실리콘층과 게이트 절연막 및 게이트용 금속막을 차례로 증착하는 단계;
    상기 게이트용 금속막과 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 이용해서 도펀트 이온주입을 행하여 게이트 전극 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층을 형성하는 단계;
    상기 n+/p+ 도핑층을 포함한 기판 전 영역 상에 니켈막을 증착하는 단계;
    상기 기판 결과물을 열처리하여 니켈막과 n+/p+ 도핑층의 계면에 니켈-실리사이드를 형성함과 동시에 니켈의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계; 및
    상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거하는 단계를 포함하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  9. 제 8 항에 있어서, 상기 도펀트 이온주입은 상온에서 이온 샤워 방식으로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  10. 제 8 항에 있어서, 상기 결정화된 다결정실리콘층 표면의 니켈-실사이드막은 소오스/드레인 전극으로 사용하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  11. 제 8 항에 있어서, 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는단계 후, 상기 게이트 전극 양측의 니켈-실리사이드막 상에 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  12. 제 8 항에 있어서, 상기 열처리는 450∼500℃의 온도로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  13. 유리기판 상에 비정질실리콘층과 게이트 절연막을 차례로 증착하는 단계;
    상기 게이트 절연막을 패터닝하는 단계;
    상기 패터닝된 게이트 절연막을 마스크로 이용해서 도펀트 이온주입을 행하여 패터닝된 게이트 절연막 양측의 비정질실리콘층 부분 표면에 n+/p+ 도핑층을 형성하는 단계;
    상기 n+/p+ 도핑층을 포함한 기판 전 영역 상에 니켈막을 증착하는 단계;
    상기 기판 결과물을 열처리하여 니켈막과 n+/p+ 도핑층의 계면에 니켈-실리사이드를 형성함과 동시에 니켈의 확산을 통한 결정 형성 및 상기 결정의 채널 영역으로의 측면 확장을 통해서 상기 비정질실리콘층을 다결정실리콘층으로 결정화시키는 단계;
    상기 열처리시에 반응하지 않고 잔류된 니켈막을 제거하는 단계;
    상기 기판 결과물 상에 금속막을 증착하는 단계; 및
    상기 금속막을 패터닝하여 패터닝된 게이트 절연막 상에 게이트 전극을 형성함과 동시에 상기 게이트 전극 양측의 니켈-실리사이드막 상에 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  14. 제 13 항에 있어서, 상기 도펀트 이온주입은 상온에서 이온 샤워 방식으로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
  15. 제 13 항에 있어서, 상기 열처리는 450∼500℃의 온도로 수행하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터 제조방법.
KR1020030020193A 2003-03-31 2003-03-31 다결정실리콘 박막트랜지스터 제조방법 KR100697379B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030020193A KR100697379B1 (ko) 2003-03-31 2003-03-31 다결정실리콘 박막트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030020193A KR100697379B1 (ko) 2003-03-31 2003-03-31 다결정실리콘 박막트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20040085496A true KR20040085496A (ko) 2004-10-08
KR100697379B1 KR100697379B1 (ko) 2007-03-20

Family

ID=37368481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030020193A KR100697379B1 (ko) 2003-03-31 2003-03-31 다결정실리콘 박막트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR100697379B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110066640A (ko) * 2009-12-11 2011-06-17 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법
US8357596B2 (en) 2010-06-16 2013-01-22 Samsung Display Co., Ltd. Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110066640A (ko) * 2009-12-11 2011-06-17 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 액정표시장치와 그 제조방법
US8357596B2 (en) 2010-06-16 2013-01-22 Samsung Display Co., Ltd. Method of forming a polycrystalline silicon layer and method of manufacturing thin film transistor

Also Published As

Publication number Publication date
KR100697379B1 (ko) 2007-03-20

Similar Documents

Publication Publication Date Title
KR100390522B1 (ko) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
KR100439345B1 (ko) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
US20030030108A1 (en) Thin film transistor and method for manufacturing the same
KR100426381B1 (ko) 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법
JP2006024887A (ja) 半導体装置及びその製造方法
US6541323B2 (en) Method for fabricating polysilicon thin film transistor
TW200423407A (en) Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor
KR100776362B1 (ko) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR20020057382A (ko) 반도체 소자 제조 방법 및 장치
US7462291B2 (en) Method of fabricating array substrate for liquid crystal display device
KR20020050085A (ko) 박막 트랜지스터
JP2004063845A (ja) 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置
JP3171673B2 (ja) 薄膜トランジスタ及びその製造方法
KR100697379B1 (ko) 다결정실리콘 박막트랜지스터 제조방법
JP2006505121A (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
US6306692B1 (en) Coplanar type polysilicon thin film transistor and method of manufacturing the same
KR100252926B1 (ko) 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법
KR20020080935A (ko) 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
KR20070000802A (ko) 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법
JP4115590B2 (ja) 半導体装置の作製方法
JP2001111055A (ja) 薄膜トランジスタ及びその製造方法
JP2002026332A (ja) 薄膜トランジスタの製造方法
KR100421906B1 (ko) 다결정화 방법과 이를 이용한 액정표시장치 제조방법
KR20030020524A (ko) 박막 트랜지스터 제조방법
JPH11111985A (ja) 薄膜トランジスタの製造方法および液晶表示装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130305

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150216

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160222

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180222

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190226

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 14