KR100426381B1 - 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법 - Google Patents
결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법 Download PDFInfo
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Abstract
본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지스터(TFT)의 제조 방법에 관한 것으로서, 포토레지스트층을 형성하지 않는 마스크를 사용하여 금속 유도 측면 결정화(MILC) 소스 금속이 채널 영역으로부터 오프셋(Offset) 되도록 하는 TFT 제조 방법에 관한 것이다. 본 발명에 따른 TFT 제조 방법은 활성층의 소스 및 드레인 영역에 포토레지스트를 사용하여 금속 오프셋 영역을 형성하는 종래의 방법에 비하여 별도의 포토레지스트 공정의 추가없이 MILC 소스 금속을 채널 영역으로부터 오프셋 시키므로 공정이 단순하고 신속해진다. 따라서, 본 발명의 방법을 이용하여 박막트랜지스터를 제작할 경우 제조원가를 크게 감소시키고 생산성을 크게 증가시킬 수 있다.
Description
본 발명은 액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막트랜지스터(Thin Film Transistor; TFT)에 관한 것으로서, 특히, 박막트랜지스터의 소스, 드레인 및 채널을 형성하는 활성층(active layer)이 결정질 실리콘(crystalline silicone)으로 형성된 박막트랜지스터의 제조 방법에 관한 것이다.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시킨 후 게이트 절연층 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 활성층을 형성하여 구성된다. 박막트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. 그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에, 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다.
박막트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다. 고상 결정화법(Solid Phase Crystallization; SPC)은 비정질 실리콘층을 기판을 형성하는 물질인 유리의 변형 온도인 600℃ 이하의 온도에서 수시간 내지 수십시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고, 기판의 면적이 큰 경우에는 600℃ 이하의 온도에서도 장시간의 열처리 과정이 필요하기 때문에 기판의 변형이 일어날 수 있는 문제점이 있다. 엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한 번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금,알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 방법을 이용하는데, 이 방법은 200℃ 정도의 저온에서도 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상을 이용하는 것이다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조한 경우에는 박막트랜지스터의 활성층을 구성하는 결정질 실리콘 내에 금속이 잔류하여 특히 박막트랜지스터의 채널부에 전류 누설이 발생하는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization; MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다(S.W. Lee S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조). 이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하기 때문에, MILC 현상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에는 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상없이 여러 장의 기판을 동시에 결정화시킬수 있는 장점이 있다.
도 1a 내지 도 1d는 MIC 및 MILC 현상을 이용하여 TFT를 구성하는 실리콘층을 결정화시키는 종래 기술의 공정을 도시하는 단면도이다. 도 1a와 같이 비정질 실리콘층은 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(10) 상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(11)이 형성된다. 게이트 절연층(12) 및 게이트 전극(13)은 통상의 방법을 사용하여 활성층(10) 위에 형성된다.
도 1b와 같이 게이트 전극(13)을 마스크로 사용하여 절연 기판(10)의 전체를 도펀트로 도핑하여 활성층(11)에 소스 영역(11S), 채널 영역(11C) 및 드레인 영역(11D)을 형성한다. 그런 다음, 도 1c에서 보는 바와 같이 게이트 전극(12)과 게이트 전극 주변의 소스 영역(11S) 및 드레인 영역(11D)이 덮이도록 포토레지스트(14)를 형성하고, 기판(10) 및 포토레지스트(14)의 표면 전체에 금속층(15)을 증착시킨다.
도 1d에서 보는 바와 같이 포토레지스트(14)를 제거하고 기판 전체를 300℃ 내지 700℃의 온도에서 어닐링하여 잔류된 금속층(15)의 바로 아래의 소스 및 드레인 영역(16)은 MIC 현상에 의하여 결정화 되고, 금속층(15)이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역(17)은 잔류된 금속층(15)으로부터 유도되는 MILC 현상에 의하여 결정화가 유도된다.
도 1a 내지 도 1d에 도시된 기술에서 포토레지스트(14)를 게이트 전극(13)의양측의 소스 및 드레인 영역까지 덮도록 형성하는 이유는 채널 영역(11C)과 소스 영역(11S), 채널 영역(11C)과 드레인 영역(11D)의 경계면까지 금속층(15)이 증착되는 경우에 이들 경계면과 채널 영역(11C) 내에 MIC 현상에 의하여 유입된 금속 성분이 잔류하여 채널 영역(11C)의 전류 누설과 동작 특성을 저하시키는 문제가 발생하기 때문이다. 채널 영역(11C)을 제외한 소스 영역(11S) 및 드레인 영역(11D)은 잔류 금속 성분에 의하여 동작에 큰 지장을 받지 않으므로 채널 영역(11C)에서 약 0.01 ∼ 5㎛ 이상 떨어진 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고, 채널 영역 및 채널 영역의 주변에 대하여만 MILC 현상에 의한 결정화를 유도하여 결정화 시간을 단축시킨다.
그러나, 도 1a 내지 도 1d에 도시된 기술을 사용하는 경우에는 일반적인 TFT 제조 공정에 포토레지스트층을 형성하고 이를 패터닝하고 제거하는 공정이 추가되는 문제가 있다. 따라서, 생산성이 많이 떨어지며 제조원가가 증가하는 문제점이 발생한다.
따라서, 본 발명은 MILC 현상을 이용하여 고체상 결정화법이나 엑시머 레이저를 사용하는 방법보다 저온에서 여러 개의 기판을 동시에 열처리함으로써 기판을 변형시키지 않으면서 저가로 대량 생산할 수 있는 TFT의 제조 방법을 제공함을 목적으로 한다.
또한, 본 발명은 MILC 현상을 이용한 종래의 TFT에 비하여 포토레지스트층을 형성하고 제거하는 공정을 요하지 않으면서 채널 영역에 MIC에 의한 금속 성분이잔류하지 않는 TFT의 제조 방법을 제공함을 목적으로 한다.
본 발명의 제1 특징에 따르면, 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서, 포토레지스트층을 형성하지 않는 마스크를 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋(Offset) 되도록 하는 TFT 제조 방법이 제공된다.
본 발명의 제2 특징에 따르면, 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서, 상기 게이트 전극을 형성하기 위하여 사용되고 잔류하는 포토레지스트를 가공하고, 가공된 포트레지스트를 마스크로 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋(Offset) 되도록 하는 TFT 제조 방법이 제공된다.
도 1a 내지 도 1d는 MILC 현상을 이용하여 결정질 실리콘 박막트랜지스터를 제조하는 종래 기술을 도시하는 도면.
도 2a 내지 도 2f는 본 발명의 한 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따라 결정질 실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
♠ 도면의 주요부분에 대한 부호의 설명 ♠
20 : 절연 기판 21 : 비정질 실리콘층
21C : 채널 영역 21D : 드레인 영역
21S : 소스 영역 22 : 게이트 절연층
23 : 게이트 전극 24 : 금속층
이하에서는 첨부된 도면을 참조하여 본 발명의 구체적 실시예들을 설명한다.
도 2a 내지 도 2f는 본 발명의 한 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다.
도 2a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층이 절연 기판(20) 상에 형성되어 패터닝된 상태의 단면도이다. 기판(20)은 코닝 1737 유리, 석영 또는 산화 실리콘, 산화된 실리콘 웨이퍼 등의 절연 물질로 구성된다. 선택적으로는 기판(20) 위에 기판(20)으로부터 활성층(21)으로 오염 물질이 확산되는 것을 방지하기 위한 하부 절연층(도시되지 않음)이 형성될 수 있다. 하부 절연층은 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (Plasma-Enhanced Chemical Vapor Deposition), LPCVD (Low-Pressure Chemical Vapor Deposition), APCVD (Atmosphere Pressure Chemical Vapor Deposition), ECR CVD (Electron Cyclotron Resonance CVD) 등의 증착법을 이용하여 600℃ 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다. 활성층(21)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 활성층(21)은 소스 영역(21S), 드레인 영역(21D) 및 채널 영역(21C)을 포함하고, 후에 형성될 기타 소자/전극 영역을 포함한다. 기판(20) 상에 형성된 활성층(21)은 제조하고자 하는 TFT의 규격에 맞도록 패터닝된다.
도 2b는 기판(20)과 패너닝된 활성층(21) 상에 게이트 절연층(22)과 게이트 전극(23)이 형성된 구조의 단면도이다. 게이트 절연층(22)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연층(22) 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증착(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 패터닝하여 게이트 전극(23)이 형성된다. 게이트 절연층(22)과 게이트 전극(23)은 하나의 마스크를 이용하여 패터닝, 에칭된다. 이 때, 게이트 전극(23)을 과도에칭함으로써 도 2b와 같이 게이트 절연층(22)의 외측부분을 게이트 전극(23)이 덮지 못하게 되는구조를 얻는다.
도 2c는 게이트 전극(23)을 마스크로 사용하여 활성층(21)의 소스 영역(21S) 및 드레인 영역(21D)을 도핑하는 공정을 나타내는 도면이다. N-MOS TFT를 제조하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10 ∼ 200KeV(양호하게는 30 ∼ 100KeV)의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E15 ∼ 1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 11 ∼ 200KeV의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E14 ∼ 1E21/cm3)의 도우즈로 도핑한다. 약하게 도핑된 영역을 형성시키지 않기 위해서 에너지를 조절하여 게이트 절연층(22)으로 덮여 있는 영역에도 고농도로 도펀트가 도핑되도록 한다. 필요에 따라서는 도펀트 주입을 두 단계로 진행할 수도 있다.
도 2d는 도펀트의 도핑후 그 위에 Ni을 증착하여 금속층(24)을 형성한 단면도이다. 금속층(24)은 게이트 절연층(22) 및 게이트 전극(23)에 의해 덮여 지는 채널 영역(21C)으로부터 오프셋(offset)되어 있다. 따라서, 금속층(24)을 채널 영역(21C)으로부터 오프셋(Offset)시키기 위하여 추가의 포토레지스트 공정을 필요로 하지 않는다. Ni대신에 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있는데, 이 금속 중에 한 가지 이상을 사용한다. 이렇게 Ni을 포함하는 결정화 유도 금속은 스퍼터링, 가열 증착, PECVD 또는이온 주입법에 의하여 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층(24)의 두께는 비정질 실리콘층의 결정화를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으나, 대략 1 ∼ 10,000Å 양호하게는 10 ∼ 200Å의 두께로 형성된다.
그 후에 도 2e와 같이 열처리를 진행하여 활성층(21)의 결정화를 유도하는 동시에 활성층(21)의 소스 영역(21S) 및 드레인 영역(21D)에 주입된 도펀트를 활성화시킨다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 내지 800℃ 정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 또는 엑시머 레이저를 사용하여 아주 짧은 시간 동안 가열하는 ELC법, 고로(furnace)를 사용하는 방법 등이 사용될 수 있다. 본 발명의 실시예에서는 RTA 보다 낮은 300 ∼ 700℃의 온도에서 비정질 실리콘을 결정질 실리콘으로 결정화할 수 있는 MILC를 이용하여 활성층을 결정화시킨다. 활성층의 결정화는 양호하게는 고로(furnace) 내에서 300 ∼ 700℃의 온도로 0.1 ∼ 50 시간, 양호하게는 0.5 ∼ 20 시간 동안 진행된다. 이 때, 도 1a 내지 도 1d에서 설명한 바와 같이 금속층과 접한 실리콘은 MIC에 의해 결정화가 진행되고, 그 이외의 부분은 MILC에 의해 결정화가 진행된다. 본 발명은 열처리 후에 금속층(24)을 에칭할 수도 있고, 경우에 따라서는 에칭을 하지 않을 수도 있다.
그 후에 종래의 방법에서와 같이 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성한 후에, 소스 영역과 드레인 영역의 일부가 노출되도록 콘택트 절연층에 콘택트 홀을 형성하고, 이 콘택트 홀을 통하여 소스 영역 및 드레인 영역을외부와 전기적으로 접속시키는 콘택트 전극을 형성함으로써 도 2f와 같이 트랜지스터를 제작한다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다.
도 3a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(31)이 절연 기판(30) 상에 형성되어 패터닝되고, 그 위에 게이트 절연층(32)과 하부 게이트 전극(33), 상부 게이트 전극(34)을 형성한 단면도이다. 도 3b는 상부 게이트 전극(34)을 마스크로 사용하여 도펀트를 비정질 실리콘층(31)에 고농도로 도핑하여 소스 영역(31S) 및 드레인 영역(31D)을 형성하는 공정을 보여준다. 도 3b의 도핑 공정에서 N-MOS TFT를 제조하는 경우에는 이온샤워 도핑법, 이온 주입법 또는 기타의 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 10 ∼ 200KeV(양호하게는 30 ∼ 100KeV)의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E15 ∼ 1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 10 ∼ 200KeV의 에너지로 1E11 ∼ 1E22/cm3(양호하게는 1E14 ∼ 1E21/cm3)의 도우즈로 도핑한다. 약하게 도핑된 영역을 형성시키지 않기 위해서 에너지를 조절하여 상부 게이트 전극(34)으로 덮여 있는 영역에도 고농도로 도펀트가 도핑되도록 한다. 필요에 따라서는 도펀트 주입을 두 단계로 진행할 수도 있다. 즉, 도 3d와 같이 상부 게이트 전극(34)을 에칭해 낸 후에 추가로 도펀트를 주입할 수도 있다.
이 후에 도 3c에 나타낸 것처럼, 상부 게이트 전극(34)을 마스크로 하여 비정질 실리콘층(31)의 결정화를 유도하는 니켈(Ni) 등의 금속층(35)을 형성한다. 비정질 실리콘층(31)의 결정화를 유도하는 금속으로는 니켈(Ni) 또는 팔라듐(Pd)이 양호하게 사용되나, 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있는데, 이 금속 중에 한 가지 이상을 사용한다. 니켈 또는 팔라듐 등의 결정화 유도 금속은 스퍼터링, 가열 증착, PECVD 또는 이온 주입법에 의하여 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층(35)의 두께는 비정질 실리콘층(31)의 결정화를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으나, 대략 1 ∼ 10,000Å 양호하게는 10 ∼ 200Å의 두께로 형성된다. 이 때, 상부게이트 전극(34)의 폭을 하부 게이트 전극(33)의 폭 보다 크게 하면, 상부 게이트 전극(34)에 의해 마스킹된 부분에는 결정화 유도 금속층이 형성되지 않기 때문에 채널 영역(31C)으로부터 결정화 유도 금속이 일정한 거리를 두고 오프셋(offset)되는 효과가 생기게 된다. 채널 영역(31C)과 결정화 유도 금속이 오프셋 되지 않고 바로 접하는 경우에는 비정질 실리콘층(31)이 금속에 의하여 결정화가 유도된 후에 채널 영역(31C)에 결정화 유도 금속 성분이 잔류하여 트랜지스터의 동작 특성을 열화시키는 문제가 발생한다. 본 발명에서 결정화 유도 금속이 오프셋 된 거리는 1,000 ∼ 20,000Å 정도로 설정될 수 있으며, 5,000 ∼ 10,000Å 정도가 바람직하다. 본 발명에 도펀트를 고농도로 도핑시키는 공정과 결정화 유도 금속층을 형성하는 공정은 순서를 바꾸어 실행될 수도 있다.
상기와 같이 결정화 유도 금속층(35)을 형성한 후에는 도 3d와 같이 상부 게이트 전극(34)을 제거한다. 그런 다음, 도 3e와 같이 열처리를 하여 활성층을 결정화시키고, 절연막 및 접촉전극(도시되지 않음) 등을 형성하여 트랜지스터를 제작한다. 도 3e의 열처리 공정은 비정질 실리콘의 금속유도 결정화 현상을 일으키는 임의의 방법을 사용할 수 있다. 예를 들어, 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 ∼ 800℃ 정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속어닐링(RTA)법, 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELC법, 고로(furnace)를 사용하는 방법 등을 사용할 수 있다. 본 발명에서는 고로(furnace) 내에서 300 ∼ 700℃의 온도로 0.1 ∼ 50 시간 양호하게는 0.5 ∼ 20 시간 동안 가열하여 실리콘을 결정화하는 방법을 사용할 수 있다. 고로를 이용하여 비정질 실리콘을 결정화하는 방법은 유리 기판의 변형 온도보다 낮은 온도를 사용하므로 기판의 변형 또는 손상을 방지할 수 있고, 많은 기판을 고로에서 동시에 열처리할 수 있으므로 대량 생산이 가능하여 생산성을 높일 수 있는 장점이 있다. 열처리 공정을 통하여 결정화 유도 금속이 인가된 활성층 영역에서는 MIC 현상에 의한 결정화가 진행되고, 금속이 인가되지 않은 부분은 금속이 인가된 부분으로부터 전파되는 MILC 현상에 의하여 결정화가 진행된다. 또한, 본 발명에서 결정화 유도 금속에 의하여 비정질 실리콘을 결정화시키는 열처리 조건이 활성층에 주입된 도펀트를 활성화시키는 어닐링 조건과 유사하기 때문에, 활성층의 결정화와 도펀트의 활성화를 한번의 공정으로 처리할 수도 있다.
본 실시예에 따른 방법으로 트랜지스터를 제작하면 결정화 유도 금속을 채널 영역으로부터 오프셋 시키기 위한 별도의 포토레지스트 공정 없이 금속 오프셋 영역을 형성할 수 있다. 본 발명의 방법에 의하여 제작된 트랜지스터는 누설 전류가 작고 전기적 특성이 안정화된 특성을 갖는다.
이상의 실시예들을 들어 본 발명의 구성을 설명하였으나, 본 발명은 이하에서 설명하는 다른 실시예들의 형태로 구현될 수 있다. 본 발명의 다른 실시예들의 구체적 공정 조건은 별도로 설명되지 않는 한 상기의 실시예들과 동일한 조건으로 실행될 수 있다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 4a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(41)이 절연 기판(40) 상에 형성되어 패터닝되고, 그 위에 게이트 절연층(42)과 게이트 전극(43)을 형성한 단면도이다. 도 4a는 게이트 전극(43)을 형성하기 위한 포토레지스트(44)를 그대로 둔 상태이며, 게이트 전극(43) 형성을 위한 에칭(etching)시에 과도에칭(overetching)하여 도 4a에 나타낸 것처럼 언더컷(undercut)이 생성되도록 한다. 다음에, 도 4b에 나타낸 것처럼, 포토레지스트(44)를 마스크로 하여 결정화 유도 금속층(45)을 형성한다. 이 때, 포토레지스트(44)에 의해 마스킹된 부분에는 결정화 유도 금속층(45)이 형성되지 않기 때문에 금속 오프셋 효과를 얻을 수 있다. 그리고 나서, 포토레지스트(44)를 제거한다(도 4c).
이후에, 도 4d에 나타낸 것처럼, 소스 영역(41S), 드레인 영역(41D) 및 채널 영역(41C)의 형성을 위해 고농도 도핑을 실행한다. 약하게 도핑된 영역을 형성시키지 않기 위해서 에너지를 조절하여 고농도로 도펀트가 도핑되도록 한다. 그 후,도 4e와 같이 열처리를 하여 활성층의 결정화를 진행하고 종래 기술에 따라 트랜지스터를 제작한다. 여기에서도, 상기 실시예들의 경우과 같이 도핑 공정과 결정화 유도 금속 형성 공정은 순서를 바꾸어도 무관하다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 5a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(51)이 절연 기판(50)상에 형성되어 패터닝되고, 그 위에 게이트 절연층(52)과 게이트 전극(53)을 형성한 단면도이다. 이렇게 게이트 전극(53)을 형성한 다음에 소스 영역(51S), 드레인 영역(51D) 및 채널 영역(51C)의 형성을 위해 게이트 전극(53)을 마스크로 하여 도펀트의 도핑을 실행한다(도 5b). 이 후에 게이트 전극(53)을 아노다이징(anodizing)처리를 하여 게이트 표면에 도 5c와 같이 아노다이징 산화막(54 ; anodizing oxide)이 생성되도록 한다. 그 다음에 결정화 유도 금속층(55)을 형성하여 산화 피막층(54)에 의해 금속 오프셋 영역이 생기도록 한다(도 5c). 그 후에 열처리를 하여 활성층의 결정화를 진행하고(도 5d), 종래 기술에 따라 트랜지스터를 제작한다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 6a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(61)이 절연 기판(60) 상에 형성되어 패터닝되고, 그 위에 게이트 절연층(62)과 게이트 전극(63)을 형성한 단면도이다. 도 6a는 아직 게이트 전극 에칭을 위한 포토레지스트(64)가 남아 있는 상태이다. 이 상태에서 포토레지스트(64)를 마스크로 하여 도펀트를 주입하여 소스 영역(61S), 드레인영역(61D) 및 채널 영역(61C)을 형성한다. 그 다음에 포토레지스트(64)의 하드 베이킹(hard baking) 온도보다 높은 온도로 가열하여 포토레지스트(64)를 리플로우(reflow) 시킨다. 그러면, 도 6b와 같이 게이트 절연층(62) 및 게이트 전극(63)은 모두 덮고 비정질 실리콘층(61)의 일부분을 덮는 반구 형상의 포토레지스트(64)가 형성된다.
이 후에 도 6c에 나타낸 것처럼, 반구 형상의 포토레지스트(64)를 마스크로 하여 결정화 유도 금속층(65)을 형성한다. 이 때, 포토레지스트(64)로 덮인 부분에는 결정화 유도 금속층(65)이 형성되지 않기 때문에 금속 오프셋 효과가 얻어진다. 그리고 나서, 포토레지스트(64)를 제거하고 열처리를 하여 활성층의 결정화를 진행하고(도 6d), 종래 기술에 따라 트랜지스터를 제작한다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 7a는 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(71)이 절연 기판(70) 상에 형성되어 패터닝되고, 그 위에 게이트 절연층(72)과 게이트 전극(73)을 형성한 단면도이다. 이렇게 게이트 전극(73)을 형성한 다음 게이트 전극(73)을 마스크로 하여 도펀트를 도핑하여 소스 영역(71S), 드레인 영역(71D) 및 채널 영역(71C)을 형성한다. 도 7b는 도펀트 도핑된 표면 상에 절연막(74)을 형성한 상태의 단면도이다. 이 상태에서 비등방 에칭을 하게 되면, 도 7c와 같이 게이트 절연층(72)과 게이트 전극(73)의 측면에 소위 "측벽(side wall)"이라 하는 부분 절연막(75)이 잔류하여 형성되는데, 이 부분 절연막(75)은 상부에서 하부로 향할 수록 넓어지게 형성된다. 이런 부분절연막(75)을 이용하여도 상기한 실시예들의 효과를 얻을 수 있다. 즉, 이 후에 도 7d와 같이 결정화 유도 금속층(76)을 형성하고, 열처리를 하여 활성층의 결정화를 진행(도 7e)한 후, 종래 기술을 사용하여 트랜지스터를 제작한다.
본 발명은 MILC 현상을 이용하여 TFT의 활성층을 구성하는 비정질 실리콘을 고로 내에서 RTA 또는 ELC 등의 방법보다 저온에서 대량으로 동시에 결정화시킬 수 있으므로 경제성 및 생산성이 우수한 장점이 있다. 특히, 본 발명의 방법은 TFT의 기판을 유리의 변형 온도 이하의 온도인 300 ∼ 700℃의 온도에서 결정화시키므로 열처리에 의한 기판의 변형 및 손상을 방지할 수 있다. 본 발명은 활성층의 도펀트를 활성화시키는 어닐링 공정과 활성층을 결정화시키는 MILC 공정을 동시에 수행할 수 있으므로 공정이 간단하고 신속해지는 효과가 있다.
본 발명은 활성층의 소스 및 드레인 영역에 포토레지스트를 사용하여 금속 오프셋 영역을 형성하는 종래의 방법에 비하여 별도의 포토레지스트 공정의 추가없이 MILC 소스 금속을 채널 영역으로부터 오프셋(Offset)시키므로 공정이 단순하고 신속해지는 효과가 있다. 따라서, 제조원가를 크게 감소시키고 생산성을 크게 증가시킬 수 있다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 아니된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
Claims (18)
- 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서,상기 게이트 전극을 과도 에칭하여 상기 게이트 절연층이 노출되게 하고, 그 노출된 상기 게이트 절연층을 마스크로 사용하여 상기 MILC 소스 금속을 상기 활성층에 인가하여 상기 MILC 소스 금속이 상기 채널 영역으로부터 오프셋 되도록 하는 TFT 제조 방법.
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- 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화 시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서,상기 게이트 전극을 다중 게이트 전극으로 구성하고, 상기 다중 게이트 전극 중에서 가장 넓은 면적을 갖는 게이트 전극을 상기 마스크로 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋 되도록 하는 TFT 제조 방법.
- 제3항에 있어서, 상기 마스크로 사용된 게이트 전극을 에칭해 낸 후에 추가로 도펀트를 주입하는 TFT 제조 방법.
- 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서,상기 게이트 전극에 아노다이징 산화막(anodizing oxide)을 형성하고, 상기 산화막을 상기 마스크로 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋 되도록 하는 TFT 제조 방법.
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- 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서,상기 게이트 전극을 형성하기 위하여 사용되고 잔류하는 포토레지스트에 대해 상기 게이트 절연층과 게이트 전극이 언더컷(Undercut) 형태로 형성되고, 하부에 언더컷이 형성된 상기 포트레지스트를 마스크로 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋(Offset) 되도록 하는 TFT 제조 방법.
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- 기판을 제공하는 단계; 상기 기판 상에 박막트랜지스터(TFT)의 소스, 드레인 및 채널 영역을 구성하는 활성층으로서 비정질 실리콘층을 증착시키는 단계; 상기 기판과 상기 활성층 상에 게이트 절연층 및 게이트 전극을 형성하는 단계; 상기 활성층의 소스 영역 및 드레인 영역에 도펀트를 주입하고 금속 유도 측면 결정화(MILC) 소스 금속을 인가하는 단계; 상기 기판 및 기판 상에 형성된 활성층을 열처리하여 상기 활성층을 구성하는 비정질 실리콘을 결정질 실리콘으로 결정화 시키는 단계; 상기 기판과 활성층 및 게이트 전극 상에 콘택트 절연층을 형성하고 상기 소스 영역과 드레인 영역의 일부가 노출되도록 상기 콘택트 절연층에 콘택트 홀을 형성하는 단계; 및 상기 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역을 외부와 전기적으로 접속시키는 콘택트 전극을 형성하는 단계를 포함하는 TFT 제조 방법에 있어서,상기 게이트 전극을 형성하기 위해서 사용된 포토레지스트를 가열하여 리플로우(reflow)시키고, 상기 리플로우된 포토레지스트를 상기 마스크로 사용하여 상기 MILC 소스 금속이 채널 영역으로부터 오프셋 되도록 하는 TFT 제조 방법.
- 제11항에 있어서, 상기 포토레지스트의 하드 베이킹(hard baking) 온도보다 높은 온도로 가열하여 리플로우 시키는 TFT 제조 방법.
- 제1, 3, 4, 5, 9, 11 및 12항 중 어느 한 항에 있어서, 상기 MILC 소스 금속으로 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 사용하는 TFT 제조 방법.
- 제1, 3, 4, 5, 9, 11 및 12항 중 어느 한 항에 있어서, 상기 MILC 소스 금속이 스퍼터링, 가열 증착(evaporation), CVD 방법 또는 이온주입법 등을 사용하여 증착되는 TFT 제조 방법.
- 제1, 3, 4, 5, 9, 11 및 12항 중 어느 한 항에 있어서, 상기 활성층이 고로를 이용한 열처리, RTA 또는 ELC법에 의해 결정화되는 TFT 제조 방법.
- 제1, 3, 4, 5, 9, 11 및 12항 중 어느 한 항에 있어서, 상기 도펀트의 주입은 이온 주입법 또는 이온 샤워 도핑법을 이용하는 TFT 제조 방법.
- 제1, 3, 4, 5, 9, 11 및 12항 중 어느 한 항에 있어서, 상기 활성층에 주입된 도펀트의 활성화와 상기 MILC에 의한 상기 활성층의 결정화가 상기 열처리 단계에서 동시에 일어나는 TFT 제조 방법.
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