KR20050066645A - 금속유도결정화에 의한 액정표시소자 제조방법 - Google Patents

금속유도결정화에 의한 액정표시소자 제조방법 Download PDF

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Abstract

본 발명은 금속유도결정화 방법에 의한 액정표시소자 제조방법에 관한 것으로, 기판 상에 금속막을 형성하는 단계, 상기 금속막 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 반도체 층을 형성하는 단계, 상기 반도체층을 결정화하는 단계, 상기 반도체층을 패턴닝하여 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 것으로 금속유도결정화 방법에 의해 반도체층을 먼저 결정화한 다음, 상기 결정화된 반도체층을 패턴닝하여 액티브층을 형성함으로써 액티브층의 패턴변형을 원천적으로 방지하여 화질을 개선하는 효과를 얻을 수 있다.

Description

금속유도결정화에 의한 액정표시소자 제조방법{FABRICATION METHOD OF LIQUID CRYSTAL DISPLAY DEVICE USING METAL INDUCED CRYSTALLIZATION}
본 발명은 액정표시장치(Liquid Crystal Display; LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막트랜지스터(Thin Film Transistor; TFT)에 관한 것으로서, 특히, 박막트랜지스터의 액티브층(active layer)이 결정질 실리콘(crystalline silicone)으로 형성된 박막트랜지스터의 제조 방법에 관한 것이다.
LCD등의 디스플레이 장치에 사용되는 박막트랜지스터는 통상 유리 또는 석영 등의 투명 기판에 실리콘을 증착시킨 후 게이트 절연층 및 게이트 전극을 형성하고, 소스 및 드레인 영역에 불순물 이온이 주입된 액티브층을 형성하여 구성된다. 박막트랜지스터의 소스, 드레인 영역 및 채널을 구성하는 액티브층은 보통, 유리등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착하여 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘층으로서 낮은 전자 이동도(electron mobility)를 가진다.
스위칭 소자로 박막트랜지스터를 사용하는 디스플레이 장치는 빠른 동작 속도가 요구되며, 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에, 실리콘층의 전자 이동도를 높여 구동회로를 화소부의 TFT와 동시에 형성하고 단위 화소 개구율을 높일 필요가 있다. 이러한 목적을 달성하기 위해 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 결정질 실리콘층으로 결정화하는 기술이 소개되었다.
박막트랜지스터의 채널로 사용되는 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었는데, 결정화 방법에는 고상 결정화법(Solid Phase Crystallization; SPC), 엑시머 레이저 결정화 방(Excimer Laser Crystallization; ELC)법(Excimer Laser Crystallization; ELC)등이 있다.
상기 SPC은 통상 기판으로 사용되는 유리의 변형 온도인 600℃ 이하의 온도에서 수시간 내지 수십시간에 걸쳐 비정질 실리콘층을 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고, 기판의 면적이 큰 경우에는 600℃ 이하의 온도에서도 기판을 장시간의 열처리하면 기판의 변형이 일어날 수 있는 문제점이 있다.
엑시머 레이저 결정화 방법(Excimer Laser Crystallization; ELC)은 실리콘층에 엑시머 레이저를 매우 짧은 시간 동안 주사하여 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한 번에 하나의 기판만을 가공할 수 있기 때문에 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 방법이 소개되었는데, 이 방법은 200℃ 정도의 저온에서도 금속 원소에 의해 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상을 이용하는 것이다.
이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조한 경우에는 박막트랜지스터의 액티브층을 구성하는 결정질 실리콘 내에 금속이 잔류하기 때문에 특히, 이를 박막트랜지스터의 채널부에 적용할 경우에는 누설 전류가 발생하는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속유도측면결정화(Metal Induced Lateral Crystallization; MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다.
이러한 MILC 현상을 일으키는 금속으로는 특히 니켈(Ni)과 팔라듐(Pd) 등이 알려져 있는데, 상기 MILC 현상은 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하는 것으로 MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 전류 누설 및 기타 동작 특성이 개선된 박막트랜지스터를 형성할 수 있는 장점이 있다.
또한, MILC 현상을 이용하는 경우에는 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 결정화하는 경우보다 기판 손상없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
도 1a 내지 도 1d는 MIC 및 MILC 현상을 이용하여 TFT를 구성하는 실리콘층을 결정화시키는 종래 기술의 공정을 도시하는 단면도이다.
도 1a와 같이 비정질 실리콘층은 버퍼층(11)이 형성되어 있는 절연 기판(10) 상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 액티브(12)이 형성된다. 다음으로 게이트 절연층(13) 및 게이트 전극(14)은 통상의 방법을 사용하여 상기 액티브층(12) 위에 형성된다.
다음으로, 도 1b와 같이 상기 게이트 전극(14)을 마스크로 사용하여 절연 기판(10)의 전체를 도펀트로 도핑하여 상기 액티브층(12)에 소스 영역(15a), 채널 영역(15c) 및 드레인 영역(15b)을 형성한다.
그런 다음, 도 1c에서 보는 바와 같이 게이트 전극(14), 액티브층 및 기판 전체에 금속층(16)을 얇게 증착시킨다.
다음으로 기판 전체를 300℃ 내지 700℃의 온도에서 어닐링하면 잔류된 금속층(16)의 바로 아래의 소스 및 드레인 영역(15a,15b)은 MIC 현상에 의하여 결정화 되고, 금속층(16)이 덮혀 있지 않은 게이트 전극 아래의 채널 영역(15c)은 잔류된 금속층(17)으로부터 유도되는 MILC 현상에 의하여 결정화가 유도된다.
도 1d는 액티브층(12) 중 소오스 및 드레인 영역(15a,15b)은 MIC에 의해, 채널영역(15c)은 MILC에 의해 결정화되는 모습을 도시하고 있다.
그런데 상기 MIC방법에 의해 형성되는 박막트랜지스터는 박막트랜지스터의 채널로 적용되는 비정질 실리콘의 액티브층이 먼저 패터닝되고 열처리에 의해 MIC결정화가 이루어지기 때문에 액티브 패턴이 변형되는 문제가 발생한다.
또한, 상기 MIC방법에 의해 결정화되는 액티브층 내에는 MIC결정화에 사용된 니켈등의 금속이온이 그대로 잔존하여 결함으로 작용한다. 그러므로 MIC 결정화 방법에서는 어떻게 사용하는 금속 원소를 최소화하고 결정화는 최대화하는가가 중요한 화두가 되고 있다.
본 발명은 상기와 같이 MIC방법에 의해 결정화가 이루어질 경우, 먼저 액티브층 패턴이 형성되고 나중에 상기 액티브층의 결정화가 진행되기 때문에 액티브 패턴이 변형되는 문제가 발생하는 것을 방지하고 결정화를 위해 적은 량의 금속원소를 사용하여 MIC결정화를 이루어 고순도의 채널을 포함하는 액정표시소자를 제조하는 것을 목적으로 한다.
상기 목적을 이루기 위하여 본 발명의 액정표시소자는 기판 상에 금속층을 형성하는 단계; 상기 금속층 상에 산화질화실리콘층(SiON)층을 형성하는 단계; 상기 산화질화실리콘층 상에 반도체층을 형성하는 단계; 상기 반도체층을 결정화하는 단계; 상기 반도체층을 패턴닝하여 액티브층을 형성하는 단계; 상기 액티브층 상에 제 1절연층이 개재된 게이트 전극을 형성하는 단계; 상기 게이트 전극상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층상에 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 특히, 상기 반도체층을 결정화하는 방법으로는 금속유도결정화방법을 사용하는 것을 특징으로 한다.
본 발명은 MIC 결정화 방법에서 액티브층이 먼저 패터닝되고 결정화가 이루어지므로 고온의 결정화 과정에서 유리 기판의 변형으로 인해 액티브층이 변형되는 문제를 해결하기 위하여 안출되었다.
상기 문제를 해결하기 위해 본 발명은 기판 상에 니켈(Ni) 또는 팔라듐(Pd) 등의 금속을 먼저 도핑한다. 상기 금속의 도핑 농도는 미세하게 제어되어야 한다. 상기 도핑되는 금속원소는 비정질 실리콘층을 결정화하는 촉매역할을 수행하지만 결정화가 완료된 후에는 결함(defect)으로 작용하기 때문에 미세하게 제어되어 기판 상에 도핑될 필요가 있다.
기판 상에 니켈등의 금속박막을 도핑한 후에 상기 금속박막 상에 산화질화실리콘층(SiON)을 버퍼층으로 형성한다. 상기 산화질화실리콘층을 사용하는 것은 MIC결정화를 위하여 비정질의 실리콘층을 가열할 때 상기 니켈등의 금속 원소가 버퍼층을 뚫고 진행하여 버퍼층 상에 형성되는 비정질 실리콘층에 도달하여야 하는데, 기존에 버퍼층을 주로 사용되는 실리콘 산화막 또는 실리콘 산화막 및 실리콘 질화막의 적층 구조에서는 니켈등의 금속원소가 버퍼층을 통과하지 못하는 문제가 있었다.
그러나 상기 산화질화실리콘층은 결정화시 니켈등의 금속원소의 투과가 가능하고, 결정화 과정에서 기판에 존재하는 이물이 액티브층으로 확산되는 것을 방지하는 버퍼층으로서의 역할을 동시에 수행할 수 있기 때문에 본 발명의 버퍼층으로 채용한다.
버퍼층이 형성된 다음, 상기 버퍼층 상에 비정질의 실리콘층을 형성하고 300℃~600℃내에서 상기 비정질 실리콘층을 가열하여 상기 비정질 실리콘층을 결정화한다.
상기 결정화 과정은 상기 산화질화실리콘으로 구성되는 버퍼층 아래의 금속원소들이 상기 버퍼층을 뚫고 비정질 실리콘층에 이르러 MIC결정화를 수행한다.
상기 MIC결정화 메커니즘에 대한 이론은 다수 있으나 일 이론으로는 니켈등의 금속원소가 실리콘과 결합하여 니켈실리사이드(NiSi2)를 형성하고 상기 니켈실리사이드가 이동하면서 이동하는 니켈실리사이드의 후위의 실리콘층을 결정화한다는 것이 알려져 있다.
한편, 상기 MIC결정화 과정에서 상기 니켈등의 금속원소는 버퍼층을 통과하여 실리콘층을 결정화하여야 하므로 매우 제한된 금속원소만 결정화에 참여할 수 있어 결정화한 다음에도 상기 금속원소가 결함으로 작용하는 것을 제한할 수 있는 장점이 있다.
상기 방법에 의해 비정질 실리콘층을 결정화한 다음, 상기 결정질 실리콘층을 패터닝하여 액티브층을 형성하고 이후 박막트랜지스터 형성공정을 진행한다.
상기 방법에 의하면, 액티브층은 결정화가 이루어진 다음, 패터닝되어 형성되기 때문에 가온에 의한 기판 변형 등으로 액티브층이 변형되는 문제를 해결할 수 있다.
이하 도 2를 통하여 본 발명에 의한 액정표시소자의 제조공정을 자세히 살펴본다.
도 2a에 도시된 바와 같이, 유리와 같은 투명한 기판(201) 상에 니켈(Ni)등의 금속막(202)을 얇게 형성한다. 상기 니켈 대신에 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 크롬(Cr), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 카드뮴(Cd), 백금(Pt)등의 금속이 사용될 수 있는데, 이 금속 중에 한 가지 이상을 사용할 수 있다.
형성되는 금속층(202)의 두께는 비정질 실리콘층의 결정화를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으나, 대략 1 ∼ 10,000Å 양호하게는 10 ∼ 200Å의 두께로 형성할 수 있다.
그후 상기 금속막(202) 상에 산화질화실리콘(SiON)층을 버퍼층(203)으로 적용하여 증착한다. 상기 산화질화실리콘층(203)은 PECVD (Plasma-Enhanced Chemical Vapor Deposition), LPCVD (Low-Pressure Chemical Vapor Deposition), APCVD (Atmosphere Pressure Chemical Vapor Deposition), ECR CVD (Electron Cyclotron Resonance CVD) 등의 증착법을 이용하여 형성될 수 있다.
상기 산화질화실리콘층(203)을 사용하는 것은 MIC결정화를 위하여 비정질의 실리콘층(204)을 가열할 때 상기 니켈등의 금속 원소가 상기 버퍼층을 뚫고 진행하여 버퍼층(203) 상에 형성되는 비정질 실리콘층(204)에 도달하여야 하는데, 기존에 버퍼층으로 주로 사용되는 실리콘 산화막 또는 실리콘 산화막 및 실리콘 질화막의 적층에서는 니켈등의 금속원소가 버퍼층을 통과하지 못하는 문제가 있었다. 또한 버퍼층으로 실리콘 질화막을 사용할 경우에는 상기 실리콘 질화막에는 수소이온이 다량 포함되어 있어 결정화 과정에서 액티브층에 손상을 가하거나 결함으로 작용할 수 있어 소자 특성을 악화시킨다.
그런데 상기 산화질화실리콘층(203)은 니켈등의 금속원소의 침투가 가능하고 결정화 과정에서 기판에 존재하는 이물이 액티브층으로 확산하는 것을 방지하는 버퍼층으로서의 역할을 동시에 수행할 수 있기 때문에 본 발명의 버퍼층으로 채용한다.
이후, 비정질의 실리콘층(204)을 상기 산화질화실리콘층(203) 상에 형성한다. 상기 비정질 실리콘층(204)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다.
상기 비정질 실리콘층(204)를 형성한 후, 상기 비정질 실리콘층을 MIC 방법에 의해 결정화한다. 즉, 300 ∼ 700℃의 온도에서 가열하여 상기 비정질 실리콘(204)을 결정질 실리콘으로 결정화시킨다. 상기 비정질 실리콘층의 결정화는 양호하게는 고로(furnace) 내에서 300 ∼ 700℃의 온도로 0.1 ∼ 50 시간, 양호하게는 0.5 ∼ 20 시간 동안 진행되어 형성될 수 있다. 상기 방법이외에 가열하는 다른 방식으로는 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 내지 800℃ 정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법, 또는 엑시머 레이저를 사용하여 아주 짧은 시간 동안 가열하는 ELC법 등이 사용될 수 있다.
상기 결정화 과정에서 버퍼층 하부에 형성된 상기 금속막의 금속원소들이 버퍼층을 지나 상기 실리콘층에 도달하여 MIC결정화를 이룬다.
상기 비정질 실리콘층의 결정화가 완료된 후, 도 2b에 도시된 바와 같이, 상기 결정화된 실리콘층을 패턴닝하여 액티브층(204a)을 형성한다.
액티브층이 형성된 다음, 상기 액티브층 상에 게이트 절연막(205) 및 금속막을 연속 증착한다. 상기 게이트 절연층(205)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 상기 게이트 절연층(205) 상에 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 스퍼터링, 가열 증착(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 전극층을 증착시키고 이를 패터닝하여 게이트 전극(206)이 형성된다. 게이트 절연층(205)과 게이트 전극(206)은 하나의 마스크를 이용하여 패터닝, 에칭된다.
상기 게이트 전극(206)을 형성한 다음, 상기 상기 게이트 전극을 마스크로 적용하여 상기 액티브층(204a)의 소오스(207a) 및 드레인 영역(207b)에 고농도 불순물 이온을 도핑한다. N-MOS TFT를 제조하는 경우에는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3 등의 도펀트를 도핑한다.
상기 도펀트를 주입한 후, 상기 도펀트를 활성화시키기 위하여 가열하는 활성화 과정을 더 포함할 수 있다.
이온주입에 의해 소오스 및 드레인 영역이 형성된 경우, 도 2c에 도시된 바와 같이, 상기 기판 전면에 층간 절연층(208)을 형성한다.
상기 층간 절연층(208)은 산화 실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 형성할 수 있다. 상기 층간 절연층은 증착되는 물질 및 형성되는 박막트랜지스터의 규격에 따라 다를 수 있으며 약 3000Å 두께로 형성할 수 있다.
상기 층간 절연층(208)이 형성된 다음, 상기 소오스 및 드레인 영역((207a,207b) 위에 형성되는 층간 절연층을 제거하여 컨택홀을 형성한다. 상기 컨택홀을 통하여 소오스 및 드레인 전극이 액티브층과 연결된다.
상기 컨택홀을 형성한 다음, 소오스 및 드레인 전극으로 사용될 금속 재료 또는 도핑된 폴리실리콘 등의 도전성 재료를 상기 층간 절연층 상에 스퍼터링, 가열 증착(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 형성하고 패터닝하여 도 2d에 도시된 바와 같이 소오스 및 드레인 전극(209a,209b)을 형성한다.
특히, 상기 방법에 의해 형성된 소자를 액정표시소자의 화소부 박막트랜지스터로 적용하고자 할 경우에는 상기 소오스 및 드레인 전극(209a,209b)상에 무기막 또는 유기막의 보호막(210)을 형성하고 상기 보호막(210) 상에 화소전극이 상기 드레인 전극(209b)와 연결되는 컨택홀을 형성하고 상기 보호막(210) 상에 ITO(Indium Tin Oxide) 등으로 구성되는 화소전극 물질을 도포하고 패턴닝하여 화소전극(211)을 형성한다.
상기 공정을 통해 화소부의 박막트랜지스터가 완성될 수 있다.
한편, 상기 보호막을 형성한 다음, 화소전극을 형성하기 전에 폴리실리콘으로 구성되는 채널층을 안정화하기 위하여 수소화 열처리 공정을 진행할 수 있다. 수소화 열처리 공정은 결정화 과정 및 성막 과정에서 손상을 입은 폴리실리콘층을 안정화하는 것으로써 특히, 채널 영역의 폴리실리콘층에 수소이온을 주입하므로써 잉여 결합기와 수소이온을 결합하여 폴리실리콘 조직을 안정화 시킨다.
상기한 본 발명에 의해 형성되는 액정표시소자는 균일한 동작특성을 가지는 박막트랜지스터를 구비하기 때문에 균일한 화면구동이 가능하다. 또한 MIC 방법에 의해 결정화된 채널층을 사용하므로 동작속도가 증가된 액정표시소자를 형성할 수 있으며, 고속 동작 특성을 가지는 박막트랜지스터를 구현할 수 있어 하나의 기판 상에 동시에 구동회로부 및 화면표시부를 형성할 수 있다.
본 발명의 또 다른 효과로는 MIC방법에 의해 저온에서 결정화된 액티브층을 대량으로 동시에 생산할 수 있어 경제성 및 생산성이 우수한 액정표시소자를 형성할 수 있다.
도 1a~1d는 일반적인 금속유도결정화방법에 의해 반도체층을 결정화하는 단계를 나타내는 수순도.
도 2a~2d는 본 발명의 금속유도결정화방법에 의해 액정표시소자를 제조하는 방법을 나타내는 수순도.
********** 도면의 주요부분에 대한 부호의 설명 **********
201:기판 202:금속막
203:버퍼층 204:반도체층
204a:액티브층 205:게이트 절연층
206:게이트 전극 207a,207b:소오스,드레인 영역
207c:채널 영역 208:층간 절연층
209a,209b:소오스, 드레인 전극
210:보호막 211:화소전극

Claims (11)

  1. 기판 상에 금속막을 형성하는 단계;
    상기 금속막 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 반도체층을 형성하는 단계;
    상기 반도체층을 결정화하는 단계;
    상기 반도체층을 패턴닝하여 액티브층을 형성하는 단계;
    상기 액티브층 상에 제 1절연층이 개재된 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 상에 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  2. 제 1 항에 있어서, 상기 기판 상에 형성되는 금속막은 니켈(Ni),팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 크롬(Cr), 모리브덴(Mo), 루테늄(Ru), 로듐(Rh), 카드뮴(Cd), 백금(Pt) 중에서 선택되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  3. 제 1 항에 있어서, 상기 반도체층을 결정화하는 단계는 금속유도결정화 방법에 의해 결정화되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  4. 제 1 항에 있어서, 상기 반도체층을 결정화하는 단계는 상기 반도체층을 가열하는 방법으로 이루어지는 것을 특징으로 하는 금속유도결정화 방법에 의한 액정표시소자 제조방법.
  5. 제 4 항에 있어서, 상기 가열방법은 고로내에서 상기 반도체층을 가열하는 가열방법, 고속 어닐링방법(RTA)방법, 레이저 어닐링 방법 중에서 선택되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  6. 제 1 항에 있어서, 상기 버퍼층은 산화질화실리콘층(SiON)층으로 구성되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  7. 제 1 항에 있어서, 상기 소오스 및 드레인 전극을 형성하는 단계 다음으로 제 3 절연층을 형성하는 단계 및 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  8. 기판 상에 금속막을 형성하는 단계;
    상기 금속막 상에 산화질화실리콘막으로 구성되는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 반도체층을 형성하는 단계;
    상기 반도체층을 결정화하는 단계를 포함하는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  9. 제 8 항에 있어서, 상기 금속막은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 크롬(Cr), 모리브덴(Mo), 루테늄(Ru), 로듐(Rh), 카드뮴(Cd), 백금(Pt) 중에서 선택되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  10. 제 8 항에 있어서, 상기 반도체층을 결정화하는 단계는 상기 반도체층을 가열하는 방법으로 이루어지는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
  11. 제 10 항에 있어서, 상기 가열방법은 고로내에서 상기 반도체층을 가열하는 가열방법, 고속 어닐링방법(RTA)방법, 레이저 어닐링 방법 중에서 선택되는 것을 특징으로 하는 금속유도결정화에 의한 액정표시소자 제조방법.
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KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR20020076625A (ko) * 2001-03-29 2002-10-11 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법
KR100452443B1 (ko) * 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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