KR100421906B1 - 다결정화 방법과 이를 이용한 액정표시장치 제조방법 - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 64
- 229910052751 metal Inorganic materials 0.000 claims abstract description 72
- 239000002184 metal Substances 0.000 claims abstract description 72
- 239000010409 thin film Substances 0.000 claims abstract description 66
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 claims abstract description 25
- 230000005684 electric field Effects 0.000 claims abstract description 16
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 144
- 239000010408 film Substances 0.000 claims description 36
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- 239000011651 chromium Substances 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 7
- 229910002804 graphite Inorganic materials 0.000 claims description 7
- 239000010439 graphite Substances 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 238000002425 crystallisation Methods 0.000 abstract description 36
- 230000008025 crystallization Effects 0.000 abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- KMTYGNUPYSXKGJ-UHFFFAOYSA-N [Si+4].[Si+4].[Ni++] Chemical compound [Si+4].[Si+4].[Ni++] KMTYGNUPYSXKGJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum (Al) Chemical class 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133514—Colour filters
- G02F1/133516—Methods for their manufacture, e.g. printing, electro-deposition or photolithography
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
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- Mathematical Physics (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
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Abstract
본 발명은 비정질 실리콘층의 결정화 이후 다결정 실리콘층 상에 잔류하는 금속을 제거함으로써 박막트랜지스터 소자 특성을 향상시키는 다결정화 방법 및 이를 이용한 박막트랜지스터 및 액정표시장치 제조방법에 관한 것으로서, 본 발명에 따른 다결정화 방법은 절연기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 금속박막층을 형성하는 단계와, 상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계와, 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 다결정 실리콘 박막트랜지스터 제조방법에 관한 것으로 특히, 전계인가 금속유도결정화 방법을 이용한 다결정화 방법 및 그를 이용한 박막트랜지스터 및 액정표시장치 제조방법에 관한 것이다.
박막트랜지스터 액정표시장치(TFT-LCD)가 고밀도, 대면적화되고 디스플레이 부분과 구동회로 부분을 동일 기판 위에 제작하기 위해서는 스위칭 소자인 박막트랜지스터의 이동도(Mobility) 증가가 절실히 요구되고 있지만, 비정질 수소화 실리콘 박막트랜지스터(a-Si:H TFT)로는 이점을 만족하기가 어렵다.
최근에 이런 문제점을 효과적으로 해결할 수 있는 방법으로 다결정 실리콘 박막트랜지스터(Polycrystalline silicon TFT ; Poly-Si TFT)가 많은 주목을 받고 있다. 다결정 실리콘 TFT는 이동도가 크기 때문에 유리기판 위에 주변회로를 집적할 수 있는 장점이 있어서 생산비용 절감 측면에서도 많은 관심을 끌고 있다.
또한, 다결정 실리콘 TFT는 비정질 실리콘 TFT보다 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘 TFT에 비하여 광전류가 적어 빛이 많이 쪼이는 프로젝션 패널에 적합하다.
다결정 실리콘을 제작하는 방법은 여러 가지가 보고되어 있는데, 크게 다결정 실리콘을 직접 증착하는 방법과 비정질 실리콘을 증착한 후, 결정화하는 단계를 거쳐서 다결정질 실리콘을 만드는 방법이 있다.
전자의 방법에는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition ; PECVD)법 등이 있는데, 이중 LPCVD법은 그 증착 온도가 550℃이상으로 기판 재료로 고가의 실리카(silica) 또는 석영(quartz)을 사용하기 때문에 제작 단가가 높아 대량 생산용으로는 적합하지 못하다. 그리고 PECVD법은 경우 SiF4/SiH4/H2혼합 가스를 사용하여 400℃ 이하에서 증착이 가능하지만, 결정립을 억제하기 힘들며, 특히 증착시의 결정립 성장 방향의 불균일성 때문에 다결정 실리콘 박막의 표면 특성에 심각한 문제점을 가지고 있는 것으로 알려져 있다.
후자의 방법 즉, 비정질 실리콘을 증착하여 결정화하는 방법에는 고상결정화(Solid Phase Crystallization ; SPC)법, 엑시머 레이저(Excimer Laser Annealing ; ELA)법 등이 있다.
상기 ELA법은 강한 에너지를 갖는 엑시머 레이저(eximer laser)를 비정질 실리콘 박막에 펄스 형태로 투여하여 순식간에 박막을 결정화시키는 방법으로 박막 내 결정립의 크기가 크고 우수한 결정성을 갖는 다결정 실리콘 박막의 제조가 가능한 방법이다. 그러나, ELA법은 엑시머 레이저라는 고가의 부대 장비를 필요로 하기 때문에 대량 생산 및 대면적용의 LCD 구동용 TFT용으로는 한계점을 가지고 있는 방법이라 할 수 있다.
고상결정화법은 주로 반응로(furnace)속에서 로 가열법을 이용하여 비정질 실리콘 박막을 결정화시키는 방법으로, 마찬가지로 우수한 결정성을 갖는 다결정 실리콘 박막의 제조가 가능하나, 고상 반응에 의해서 진행되기 때문에 결정화 반응 속도가 느려 600℃ 이상의 고온에서 수십 시간 이상의 오랜 결정화 시간이 요구된다는 단점을 가진다.
상기와 같은 방법 외에, 최근에는 대면적의 액정표시장치 제작에 다결정 실리콘을 사용하기 위하여 결정화 온도를 낮추기 위한 많은 연구가 진행되고 있는데, 그 중 하나가 금속유도결정화(Metal Induced Crystallization)방법이고 나아가 금속유도결정화법에 전계를 인가하여 결정화 속도를 향상시키는 전계인가 금속유도결정화(Electric Field Enhanced Metal Induced Crystallization)법도 연구 진행 중이다.
이 방법들에 의하면, 특정한 종류의 금속을 비정질 실리콘과 접촉시키면 비정질 실리콘의 결정화 온도를 500℃ 이하로 낮출 수 있으며, 이러한 금속유도결정화 효과는 여러 종류의 금속에서 나타나는 것으로 알려져 있다.
금속유도결정화는 금속의 종류에 따라 결정화를 일으키는 원인이 다르다. 즉, 수소화 비정질 실리콘(a-Si:H)에 접하는 금속의 종류에 따라 결정화 현상이 달라질 수 있다.
예를 들면, 알루미늄(Al), 금(Au), 은(Ag) 등의 금속은 비정질 실리콘과의 경계면에서 실리콘(Si)의 확산(diffusion)에 의해서 지배된다. 즉, 금속과 실리콘의 경계면에서 실리콘의 확산에 의한 준안정상태의 실리사이드(silicide)상을 형성하는데, 이 실리사이드는 결정화 에너지를 낮추는 역할을 하게 되어 실리콘의 결정화를 촉진한다.
이에 반하여 니켈(Ni), 티타늄(Ti) 등의 금속은 어닐링(annealing)에 의한 금속의 확산이 지배적이다. 즉, 금속과 실리콘 경계면에서 실리콘층 방향으로의 금속 확산에 의하여 실리사이드상을 형성하고, 이러한 실리사이드가 결정화를 촉진하여 결정화 온도를 낮춘다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 다결정화 방법을 설명하기로 한다.
도 1a 내지 1c는 종래 기술에 따른 비정질 실리콘 박막을 결정화하는 방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 절연기판(101) 상에 실리콘 산화막(SiO2)으로 버퍼층(102)을 형성하고 상기 버퍼층상에 비정질 실리콘(103)을 증착한 후, 결정화 촉매로 작용하는 금속박막층(104)을 비정질 실리콘층에 형성한다. 여기서, 상기 금속박막층(104)으로는 니켈(Ni) 등이 사용된다.
도 1b에 도시한 바와 같이, 상기 금속 박막층에 전계를 인가하기 위한 전극(105)을 부가한다. 상기 전극용 물질로는 몰리브덴(Mo)등이 사용된다.
이어서, 상기 전극(105)에 소정의 전계를 인가하고 동시에 열처리공정을 진행하며, 도 1c에 도시한 바와 같이, 도 1b의 결정화 작업 결과로 실리콘(Si)층 방향으로의 니켈(Ni)의 확산에 의하여 실리사이드상(NiSi2)이 형성된다. 그리고, 이 실리사이드(NiSi2)가 실리콘 박막의 결정화를 촉진하여 결정화 온도를 낮춘 상태에서 비정질 실리콘 박막을 다결정 실리콘 박막(106)으로 결정화한다.
그러나 상기와 같은 종래 다결정화 방법은 다음과 같은 문제점이 있었다.
비정질 실리콘층의 결정화 이후 다결정 실리콘층 상에 미반응 금속이 잔류하게 되어 누설 전류를 유발하는 등 박막트랜지스터의 소자 특성에 악영향을 미치는 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 다결정 실리콘층 상에 잔류하는 미반응 금속을 제거하여 박막트랜지스터의 소자 특성을 향상시키는 다결정화 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기 다결정화 방법을 이용하여 박막트랜지스터 및 액정표시장치를 제조하는 방법을 제공하는데 있다.
도 1a 내지 1c는 종래 기술에 따른 비정질 실리콘의 결정화 방법을 설명하기 위한 공정단면도.
도 2a 내지 2d는 본 발명에 따른 비정질 실리콘의 결정화 방법을 설명하기 위한 공정단면도.
도 3a 내지 3f는 본 발명의 다결정화 방법을 이용한 박막트랜지스터 제조방법을 설명하기 위한 공정단면도.
도 4a 내지 4f는 본 발명의 다결정화 방법을 이용한 액정표시장치 제조방법을 설명하기 위한 공정단면도.
도면의 주요 부분에 대한 부호의 설명
201 : 절연기판 202 : 버퍼층
204a : 미반응 금속 206 : 다결정 실리콘층
상기 목적을 달성하기 위한 본 발명의 다결정화 방법은 절연기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 극미량의 금속박막층을 형성하는 단계와, 상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘으로 결정화하는 단계와, 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
그리고 상기와 같은 다결정화 방법을 이용한 박막트랜지스터 제조방법은 절연기판 상에 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 공정과, 상기 비정질 실리콘층 상에 극미량의 금속박막층을 형성하는 공정과, 상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘으로 결정화하는 공정과, 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 공정과, 상기 다결정 실리콘층을 섬 모양의 반도체층으로 패터닝하는 공정과, 상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상의 소정부위에 게이트 전극을 형성하는 공정과, 상기 반도체층에서 상기 게이트 전극과 중첩되지 않는 영역을 이온 도핑하여 소스/드레인 영역을 형성하는 공정과, 상기 반도체층을 활성화시키는 공정과, 상기 반도체층과 게이트 전극 상에 층간절연막을 형성한 후, 상기 소스/드레인 영역의 일부를 노출시키는 공정과, 노출된 상기 소스/드레인 영역과 연결되도록 소스 전극과 드레인 전극을 형성하는 공정을 포함하여 이루어진다.
또한, 상기와 같은 박막트랜지스터를 이용한 액정표시장치 제조방법은 제 1 기판과 제 2 기판을 준비하는 공정과, 상기 제 1 기판 상에 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 공정과, 상기 비정질 실리콘층 상에 일정 온도하에서 극미량의 금속박막층을 형성하는 공정과, 상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정과, 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 공정과, 상기 다결정 실리콘층을 섬 모양의 반도체층으로 패터닝하는 공정과, 상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상의 소정부위에 게이트 전극 및 게이트 라인들을 형성하는 공정과, 상기 반도체층에서 상기 게이트 전극과 중첩되지 않는 영역을 도핑하여 소스/드레인 영역을 형성하는 공정과, 상기 반도체층을 활성화시키는 공정과, 상기 반도체층과 게이트 전극 상에 제 1 절연막을 형성한 후, 상기 소스/드레인 영역을 노출시키는 공정과, 노출된 상기 소스/드레인 영역과 연결되도록 소스/드레인 전극 및 데이터 라인들을 형성하는 공정과, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 공정과, 상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 따른 다결정화 방법 및 그를 이용한 박막트랜지스터 제조방법을 설명한다.
도 2a 내지 2d는 본 발명에 따른 다결정화 방법을 설명하기 위한 공정단면도이고, 도 3a 내지 3f는 본 발명의 다결정화 방법을 이용한 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 절연기판(201) 상에 실리콘 산화막 재질의 버퍼층(202)을 형성한 후, 상기 버퍼층(202) 상에 SiH4와 H2혼합가스를 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition)법을 이용하여 비정질 실리콘(a-Si:H)층(203)을 형성한다.
도 2b에 도시한 바와 같이, 상기 비정질 실리콘층(203) 상에 금속박막층(204)을 스퍼터링법을 이용하여 형성한다. 이때, 상기 금속박막층(204)의 으로는 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등이 사용하고, 소자 완성 후 소자의 동작 특성에 악영향을 주지 않기 위해서 증착 두께는 1.25~100Å의 극미량으로 제한한다.
이어, 상기 금속박막층(204) 상의 좌우 소정 영역에 전계를 인가하기 위한 전극(205)을 부가한다. 상기 전극(205)용 물질로는 몰리브덴(Mo),그라파이트(Graphite) 등이 이용된다.
상기 전극(205)에 일정 조건의 전계를 인가하고 동시에 기판을 열처리하여 상기 비정질 실리콘층을 결정화시킨다. 이때, 인가 전압은 30~100V/cm, 인가 시간은 15분~2시간, 기판의 열처리 온도는 300∼580℃ 로 설정하는 것이 바람직하다.
도 2c에 도시한 바와 같이, 도 2b의 결정화 공정에 의해 비정질 실리콘층이 다결정 실리콘층(206)으로 결정화되는데 그 결정화 과정은 다음과 같다.
상기 금속박막층이 비정질 실리콘층으로 고상 확산(Solid Phase Diffusion)하여 금속 실리사이드를 형성한다. 예를 들어, 니켈(Ni)의 경우 니켈 실리사이드(NiSi2)를 형성한다. 이때, 상기 비정질 실리콘의 수소성분을 제거했기 때문에 금속과 비정질 실리콘의 반응을 최대화할 수 있다.
상기 금속 실리사이드는 비정질 실리콘의 결정화의 촉매 즉, 결정화핵으로 작용하게 되고 상기 결정화핵으로 인해 빠른 결정화 속도로 비정질 실리콘의 균일한 결정화가 진행된다.
이때, 상기 금속박막층의 일부(204a)는 비정질 실리콘과 반응하지 못하고 금속 상태로 남게되는데 이 금속들은 향후 박막트랜지스터 소자에 치명적인 누설전류를 야기하는 역할을 한다.
따라서, 이와 같은 미반응 금속에 대한 처리가 필요한데, 그 처리 과정은 다음과 같다. 참고로 도 2d은 상기 비정질 실리콘층 상에 금속박막층이 형성된 부분을 확대 도시한 것이다.
금속박막층을 형성하기 전, 비정질 실리콘층은 대기 중의 산화분위기에 의해 산소(O2)와 반응하여 표면에 얇은 두께의 산화막(SiO2)을 형성하는데, 이를 통칭 네이티브 산화막(Native SiO2)라 한다.
상기 비정질 실리콘층 상에 형성되는 금속박막층은 미세 두께로 증착되기 때문에, 정확히는 상기 네이티브 산화막(203a) 또는 네이티브 산화막과 비정질 실리콘층(203)의 계면에 금속 원자들이 박혀 있는 형태로 형성되는 것이다. (도 2d 참조)
따라서, 상기 네이티브 산화막을 제거하면 미반응 금속을 추출해 낼 수 있다.
상기 네이티브 산화막은 제거는, 불산(HF)과 과산화수소(H2O2)의 혼합산을 에천트(etchant)로 사용한 습식식각을 이용한다.
이와 같은 다결정화 방법을 이용한 박막트랜지스터 제조공정을 설명하면 다음과 같다.
도 3a 내지 3f는 본 발명에 따른 다결정화 방법을 이용한 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 3a에 도시한 바와 같이, 절연기판(201) 상에 화학기상증착법을 이용하여 실리콘 산화막(SiO2) 재질의 버퍼층(202)과 비정질 실리콘층(a-Si:H)(203)을 순차적으로 적층한다. 여기서, 상기 버퍼층(202)은 절연기판(201)의 불순물 성분이 비정질 실리콘층(203)으로 확산되는 것을 방지하기 위한 것이며, 상기 비정질 실리콘층(203)은 SiH4와 H2혼합가스를 이용한 플라즈마 화학기상증착법(PECVD)으로 형성한다.
도 3b에 도시한 바와 같이, 상기 비정질 실리콘층(203) 상에 금속박막층(204)을 스퍼터링법으로 형성한다. 이때, 상기 금속박막층(204) 으로는 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 등이 사용하고, 소자 완성 후 소자의 동작 특성에 악영향을 주지 않기 위해서 증착 두께는 1.25~100Å의 극미량으로 제한한다.
이어서, 상기 금속박막층(204) 상의 좌우 소정 영역에 전계를 인가하기 위한 전극(205)을 부가한다. 이때, 상기 전극(205)의 물질로서는 몰리브덴(Mo), 그라파이트(Graphite) 등을 사용한다.
이후, 상기 전극(205)에 일정 조건의 전계를 인가하고, 동시에 기판을 열처리하여 상기 비정질 실리콘층(203)을 결정화시킨다. 이때, 상기 전극(205)에 인가되는 전압은 30~100V/cm, 인가 시간은 15분~2시간, 기판의 열처리 온도는 300∼580℃ 로 설정하는 것이 바람직하다.
이와 같은 과정을 통해 비정질 실리콘층(203)을 다결정 실리콘층(206)으로 결정화한 후, 도 3c에 도시한 바와 같이, 비정질 실리콘층(203)과 반응하지 못한 미반응 금속(204a)을 습식식각을 통해 제거한다. 이때, 에천트는 불산과 과산화수소의 혼합산을 사용한다.
도 3d에 도시한 바와 같이, 상기 다결정 실리콘층(206)을 섬 모양으로 패터닝한 다음, 상기 다결정 실리콘층(206)을 포함한 기판 전면에 실리콘 산화막 또는 실리콘 질화막 재질의 게이트 절연막(207)을 화학기상증착법을 이용하여 형성한다.
이후, 상기 게이트 절연막(207) 상에 AlNd, Mo 의 이중의 금속층을 스퍼터링(Sputtering)법을 이용하여 차례로 적층한 후, 패터닝하여 이중막 구조의 게이트 전극(208)을 형성한다.
도 3e에 도시한 바와 같이, 상기 게이트 전극(208)을 마스크로 하는 이온주입 공정을 통해 상기 게이트 전극(208) 양측의 다결정 실리콘층(206)에 n+ 이온을 주입하여 소스/드레인 영역을 형성하고, 결정화 온도보다 낮은 온도에서 활성화시킨 다음, 상기 게이트 전극(208)을 포함한 기판 전면에 층간절연막(209)을 형성한다.
도 3f에 도시한 바와 같이, 상기 n+ 이온이 도핑된 다결정 실리콘층(206)의 소정영역이 노출되도록 층간절연막(209)과 게이트 절연막(207)을 식각하여 비아 홀(Via hole)을 형성하고, 상기 비아 홀이 충분히 채워지도록 AlNd, Mo의 이중의 금속층을 차례로 적층한 후, 패터닝하여 소스/드레인 전극(210, 211)을 형성하면, 본 발명에 따른 다결정화 방법을 이용한 박막트랜지스터 제조공정이 완료된다.
이하에서는 상기와 같은 박막트랜지스터 제조공정을 이용한 액정표시장치 제조방법을 설명하기로 한다.
도 4a 내지 4f는 본 발명에 따른 액정표시장치 제조방법을 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와 같이, 제 1 기판(201a) 상에 실리콘 산화막 재질의 버퍼층(202)을 형성한 후, 상기 버퍼층(202) 상에 SiH4와 H4혼합가스를 이용한 플라즈마 화학기상증착법으로 비정질 실리콘층(203)을 형성한다.
이후, 도 4b에 도시한 바와 같이, 상기 비정질 실리콘층(203)을 전술한 결정화공정을 통해 다결정 실리콘층(206) 결정화한 다음, 도 4c에 도시한 바와 같이, 박막트랜지스터의 채널층으로 사용될 수 있도록 섬모양으로 패터닝한다. 이후, 상기 섬모양의 다결정 실리콘층(206)을 포함한 전면에 실리콘 질화막 또는 실리콘 산화막 재질의 게이트 절연막(207)을 형성한 후, 상기 게이트 절연막 상에 AlNd, Mo 의 이중의 금속층을 적층한 후, 패터닝하여 박막트랜지스터의 게이트 전극(208) 및 게이트 라인(도시하지 않음)을 형성한다.
이후, 도 4d에 도시한 바와 같이, 상기 게이트 전극(208)을 마스크로 상기 다결정 실리콘층(206)에 n+ 이온을 주입하여 소스/드레인 영역을 형성하고 활성화시킨 후, 상기 게이트 전극(208) 및 게이트 라인을 포함한 전면에 층간절연막(209)을 형성한다.
이어, 도 4e에 도시한 바와 같이, 상기 n+ 이온이 주입된 다결정 실리콘층(206)의 소스/드레인 영역의 소정부위가 노출되도록 층간절연막(209) 및 게이트 절연막(207)을 차례로 제거하여 비아 홀을 형성한 후, 상기 비아 홀이 충분히 채워지도록 AlNd, Mo의 이중의 금속막을 형성한 다음 패터닝하여 박막트랜지스터의 소스 전극(210)과 드레인 전극(211)을 형성한다.
이후, 도 4f에 도시한 바와 같이, 상기 소스/드레인 전극(210, 211)을 포함한 전면에 실리콘 질화막 재질의 제 1 보호막(212)과 BCB(Benzocyclobutene) 재질의 제 2 보호막(213)을 차례로 적층한 후, 상기 드레인 전극(211)이 노출되도록 콘택홀을 형성한다.
이후, 상기 콘택홀을 포함한 기판 전면에 투명도전막 예컨대, ITO(Indium Tin Oxide)를 형성한 후, 패터닝하여 상기 콘택홀을 통해 드레인 전극(211)과 전기적으로 연결되는 화소전극(214)을 형성한다.
이후, 도면에 도시되지 않았지만, 상기 제 1 기판(201a)과 대향되는 제 2 기판 사이에 액정층을 형성하면 본 발명에 따른 액정표시장치 제조공정이 완료된다.
여기서, 상기 제 2 기판에는 색상을 표현하기 위한 칼라필터층이 형성되고, 상기 제 1 기판(201a) 상에 형성된 박막트랜지스터와 게이트 라인 및 데이터 라인으로 빛이 투과되는 것을 방지하기 위한 블랙매트릭스 패턴이 형성되며, 상기 화소전극(214)과 함께 액정층에 전기적 신호를 인가하는 공통전극이 형성된다.
이상 상술한 바와 같이, 본 발명의 다결정화 방법 및 이를 이용한 액정표시장치 제조방법은 다음과 같은 효과가 있다.
결정화 공정 후 다결정 실리콘층 상에 존재하는 미반응 금속을 제거함으로써 누설전류 방지 등 박막트랜지스터 소자의 특성을 향상시킬 수 있는 장점이 있다.
Claims (12)
- 절연기판 상에 버퍼층을 형성하는 단계;상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층의 표면에 네이티브 산화막을 형성하는 단계;상기 네이티브 산화막 상에 금속박막층을 형성하는 단계;상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;상기 네이티브 산화막을 불산과 과산화수소의 혼합산으로 제거하여 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다결정화 방법.
- 제 1 항에 있어서, 상기 금속박막층의 두께는 1.25∼100Å정도인 것을 특징으로 하는 다결정화 방법.
- 제 1 항에 있어서, 상기 금속박막층은 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 중 어느 하나로 형성하는 것을 특징으로 하는 다결정화 방법.
- 제 1 항에 있어서, 상기 전극은 몰리브덴(Mo), 그라파이트(Graphite) 중 어느 하나로 형성하는 것을 특징으로 하는 다결정화 방법.
- 제 1 항에 있어서, 상기 비정질 실리콘을 결정화하는 단계는,상기 금속박막층에 인가되는 전압이 30~100V/cm, 인가하는 시간이 15분~2시간, 열처리 온도는 300∼580℃의 범위에서 이루어지는 것을 특징으로 하는 다결정화 방법.
- 제 1 기판과 제 2 기판을 준비하는 공정과,상기 제 1 기판 상에 버퍼층을 형성하는 공정과,상기 버퍼층 상에 비정질 실리콘층을 형성하는 공정과,상기 비정질 실리콘층의 표면에 네이티브 산화막을 형성하는 공정과,상기 네이티브 산화막 상에 금속박막층을 형성하는 공정과,상기 금속박막층에 전계를 인가함과 동시에 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘으로 결정화하는 공정과,상기 네이티브 산화막을 불산과 과산화수소의 혼합산으로 제거하여 상기 다결정 실리콘층 상의 미반응 금속을 제거하는 공정과,상기 다결정 실리콘층을 섬 모양의 반도체층으로 패터닝하는 공정과,상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상의 소정부위에 게이트 전극 및 게이트 라인들을 형성하는 공정과,상기 반도체층에 이온을 도핑하여 소스/드레인 영역을 형성하는 공정과,상기 반도체층을 활성화시키는 공정과,상기 반도체층과 게이트 전극 상에 층간절연막을 형성한 후, 상기 소스/드레인 영역의 일부를 노출시키는 공정과,상기 노출된 반도체층과 연결되도록 소스/드레인 전극 및 데이터 라인들을 형성하는 공정과,상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 공정과,상기 제 1 기판과 제 2 기판 사이에 액정층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 비정질 실리콘층을 결정화하는 공정은,상기 금속박막층에 인가되는 전압이 30~100V/cm, 인가하는 시간이 15분~2시간, 열처리 온도는 300∼580℃의 범위에서 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 금속박막층의 두께는 1.25∼100Å정도인 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 금속박막층은 크롬(Cr), 팔라듐(Pd), 니켈(Ni), 백금(Pt) 중 어느 하나로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 전계를 인가하는 전극은 몰리브덴(Mo), 그라파이트(Graphite) 중 어느 하나로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서, 상기 소스/드레인 전극은 AlNd, Mo의 이중층으로 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 6 항에 있어서,상기 소스/드레인 전극을 포함한 전면에 실리콘 질화막과 BCB의 이중절연막을 형성하는 공정과,상기 이중절연막을 일부 식각하여 드레인 전극을 노출시키서 상기 화소전극과 전기적으로 연결하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 액정표시장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020088277A KR20020088277A (ko) | 2002-11-27 |
| KR100421906B1 true KR100421906B1 (ko) | 2004-03-10 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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