KR20020076625A - 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 - Google Patents
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Abstract
본 발명은 추가의 마스크공정없이 비정질 실리콘막을 결정화할 수 있으며, 채널영역과 게이트 산화막간의 계면특성을 향상시킬 수 있는 MILC 방법을 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 비정질 실리콘막상에 반도체층형성용 감광막패턴을 형성하는 단계와; 상기 반도체층형성용 감광막패턴을 이용하여 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로된 반도체층을 형성하는 단계와; 상기 감광막 패턴의 일부분을 제거하여 상기 반도체층의 가장자리부분을 노출시키는 단계와; 기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택되는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 가장자리부분을 제외한 비정질 실리콘막의 반도체층을 노출시키는 단계와; 결정화단계를 수행하여 상기 비정질 실리콘막중 가장자리부분은 MIC방법에 의해 결정화되고 상기 노출된 부분은 MILC방법에 의해 결정화되어 폴리실리콘막으로된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계하는 단계를 포함한다.
Description
본 발명은 금속유도화 측면결정화방법(MILC, Metal Induced Lateral Crystalization)을 이용한 박막 트랜지스터의 제조방법에 관한 것으로서, 보다 구체적으로는 추가의 마스크공정없이 비정질 실리콘막을 결정화할 수 있으며, 채널영역과 게이트산화막간의 계면특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
박막 트랜지스터의 반도체층으로 사용되는 폴리 실리콘막을 형성하는 방법은 기판상에 비정질 실리콘막을 증착한 다음 소정의 온도에서 결정화하여 폴리 실리콘막을 형성하였다.
비정질 실리콘막을 결정화하는 방법으로는 열처리에 의한 SPC(Solid Phase Crystalization), 레이저 결정화에 의한 ELA(Eximer Laser Anealing), MILC 등이 있다.
SPC 방법은 높은 결정화온도 및 장시간의 공정시간이 소요되는 문제점이 있었다. ELA 방법은 라인빔 형태의 펄스파를 비정질 실리콘막으로 전면 스캐닝하여 비정질 실리콘막을 용해한 후 폴리실리콘막으로 결정화하는 방법이다. 상기 ELA방법은 레이저 빔 자체의 불균일성으로 인한 다결정 실리콘막의 뷸균일성 및 높은 공정비용과 장시간의 공정시간이 소요되는 문제점이 있었다.
이에 비하여 MILC 방법은 통상의 열처리 설비를 이용하여 상대적으로 낮은 공정온도 및 공정시간이 짧은 이점이 있다. 이러한 MILC 방법을 이용한 박막 트랜지스터의 제조방법이 미국특허 6097037호에 개시되었다.
도 1a 내지 도 1e는 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다.
도 1a를 참조하면, 절연기판(10)상에 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 비정질 실리콘막을 증착하고, 반도체층을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로 된 반도체층(11)을 형성한다.
이어서, 상기 반도체층(11)을 포함한 절연기판(10)상에 게이트 절연막과 게이트 전극물질을 순차 형성한다. 도면상에는 도시되지 않았으나 상기 게이트 형성용 마스크를 이용하여 상기 게이트 전극물질과 게이트 절연막을 패터닝하여 반도체층(11)상에 그하부에 게이트 절연막(12)을 갖는 게이트(13)를 형성한다. 이때, 게이트(13)양측의 비정질 실리콘막으로 된 반도체층(11)이 노출되어진다.
도 1b를 참조하면, 노출된 반도체층(11)으로 고농도 불순물을 이온주입하여 고농도 불순물영역인 소오스영역(11S)과 드레인 영역(11D)을 형성한다. 이때, 반도체층(11)중 게이트(13)하부의 불순물이 도핑되지 않은 부분(11c)은 박막 트랜지스터의 채널영역으로 작용한다.
도 1c를 참조하면, 기판전면에 감광막을 도포한 다음 상기 게이트(13)보다 큰 폭을 갖도록 감광막 패턴(15)을 형성한다. 감광막 패턴(15)을 형성한 다음 기판전면에 금속막(14)을 스퍼터링법으로 증착한다. 이때, 금속막(14)으로는 Ni, Pd, Ti, Ag, Au, Al, Sb 등이 사용된다.
도 1d를 참조하면, 리프트 오프(lift-off) 방법을 이용하여 상기 감광막 패턴(15)을 제거하면, 상기 반도체층(11)의 일부를 노출시키는 금속막 오프셋영역(17)이 형성된다.
도 1e를 참조하면, 로(furnace)에서 열처리하여 비정질 실리콘막으로된 반도체층(11)을 결정화하여 폴리 실리콘막의 반도체층(11a)으로 변환된다. 이때, 반도체층(11)의 비정질 실리콘막중 금속막(14)과 콘택된 부분(18)은 MIC(Metal Induced Crystalization)방법에 의해 결정화되고, 금속막 오프셋영역(17)과 채널영역(11C)은 MILC 방법에 의해 결정화된다.
상기한 바와같은 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 결정입자의 구조가 다른 MIC영역의 경계를 채널영역(11c)의 외부에 위치시킴으로써 소오스/드레인 접합영역(11S), (11D)의 결정구조가 동일하도록 하였다. 이에 따라 채널영역의 트랩현상을 방지하여 소자의 특성을 향상시킬 수 있었다.
그러나, 종래의 MILC 방법을 이용한 박막 트랜지스터의 제조방법은 금속막 오프셋영역(17)을 형성하기 위한 별도의 마스크공정이 추가되고, 이에 따라 생산성을 저하시키고 생산단가를 증가시키는 문제점이 있었다.
또한, 종래의 MILC방법을 이용한 박막 트랜지스터의 제조방법은 반도체층을 형성하는 비정질 실리콘막상에 게이트 산화막 및 게이트를 형성한 다음 MILC방법을 이용하여 비정질 실리콘막을 결정화하기 때문에, 채널영역과 게이트 산화막의 계면특성이 열악해지고, 이에 따라 상당수의 트랩사이트(trap site)를 제공하기 때문에 전계이동도의 저하를 초래하는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 추가의 마스크공정없이 MILC 방법을 이용하여 박막 트랜지스터의 반도체층을 형성하는 방법 및 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 추가의 마스크 공정없이 비정질 실리콘막을 결정화할 수 있는 MILC방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 산화막을 형성하기 전에 비정질 실리콘막을 결정화시켜 게이트 산화막과 채널영역간의 계면특성을 향상시킬 수 있는 MILC 방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 비정질 실리콘막과 실리사이드 형성용 금속막간의 접촉면적을 증가시켜 결정화시간을 단축시킬 수 있는 MILC방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 비정질 실리콘막을 폴리실리콘막으로 결정화한 다음 표면처리를 하여 줌으로써 트랩사이트를 감소시켜 전계이동도와 문턱전압 특성을 향상시킬 수 있는 MILC방법을 이용한 박막 트랜지스터의 반도체층 형성방법 및 박막 트랜지스터의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래의 MILC를 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MILC방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 평면도,
도 4은 본 발명의 실시예에 따라 MILC방법을 이용하여 제조된 박막 트랜지스터의 단면구조도,
<도면의 주요부분에 대한 부호의 설명>
30, 60 : 절연기판 31, 61 : 버퍼층
32a : 비정질 실리콘막으로 된 반도체층 32 : 비정질 실리콘막
32b, 62 : 폴리실리콘탁으로 된 반도체층 33 : 감광막 패턴
34 : 금속막 63 : 게이트 산화막
64 : 게이트 65 : 고농도 소오스/드레인 영역
상기한 본 발명의 목적을 달성하기 위하여 본 발명은 본 발명은 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 비정질 실리콘막상에 반도체층 형성용 감광막 패턴을 형성하는 단계와; 상기 반도체층형성용 감광막 패턴을 이용하여 상기 비정질 실리콘막을 패터닝하는 단계와; 상기 감광막 패턴의 일부분을 제거하여 비정질 실리콘막으로된 반도체층의 가장자리부분을 노출시키는 단계와; 기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택시키는 공정과; 상기 반도체층형성용 감광막 패턴을 제거하여 상기 금속막과 콘택된 가장자리부분을 제외한 반도체층의 비정질 실리콘막을 노출시키는 단계와; 결정화공정을 수행하여 상기 반도체층의 비정질 실리콘막을 폴리실리콘막으로 결정화하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계로 이루어지는 박막 트랜지스터의 반도체층 형성방법을 제공하는 것을 특징으로 한다.
상기 금속막은 Ni 또는 Pd 중 하나를 수 내지 수백Å의 두께로 증착하고, 상기 비정질실리콘막의 결정화는 400 - 600℃의 온도에서 수행되고,반도체층의 표면처리공정은 건식식각공정 또는 0.1 - 5% 의 HF 용액을 이용하여 수행하는 것을 특징으로 한다.
상기 감광막 패턴의 일부분을 제거하는 공정은 애싱공정으로 수행하고, 상기 비정질실리콘막중 금속막과 콘택되는 가장자리부분은 MIC 방법에 결정화되고 상기 감광막 패턴의 제거에 의해 노출된 부분은 MILC 방법에 의해 결정화되는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 비정질 실리콘막을 형성하는 단계와; 상기 비정질 실리콘막상에 반도체층형성용 감광막패턴을 형성하는 단계와; 상기 반도체층형성용 감광막패턴을 이용하여 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로된 반도체층을 형성하는 단계와; 상기 감광막 패턴의 일부분을 제거하여 상기 반도체층의 가장자리부분을 노출시키는 단계와; 기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택되는 단계와; 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 가장자리부분을 제외한 비정질 실리콘막의 반도체층을 노출시키는 단계와; 결정화단계를 수행하여 상기 비정질 실리콘막중 가장자리부분은 MIC방법에 의해 결정화되고 상기 노출된 부분은 MILC방법에 의해 결정화되어 폴리실리콘막으로된 반도체층을 형성하는 단계와; 남아있는 금속막을 제거하는 단계와; 상기 반도체층의 표면을 표면처리하는 단계와; 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트를 형성하는 단계와; 상기 반도체층으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여 상기 소오스/드레인 영역은 오프셋구조를 형성하거나, 또는 상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 반도체층으로 상기 고농도 소오스/드레인 영역과 동일한 도전형을 갖는 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여 상기 소오스/드레인 영역은 LDD구조를 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 MILC 방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이고, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 MILC방법을 이용한 박막 트랜지스터의 제조방법을 설명하기 위한 평면도를 도시한 것이다.
도 2a 및 도 3a를 참조하면, 유리기판과 같은 절연기판(30)상에 산화막으로된 버퍼층(31)을 형성하고, 그위에 비정질 실리콘막(32)을 형성한다. 이때, 상기 버퍼층(31)과 상기 비정질 실리콘막(32)은 PECVD방법으로 기판상에 연속 증착할 수도 있다. 상기 비정질 실리콘막(32)상에 반도체층 형성용 마스크패턴으로서 감광막 패턴(33)을 형성한다.
도 2b 및 도 3b를 참조하면, 상기 감광막 패턴(33)을 이용하여 상기 비정질 실리콘막(32)을 패터닝하여 비정질 실리콘막으로된 반도체층(32a)을 형성한다.
이어서, 애싱(ashing)공정을 수행하여 상기 감광패턴(33)의 일부를 건식식각하여 그 하부의 비정질 실리콘막으로 된 반도체층(32a)의 가장자리부분을 노출시킨다.
도 2c 및 도 3c를 참조하면, 기판전면에 Ni, Pd와 같은 금속실리사이드가 형성가능한 금속막(34)을 수 내지 수백Å의 두께로 형성한다. 상기 금속막(34)은 상기 노출된 반도체층(32a)의 가장자리부분과 콘택되어진다.
도 2d 및 도 3d를 참조하면, 상기 감광막 패턴(33a)을 제거하여 금속막(34)과 콘택된 가장자리부분을 제외한 반도체층(32a)을 노출시킨다. 이로써, 상기 금속막(34)은 상기 반도체층(32a)의 가장자리부분과 버퍼층(31)상에만 남게 된다.
도 2e 및 도 3e를 참조하면, 400 내지 500℃의 온도에서 결정화공정을 수행하여 상기 반도체층(32a)의 비정질 실리콘막을 폴리실리콘막(32b)으로 결정화한다. 이때, 상기 비정질 실리콘막(32a)중 금속막(34)과 콘택된 가장자리부분은 MIC방법에 의해 결정화되어 폴리실리콘막(32-2)으로 되고, 상기 노출된 비정질 실리콘막은 MILC방법에 의해 결정화되어 폴리실리콘막(32-1)으로 되어 폴리실리콘막으로된 반도체층(32b)이 얻어진다.
본 발명의 다른 실시예에 따르면, 비정질 실리콘막(32a)을 폴리실리콘막(32b)으로 결정화할 때 비정질 실리콘막(32a)의 모든 가장자리부분이 상기 금속막(34)과 콘택되어 사방에서 결정화가 진행되므로, 결정화시간을 감소시킬 수 있다.
도 3f 및 도 3f를 참조하면, 남아있는 금속막(34)을 제거한다.
이어서, 반도체층(32b)의 표면특성을 향상시켜 주기 위하여 표면처리공정을 수행한다. 상기 표면처리공정은 상기 반도체층(32b)의 표면에 형성된 자연산화막(도면상에는 도시되지 않음) 또는 불순물등을 제거하기 위한 것으로서, 건식식각공정 또는 0.1 내지 5% HF 용액을 이용하여 제거한다.
표면처리공정을 수행한 후 도 4에서와 같은 박막 트랜지스터를 제조한다. 즉, 반도체 기판(60)의 버퍼층(61)상에 상기 다른 실시예에서와 같은 방법으로 MIC방법 및 MILC방법에 의해 결정화된 반도체층(62)을 형성하고, 상기 반도체층(62)을 포함한 버퍼층(61)상에 게이트 산화막(63) 및 게이트(64)를 형성한다. 이어서, 상기 반도체층(62)으로 n형 또는 P형 도전형의 고농도 불순물을 이온주입하여 고농도 소오스/드레인 영역(65)을 형성한다.
이때, 상기 소오스/드레인 영역(65)은 오프셋구조 또는 LDD 구조를 갖는 소오스/드레인 영역으로 형성할 수도 있다. 즉, 상기 게이트(64)을 형성한 다음 게이트(64)의 측벽에 스페이서(도면상에 도시되지 않음)를 형성하고, 상기 게이트(64)와 스페이서를 마스크로 하여 상기 반도체층(62)으로 고농도 불순물을 주입하여 고농도 소오스/드레인 형성하여 오프셋구조의 소오스/드레인 영역을 형성한다. 또한, 상기 스페이서 형성전에 상기 고농도 불순물과 동일한 도전형을 갖는 저농도 불순물을 이온주입하는 공정을 추가하여 LDD구조를 갖는 소오스/드레인 영역을 형성할 수도 있다.
상기한 바와같은 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법은 비정질 실리콘막을 결정화하는데 추가의 마스크공정이 요구되지 않으므로 공정을 단순화하며, 결정화공정이 비정질 실리콘막의 모든 가장자리부분에서 동시에 진행되므로 공정시간을 단축시킬 수 있다.
또한, 비정질 실리콘막을 결정화하고, 표면처리를 한 다음에 게이트 산화막을 형성하여 줌으로써 반도체층과 게이트 산화막간의 계면특성을 향상시킬 수 있다.
상기한 바와같은 본 발명의 MILC 방법을 박막 트랜지스터의 제조방법에 따르면, MILC와 MIC의 경계면이 채널영역에 위치하지 않으므로 채널영역에서의 트랩현상을 방지하여 소자의 특성을 향상시킬 수 있다.
또한, 비정질 실리콘막을 추가의 마스크공정없이 폴리실리콘막으로 결정화시켜 줌으로써 공정을 단순화할 수 있다. 그리고, 비정질 실리콘막과 금속막간의 접촉면적을 증가시켜 결정화시간을 단축시켜 줄 수 있다.
게다가, 본 발명의 MILC방법을 이용한 박막 트랜지스터의 제조방법은 비정질 실리콘막을 폴리실리콘막으로 결정화하여 반도체층을 형성한 다음에 게이트 산화막을 형성하여 줌으로써, 반도체층과 게이트 산화막간의 계면특성을 향상시켜준다. 따라서, 반도체층과 게이트 산화막간의 트랩사이트를 감소시켜 전계이동도와 문턱전압 특성을 향상시킬 수 있으므로 소자의 특성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (15)
- 절연기판상에 비정질 실리콘막을 형성하는 단계와;상기 비정질 실리콘막상에 반도체층 형성용 감광막 패턴을 형성하는 단계와;상기 반도체층형성용 감광막 패턴을 이용하여 상기 비정질 실리콘막을 패터닝하는 단계와;상기 감광막 패턴의 일부분을 제거하여 비정질 실리콘막으로된 반도체층의 가장자리부분을 노출시키는 단계와;기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택시키는 공정과;상기 반도체층형성용 감광막 패턴을 제거하여 상기 금속막과 콘택된 가장자리부분을 제외한 반도체층의 비정질 실리콘막을 노출시키는 단계와;결정화공정을 수행하여 상기 반도체층의 비정질 실리콘막을 폴리실리콘막으로 결정화하는 단계와;남아있는 금속막을 제거하는 단계와;상기 반도체층의 표면을 표면처리하는 단계로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 1 항에 있어서, 상기 감광막 패턴의 일부분을 제거하는 공정은 애싱공정으로 수행하는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 1 항에 있어서, 상기 금속막은 Ni 또는 Pd 중 하나를 수 내지 수백Å의 두께로 증착하는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 1 항에 있어서, 상기 비정질실리콘막의 결정화는 400 - 600℃의 온도에서 수행되는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 4 항에 있어서, 상기 비정질실리콘막중 금속막과 콘택되는 가장자리부분은 MIC 방법에 결정화되고, 상기 감광막 패턴의 제거에 의해 노출된 부분은 MILC 방법에 의해 결정화되는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 1 항에 있어서, 상기 반도체층의 표면처리공정은 건식식각공정을 통해 수행하는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 제 6 항에 있어서, 상기 반도체층의 표면처리공정은 0.1 - 5% 의 HF 용액을 이용하여 수행하는 것을 특징으로 하는 박막 트랜지스터의 반도체층 형성방법.
- 절연기판상에 비정질 실리콘막을 형성하는 단계와;상기 비정질 실리콘막상에 반도체층형성용 감광막패턴을 형성하는 단계와;상기 반도체층형성용 감광막패턴을 이용하여 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로된 반도체층을 형성하는 단계와;상기 감광막 패턴의 일부분을 제거하여 상기 반도체층의 가장자리부분을 노출시키는 단계와;기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택되는 단계와;상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 가장자리부분을 제외한 비정질 실리콘막의 반도체층을 노출시키는 단계와;결정화단계를 수행하여 상기 비정질 실리콘막중 가장자리부분은 MIC방법에 의해 결정화되고 상기 노출된 부분은 MILC방법에 의해 결정화되어 폴리실리콘막으로 된 반도체층을 형성하는 단계와;남아있는 금속막을 제거하는 단계와;상기 반도체층의 표면을 표면처리하는 단계와;상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막상에 게이트를 형성하는 단계와;상기 반도체층으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 기판과 비정질 실리콘막사이에 산화막으로된 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 버퍼층과 상기 비정질 실리콘막을 PECVD법으로 연속적으로 증착하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 금속막은 Ni 또는 PD중 하나로서 수 내지 수백Å의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 표면처리공정은 건식식각공정을 통해 수행하거나 또는 0.1 내지 5% HF용액을 이용하여 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 비정질 실리콘막의 결정화공정은 400 내지 600℃의 온도에서 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여, 상기 소오스/드레인 영역은 오프셋구조를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서, 상기 게이트 형성후 고농도 소오스/드레인 영역을 형성하기 전에 상기 반도체층으로 상기 고농도 소오스/드레인 영역과 동일한 도전형을 갖는 저농도 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계와; 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여, 상기 소오스/드레인 영역은 LDD구조를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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