KR19980082459A - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터(Thin Film Transistor : TFT) 및 그 제조방법에 관한 것으로, 기판(52)상에 활성층(54)을 형성하는 공정과; 상기 활성층(54)상에 게이트절연막(56a)을 형성하고, 그 게이트절연막(56a)상에 일측면으로부터 안쪽으로 확장된 개구부(58b)를 가지는 게이트전극(58a)을 형성하는 공정과; 상기 게이트전극(58a)의 측면에 절연측벽(60)을 형성하는 공정과; 그리고, 상기 게이트전극(58a) 양측의 상기 활성층(54)내에 불순물영역들(54a)(54b)을 형성하는 공정을 포함하여 본발명의 박막트랜지스터를 제조하여, 상기 개구부(58b)에 충진된 절연측벽(60)에 대응하는 상기 활성층(54)내에 오프셋영역(54d)이 형성되도록 한다.

Description

박막트랜지스터 및 그 제조방법
본 발명은 박막트랜지스터(Thin Film Transistor : TFT) 및 그 제조방법에 관한 것으로, 특히 온/오프(ON/OFF) 전류비 (current ratio)가 증가하도록 개선된 박막트랜지스터 및 그 제조방법에 관한 것이다.
도 1은 게이트가 실리콘층의 상부에 형성된 탑 게이트(top gate)형 다결정실리콘(Polycrystalline-silicon) 박막트랜지스터의 종단면을 나타내는 것으로, 그 제조 방법은 다음과 같다.
먼저, 기판(11)상에 절연층인 제 1산화막(12)을 형성하고, 그 제 1산화막(12) 위에 화학적기상증착(CVD)법을 이용하여 폴리실리콘층(13)을 형성한 다음, 그 폴리실리콘층(13) 위에 다시 절연층인 제 2산화막(14)을 형성한다. 이어, 마스크(미도시)를 이용하여 소오스/드레인이 형성될 부분의 상기 폴리실리콘층(13)의 표면이 노출되도록 상기 제 2산화막(14)을 선택적으로 식각하고, 그 제 2산화막(14) 상에 게이트전극(15)을 형성한 뒤, 표면이 노출된 폴리실리콘층(13)내에 붕소(B)나 인(P) 이온 등의 불순물을 주입하여 소오스/드레인영역(16)(17)을 을 형성한다. 이어, 상기 소오스/드레인영역(16)(17)에 각각 전기적으로 콘택되는 소오스/드레인전극(18)(19)을 형성하므로써 종래 박막트랜지스트의 제조 공정을 종료한다.
도 1에 도시된 박막트랜지스터는, 상기 게이트전극(15)에 문턱전압(Threshold Voltage)보다 높은 전압이 인가된 상태에서 드레인전극(17)의 전압을 소오스전극(16)의 전압보다 높게 인가해주면, 전자가 소오스(16)로부터 채널영역을 거쳐 드레인(17)으로 흘러들어가게 되어 구동전류가 흐르도록 동작된다. 그러나, 도 1의 박막트랜지스터는 게이트에 전압을 인가하여 채널이 형성될때 폴리실리콘 내부의 그레인 바운더리(grain boundary)에 의해 형성된 전위장벽에 의해 캐리어(carrier)들의 이동도가 저하된다. 따라서, 턴온(turn-on)시 그 전위장벽에 의해 구동전류가 크게 감소하게 되고, 그 결함들로인해 드레인 전류의 온/오프 전류비를 감소시키는 변칙적인 누설 전류를 가지는 단점 을 가지게 된다.
따라서, 오프셋(Offset)영역을 구비하여 변칙적인 누설 전류를 감소시킴으로써 온/오프 전류비를 증대시는 박막트랜지스터가 IEEE Electron Device Letters VOL 9. No1, January 1988(명칭 : Characteristics of offset structure polycrystaline silicon...)에 개재되어 있는바, 도 2를 참조하여 그 제조 공정을 설명하면 다음과 같다.
먼저, 기판(21)위에 LPCVD(lower pressure chemical vapor deposition)에 의해 폴리실리콘막(22)을 증착하고, 저농도 인(P)이온을 정의된 오프셋영역(23a)(23b)내에 주입하고, 고농도 인(P)이온을 정의된 소오스/드레인영역(24a)(24b)내에 주입한다. 그 주입된 불순물의 활성화를 위하여 약 900℃에서 열처리를 수행하고, 상기 폴리실리콘층(22)위에 SiN과 같은 게이트절연막(25)을 증착한다. 상기 게이트절연막(25)에 콘택홀을 뚫고, 그 위에 알루미늄층을 증착한 후, 그 알루미늄층을 식각하여 게이트전극(26), 소오스전극(27), 및 드레인전극(28)을 형성한다. 상기 오프셋 길이 Ls는 3내지 7로 다양하게 형성된다.
그런데, 도 2의 박막트랜지스터는 오프셋영역(23a)(23b)에 의해 온/오프 전류비가 도 1과 같은 종래의 박막트랜지스터보다 증가하기는 하지만, 소오스영역(24a) 측에 있는 오프셋영역(23a)으로 인해 온(ON)시의 전류가 감소하는 단점이 있기 때문에, 그 소오스영역(24a) 측의 오프셋영역(23a)을 없앤 트랜지스터의 구조도 현재 제안된 상태이다. 그러나, 상기 박막트랜지스터들은 소오스/드레인영역 및 오프셋영역을 정의하기 위해 별도의 마스크를 필요로하기 때문에 공정이 복잡해지는 단점이 있었다.
본 발명은 상기 종래 박막트랜지스터의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 온/오프(ON/OFF) 전류비(current ratio)를 증가시키고, 오프셋영역을 형성하기 위한 별도의 마스크를 배제하여 공정을 단순화하도록 된 박막트랜지스터 및 그 제조방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터는, 기판과; 상기 기판상에 형성된 활성층과; 상기 활성층 및 기판상에 형성되며, 일측면으로부터 안쪽으로 확장된 개구부를 갖는 게이트전극과; 상기 개구부에 대응하는 상기 활성층내에 형성된 오프셋영역과; 상기 게이트전극 양측의 상기 활성층내에 형성된 불순물영역들을 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터의 제조방법은, 기판상에 활성층을 형성하는 공정과; 상기 활성층상에 게이트절연막을 형성하고, 그 게이트절연막상에 일측면으로부터 안쪽으로 확장된 개구부를 가지는 게이트전극을 형성하는 공정과; 상기 게이트전극의 측면에 측벽을 형성하는 공정과; 그리고, 상기 게이트전극 양측의 상기 활성층내에 불순물영역들을 형성하는 공정을 포함하여 구성된다.
도 1 은 종래 탑 게이트(top gate)형 다결정실리콘(Polycrystalline-silicon) 박막트랜지스터의 종단면도.
도 2 는 오프셋(Offset)영역을 가진 종래 박막트랜지스터의 종단면도.
도 3 은 본 발명에 따른 박막트랜지스터의 평면도.
도 4 는 도 3의 a-a 단면도.
도 5 는 도 3의 b-b 단면도.
도 6a 내지 도 6e는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 순차적인 종단면도.
도 7 은 도 6c의 평면도.
도 8 은 도 6d의 평면도.
(도면의주요부분에대한부호의설명)
31,52 ; 기판 32,54 ; 활성층
32a,54a ; 소오스영역 32b,54b ; 드레인영역
32c,54c ; 채널영역 32d,54d ; 오프셋영역
33,56a ; 게이트절연막 34,58a ; 게이트전극
34a,58b ; 개구부 35,60 ; 절연측벽
이하, 첨부도면을 참조하여 본 발명의 일실시예에 따른 박막트랜지스터 및 그 제조방법에 대하여 상세히 설명하기로 한다.
먼저, 본 발명의 일실시예에 따른 박막트랜지스터를 설명하면 다음과 같다.
도 3, 도 4, 및 도 5에 도시된 바와 같이, 기판(31)이 있고, 그 기판(31)의 상면에 폴리실리콘으로된 활성층(32)이 형성되어 있다. 그 활성층(32)내의 양측으로는 소오스영역(32a)과 드레인영역(32b)이 되는 불순물영역들(32a)(32b)이 형성되어 있고, 그 소오스영역(32a)과 드레인영역(32b) 사이에는 채널영역(32c)이 형성되어 그 영역들(32a)(32b)을 분리하고 있으며, 오프셋영역(32d)은 상기 채널영역(32c)내에 상기 드레인영역(32b)으로부터 소오스영역(32a) 방향으로 일정길이(L) 만큼 형성되어 있다.
상기 채널영역(32c)과 기판(31)의 상면에는 옥사이드로된 게이트절연막(33)이 형성되어 있고, 상기 게이트절연막(33)의 상면에는 개구부(34a)를 가진 게이트전극(34)이 형성되어 있다. 상기 개구부(34a)는 상기 오프셋영역(32d)의 상부가 오프닝되도록 그 게이트전극(34)의 일측면으로부터 안쪽방향으로 확장 형성되어있다. 상기 게이트전극(34)의 측면에는 절연측벽(35)이 형성되어 있으며, 그 절연측벽(35)은 적어도 상기 개구부(34a)를 채워 상기 오프셋영역(32d)의 상부를 완전히 덮도록 형성되어있다. 상기 절연측벽(35)은 옥사이드(Oxide) 또는 나이트라이드(Nitride)로 되어 있으며, 그 절연측벽(35)에 의해 오프셋영역(32d)이 정의된다.
본 발명이 일실시예에 따른 박막트랜지스터의 제조방법을 설명하면 다음과 같다.
먼저, 도 6a와 같이 기판(52)상에 폴리실리콘으로된 활성층(54)을 형성한다. 상기 활성층(54)은 상기 기판(52)상에 화학기상증착(CVD)법으로 폴리실리콘층을 형성한 후, 그 폴리실리콘층을 페터닝하여 형성한다. 상기 기판(52)은 절연기판 또는 반도체물질상에 절연물질이 형성된 기판중 하나를 선택하여 사용한다.
다음, 도 6b와 같이, 상기 기판(52) 및 상기 활성층(54)상에 게이트절연막으로 사용되는 산화막(56)을 형성하고, 그 산화막(56)상에 게이트전극으로 사용되는 폴리실리콘층(58)을 형성한다. 상기 산화막(56)은 화학기상증착법으로 형성하거나 또는 상기 폴리실리콘으로된 활성층(54)을 열산화하여 형성한다. 열산화를 사용하여 산화막(56)을 형성하는 경우에는 그 산화막(56)이 활성층(54)위에만 형성되게 된다. 상기 폴리실리콘층(58)내에는 이온주입에 의해 불순물을 도핑시키므로써 그 폴리실리콘층(58)의 전도도를 향상시키도록 하고, 그 불순물로는 붕소(B), 비소(As), 인(P) 등이 사용된다.
이어 도 6c와 같이, 상기 산화막(56)과 폴리실리콘층(58)을 패터닝하여 그 산화막(56)으로된 게이트절연막(56a)과 그 폴리실리콘층(58)으로된 게이트전극(58a)을 형성한다. 상기 게이트전극(58a)은 도 7에 도시된 바와 같이 상기 활성층(54)의 양단부가 노출되도록 하고, 그 게이트전극(58a)의 일측부에서 안쪽으로 확장된 개구부(58b)를 갖도록 형성한다. 그 개구부(58b)는 상기 활성층(54)상에 형성되도록하여 그 활성층(54)의 일단부가 타단부보다 더많이 노출되도록 한다. 상기 개구부(58b)를 갖는 게이트전극(58a)은 게이트용 마스크를 이용한 포토리소스라피 공정을 통하여 형성하되, 그 게이트용 마스크의 패턴이 도 7과 같이 개구부(58b)를 갖는 게이트전극(58a)의 모양과 동일하게 형성된 마스크를 사용하도록 한다.
이어, 도 6d 및 도 8에 도시된 바와 같이, 도 6c에 도시된 전체 구조상에 절연막을 형성한 후, 그 절연막을 이방성식각하여 상기 게이트전극(58a)의 측면에 절연막 측벽(60)을 형성한다. 상기 측벽(60)은 상기 개구부(58b)를 충분히 채우도록 형성하여, 그 개구부(58b)에 충진된 측벽(60) 부분의 길이(L1)가 그외 부분의 측벽(60) 길이(L2)보다 더 길게 형성되도록 한다. 상기 절연막은 옥사이드(Oxide)막 또는 질화(Nitride)막 중 하나를 선택하여 사용한다.
이어, 도 6e와 같이, 상기 게이트전극(58a) 및 절연 측벽(60)을 마스크로 이용하여 상기 활성층(54)내에 이온을 주입하고 열처리를 실시하여 소오스영역(54a)과 드레인영역(54b)이 되는 불순물영역들(54a)(54b)을 형성한다. 상기 이온 주입시 사용하는 불순물은 붕소(B), 비소(As) 및 인(P) 중 하나를 사용하거나 서로를 조합하여 사용할 수 있다. 상기 이온주입의 방향은 일반적으로 기판(52)에 대하여 수직 방향이지만, 만일 상기 개구부(58b)에 충진된 측벽(58a)의 길이(L1)가 사용자가 원하는 적절한 오프셋영역(54d)의 길이(L4)보다 길어진다면, 경사이온주입을 사용하여 상기 개구부(58b)에 충진된 측벽(58a) 아래의 활성층(54)까지 상기 길이 L1에서 L4를 뺀 L3의 길이만큼 이온이 침투(Drive-in)되도록 한다. 상기 경사이온주입방법은 수직이온주입방법보다 상기 오프셋영역(54d)의 길이를 줄일 수 있다. 또한, 상기 경사이온주입 또는 열처리공정시 불순물의 침투길이 L3는 L2≤L3L1가 되도록 한다. 따라서, 개구부(58b)에 충진된 측벽(58a)부의 길이 L1에서 불순물의 침투길이 L3를 뺀 길이를 L4라 하면 그 L4의 길이 만큼 상기 드레인영역(54b)과 채널영역(54c) 사이에 오프셋영역(54d)이 형성된다.
이상 상세히 설명한 바와 같이, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 의하면, 드레인측에 형성된 오프셋영역으로 인해 오프전류를 감소시키기 때문에 온/오프 전류비를 증가시키고, 오프셋을 형성하기 위한 별도의 마스크가 불필요하기 때문에 공정을 단순화시키는 효과가 있다.

Claims (4)

  1. 기판(31)과;
    상기 기판(31)상에 형성된 활성층(32)과;
    상기 활성층(32) 및 기판(31)상에 형성되며, 일측면으로부터 안쪽으로 확장된 개구부를 갖는 게이트전극(34)과;
    상기 개구부에 대응하는 상기 활성층(32)내에 형성된 오프셋영역(32d)과;
    상기 게이트전극(34) 양측의 상기 활성층(32)내에 형성된 불순물영역들(32a)(32b)을 포함하여 구성된 박막트랜지스터.
  2. 제 1항에 있어서, 상기 게이트전극(34)의 측면에 상기 개구부에 충진되고 상기 오프셋영역(32d)의 상면 전체를 덮고 있는 측벽(35)이 형성된 박막트랜지스터.
  3. 기판(52)상에 활성층(54)을 형성하는 공정과;
    상기 활성층(54)상에 게이트절연막(56a)을 형성하고, 그 게이트절연막(56a)상에 일측면으로부터 안쪽으로 확장된 개구부(58b)를 가지는 게이트전극(58a)을 형성하는 공정과;
    상기 게이트전극(58a)의 측면에 적어도 상기 개구부(58b)를 충진하는 측벽(60)을 형성하는 공정과; 그리고
    상기 게이트전극(58a) 양측의 상기 활성층(54)내에 불순물영역들(54a)(54b)을 형성하는 공정을 포함하여 구성된 박막트랜지스터의 제조방법.
  4. 제 3항에 있어서, 상기 불순물영역들(54a)(54b)은 경사이온주입법을 사용하여 형성하는 박막트랜지스터의 제조방법.
KR1019970017387A 1997-05-07 1997-05-07 박막트랜지스터 및 그 제조방법 KR100244467B1 (ko)

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