KR100351447B1 - 트렌치형 게이트전극 구조의 트랜지스터 및 그 제조방법 - Google Patents
트렌치형 게이트전극 구조의 트랜지스터 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 트렌치형 게이트전극 구조의 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 그 제조 방법은 질화막 패턴을 이용하여 기판내에 LDD 영역을 형성하고, 그 질화막 패턴 측면에 서로 이격된 스페이서를 형성한 후에, 그 스페이서에 의해 노출된 기판에 트렌치를 형성하고, 산화 공정을 실시하여 요(凹)홈 형태의 게이트산화막을 형성한 후에 질화막 패턴을 제거하고, 그 스페이서 사이의 홈에 게이트전극을 형성한 후에, 스페이서와 필드 산화막 사이의 기판 내에 소오스/드레인 영역을 형성한다. 이에 따라, 본 발명은 트렌치형 게이트전극 구조에 의해 유효 채널 길이가 증가되어 고집적 반도체소자의 트랜지스터 특성을 향상시킨다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 반도체소자의 고집적화에 따른 유효 채널 길이를 증가시킬 수 있는 트렌치형 게이트전극 구조의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 1㎛ 이하로 이르게 되었다. 이로 인해 트랜지스터 내에는 핫 캐리어(Hot Carrier) 현상이 발생하게 되는데, 이 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이때 발생된 정공들이 기판 방향으로 빠져나가게 된다. 반면에, 전자는 게이트산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.
즉, 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역이 짧아지지만 공급전원전압이 변함없이 일정하기 때문에 반도체기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소오스영역과 드레인영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.
상기 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있는데, 이는 게이트전극을 사이에 두고 기판내에 있는 소오스/드레인영역의 이온주입농도가 게이트전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(Graded Junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.
그러나, 반도체소자의 고집적화 추세에 의해 계속적으로 채널길이가 짧아지기 때문에 상술한 LDD 구조의 트랜지스터 역시 쇼트 채널 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지에서 드레인 사이에 고전기장이 인가되어 핫-캐리어 현상을 발생하여 트랜지스터의 성능을 열화시킨다.
또한, 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되어 펀치쓰루(punchthrough) 효과를 유발하기 쉬어 이를 방지하기 위한 이온주입 공정이 많아지는 번거러움 있으며, 채널 길이 및 그 농도조절이 정확하지 않을 경우 문턱 전압의 조절하기 어렵다는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 기판상부의 스페이서 사이에 트랜지스터 게이트 전극 하부면이 기판 내부에 매립되고 그 게이트전극의 측면과 하부면에 요(凹) 홈 형태로 이루어진 게이트산화막을 가지고 있는 트랜지스터 구조에 의해 유효 채널 길이를 증가시켜서 고집적 반도체소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트전극 구조의 트랜지스터 및 그 제조 방법을 제공하는데 있다.
도 1 내지 도 7은 본 발명에 따른 트렌치형 게이트전극 구조의 트랜지스터의 제조 과정을 나타낸 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘기판 12 : 필드 산화막
14 : 질화막 18' : LDD 영역
20 : 스페이서 21 : 트렌치
22 : 게이트산화막 24 : 공핍 장벽영역
26 : 게이트전극 28a,28b : 살리사이드막
30 : 소오스/드레인 영역 32 : IPO막
34 : BPSG막 36 : 콘택전극
상기 목적을 달성하기 위하여 본 발명은 게이트산화막, 게이트전극 및 소오스/드레인 영역을 갖는 트랜지스터 구조에 있어서, 필드 산화막이 형성된 반도체기판의 활성 영역에 요홈구조로 형성된 게이트산화막과, 게이트산화막의 홈에 형성된 게이트전극과, 게이트산화막의 수직면에 접하면서 상호 이격되며 게이트전극 상부보다 높은 스페이서와, 스페이서 하부에 형성된 LDD 영역과, 스페이서와 필드 산화막 사이에 드러난 기판 내에 형성된 소오스/드레인 영역을 구비하는 것을 특징으로 한다.
본 발명의 트랜지스터에 있어서, 상기 스페이서 사이의 게이트전극 상부면과 소오스/드레인 영역 상부면에는 금속 살리사이드막이 더 구비되고, 상기 게이트산화막 하부의 기판내에는 기판 농도를 증가시킨 공핍 장벽영역이 더 구비되는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명은 게이트산화막, 게이트전극 및 소오스/드레인 영역을 갖는 트랜지스터 제조 방법에 있어서, 필드 산화막이 형성된 반도체기판 전면에 절연막을 증착하고, 절연막을 선택 식각하는 단계와, 절연막 패턴에 의해 드러난 기판 내에 제 1도전형 불순물을 저농도로 이온 주입하는 단계와, 절연막 패턴의 내측벽에 스페이서를 형성하는 단계와, 스페이서에 의해 드러난 불순물 영역내에 트렌치를 형성하여 트렌치 생성에 의해 서로 분리된 스페이서 하부에 저농도 불순물이 주입된 LDD 영역을 형성하는 단계와, 트렌치가 형성된 구조물에 스페이서, LDD 영역, 및 기판 표면과 접하는 게이트산화막을 형성하는 단계와, 기판에 제 2도전형 불순물을 이온주입하여 게이트 산화막 하부 근방의 기판 내에 공핍 장벽영역을 형성하는 단계와, 절연막 패턴을 선택적으로 제거하는 단계와, 스페이서 사이의 게이트산화막 상부에 도전층을 매립하여 게이트전극을 형성하는 단계와, 이후 소오스/드레인이 형성될 기판 표면과 게이트전극 상부에 금속 살리사이드막을 형성하는 단계와, 기판에 제 1도전형 불순물을 고농도로 이온주입하여 스페이서와 필드 산화막 사이의 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1 내지 도 7은 본 발명에 따른 트랜지스터의 제조 과정을 나타낸 공정 순서도이다.
우선, 도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)의 활성 영역 및 소자분리 영역을 정의하는 필드 산화막(12)을 형성하고, 기판 전면에 절연막으로서 실리콘질화막(14)을 증착한 후에 사진 및 식각 공정을 진행하여 질화막(14)을 패터닝한다. 이로 인해, 기판 표면이 드러난 개구부(16)에 제 1도전형 불순물로서, P(phosphorus)를 저농도로 이온주입하여 n- 불순물 주입 영역(18)을 형성한다.
그 다음, 도 2에 도시된 바와 같이, 상기 결과물에 실리콘산화막을 증착하고, 이를 건식식각하여 실리콘질화막 패턴(14)의 내측벽에 스페이서(20)를 형성한다. 그 다음, 스페이서에 의해 드러난 불순물 영역(18)내에 소정 깊이의 트렌치(21)를 형성한다. 그러면, 트렌치(21) 생성에 의해 스페이서(20) 하부에 n- 불순물 주입 영역(18)이 서로 분리되어 트랜지스터의 LDD 영역(18')이 정의된다.
그 다음, 도 3에 도시된 바와 같이, 상기 트렌치(21)가 형성된 구조물에 스페이서(20), LDD 영역(18'), 및 기판 표면과 접하는 게이트산화막(22)을 형성한다. 그리고, 기판에 제 2도전형 불순물로서, p형 불순물인 B(Boron)를 이온주입하여 게이트산화막(22) 하부 근방의 기판내에 기판 농도를 증가시킨 공핍 장벽영역(24)을 형성한다.
이어서, 도 4에 도시된 바와 같이, 상기 실리콘 질화막패턴(14)을 선택적으로 제거한 후에, 상기 결과물에 도전층으로서 도프트 폴리실리콘을 증착한 후에 블랭켓(blanket) 식각 공정을 진행하여 스페이서(20) 사이의 게이트산화막(22) 상부에만 선택적으로 도프트 폴리실리콘이 매립된 게이트전극(26)을 형성한다.
그 다음, 도 5에 도시된 바와 같이, 살리사이드(salicide) 공정을 실시하여상기 기판전면에 금속으로서 텅스텐을 증착하고, 실리콘과 반응하지 않는 텅스텐만을 선택적으로 제거함으로써, 이후 소오스/드레인이 형성될 기판 표면과 게이트전극(26) 상부면에 텅스텐 살리사이드막(28a, 28b)을 형성한다.
이어서, 도 6에 도시된 바와 같이, 소오스/드레인 마스크를 이용한 사진 및 이온 주입 공정을 실시하여 기판(10)에 제 1도전형 불순물로서 P를 고농도로 이온주입한다. 이로 인해, 스페이서(20)와 필드 산화막(12) 사이의 기판 내에 소오스/드레인 영역(30)이 형성되어 본 발명에 따른 트랜지스터가 완성된다.
계속해서, 도 7에 도시된 바와 같이, 상기 구조물 상부에 층간 절연물로서 IPO(Inter Poly Oxide)(32)를 증착하고, 그 위에 BPSG(Boro Phospho Silicate Glass)(34)를 증착하여 층간 절연막을 형성한다. 그리고, 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 층간 절연막내에 소오스/드레인(30) 부위의 살리사이드막(28b)이 노출되는 콘택홀을 형성한다. 그 다음, 도전물질로서, 도프트 폴리실리콘을 상기 콘택홀내에 매립하여 콘택전극(36)을 형성한다.
그러면, 본 발명에 따른 트렌치형 게이트전극 구조의 트랜지스터는 필드 산화막(12)이 형성된 기판의 활성 영역상부에 첨점을 갖으며 서로 이격된 스페이서막(20)과, 상기 스페이서막(20) 사이의 기판에 요(凹) 홈 구조로 형성된 게이트산화막(22)과, 게이트산화막(22)의 홈에 형성되며 스페이서막(20) 두께보다 낮은 게이트전극(26)과, 스페이서(20) 하부의 기판내에 형성된 LDD 영역(18')과, 게이트산화막(22) 하부의 기판내에 기판 농도를 증가시킨 공핍 장벽영역(24)과, 스페이서(20)와 필드 산화막(12) 사이에 드러난 기판(10) 내에 형성된 소오스/드레인 영역(30)과, 게이트전극(26) 상부면과 소오스/드레인 영역(30) 상부면에 형성된 금속 살리사이드막(28a,28b)으로 구성된다.
이에 따라, 본 발명은 질화막 패턴(14)을 이용하여 통상적으로 게이트전극 측벽에 위치하는 절연성의 스페이서(20)를 먼저 형성한 후에, 그 스페이서(20)에 의해 노출된 기판에 트렌치를 형성하고 산화 공정을 실시하여 요(凹) 홈 형태의 게이트산화막(22)을 형성하고, 스페이서(20) 사이의 홈에 게이트전극(26)을 형성한 후에, 소오스/드레인 이온 주입 공정을 실시한다. 따라서, 도 7에 도시된 바와 같이, 유효 채널 길이(lc)가 증가된다.
또한, 본 발명은 게이트전극(26)보다 높은 스페이서(20)에 의해 게이트전극(26)과 콘택전극(36) 사이의 전기절연이 증가되고, 게이트전극(26) 및 소오스/드레인 영역 상부에 실리사이드막을 형성함으로써 콘택 저항을 줄일 수 있다.
상술한 바와 같이 본 발명은, 스페이서 사이의 트렌치 내에 요(凹) 홈 형태로 이루어진 게이트산화막과, 그 게이트 산화막의 홈 내에 형성된 게이트전극 구조에 의해 트랜지스터의 유효 채널 길이가 증가고, 게이트전극에 비해 높은 스페이서에 의해 게이트전극과 콘택전극 사이의 전기절연이 증가되어 고집적 반도체소자의 전기적 특성을 향상시킬 수 있다.
그리고, 본 발명은 실리사이드 공정을 추가 실시할 경우 콘택 전극의 저항을 크게 줄일 수 있고, 게이트 산화막 하부의 기판 내에 기판 농도를 증가시킨 공핍 장벽 영역을 추가 형성할 경우 펀치쓰루 효과를 개선할 수 있다.
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- 게이트산화막, 게이트전극 및 소오스/드레인 영역을 갖는 트랜지스터 제조 방법에 있어서,필드 산화막이 형성된 반도체기판 전면에 절연막을 증착하고, 상기 절연막을 선택 식각하는 단계;상기 절연막 패턴에 의해 드러난 기판 내에 제 1도전형 불순물을 저농도로 이온 주입하는 단계;상기 절연막 패턴의 내측벽에 스페이서를 형성하는 단계;상기 스페이서에 의해 드러난 불순물 영역내에 트렌치를 형성하여 트렌치 생성에 의해 서로 분리된 스페이서 하부에 저농도 불순물이 주입된 LDD 영역을 형성하는 단계;상기 트렌치가 형성된 구조물에 스페이서, LDD 영역, 및 기판 표면과 접하는 게이트산화막을 형성하는 단계;상기 기판에 제 2도전형 불순물을 이온주입하여 게이트 산화막 하부 근방의 기판 내에 공핍 장벽영역을 형성하는 단계;상기 절연막 패턴을 선택적으로 제거하는 단계;상기 스페이서 사이의 게이트산화막 상부에 도전층을 매립하여 게이트전극을 형성하는 단계;이후 소오스/드레인이 형성될 기판 표면과 상기 게이트전극 상부에 금속 살리사이드막을 형성하는 단계; 및상기 기판에 제 1도전형 불순물을 고농도로 이온주입하여 스페이서와 필드 산화막 사이의 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 트렌치형 게이트전극 구조의 트랜지스터 제조 방법.
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