JP2668141B2 - Ｍｉｓ型ｆｅｔ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はMIS（金属・絶縁体・半導体）型FET（電界
効果トランジスタ）に関し、特に、ソースとドレインと
の間のチャンネルが短い微小なMIS型FETに関するもので
ある。
効果トランジスタ）に関し、特に、ソースとドレインと
の間のチャンネルが短い微小なMIS型FETに関するもので
ある。
［従来の技術］ まず、第４図の概略的な断面図を参照して、FETにお
けるパンチスルー現象を説明する。この図において、第
１導電型の半導体基板１上に形成された第２導電型のソ
ース10aとドレイン10bの間に印加される電圧が高められ
るとき、空乏層15aと15bの幅が広がる。特に、ゲート電
極８の電圧の作用が及ばない深いところにおいて、空乏
層15aと15bの広がりが大きくなる。そして、チャンネル
層９より深いところでドレイン側の空乏層15bとソース
側の空乏層15aがつながれば、それらの空乏層を通し
て、矢印で示したようにキャリアがソース10aからドレ
イン10bに流れてしまう。このように、パンチスルー現
象とは、チャンネル層９より深いところで、ゲート電極
８によって制御され得ないキャリアがソース10aからド
レイン10bに流れてしまうことをいう。
けるパンチスルー現象を説明する。この図において、第
１導電型の半導体基板１上に形成された第２導電型のソ
ース10aとドレイン10bの間に印加される電圧が高められ
るとき、空乏層15aと15bの幅が広がる。特に、ゲート電
極８の電圧の作用が及ばない深いところにおいて、空乏
層15aと15bの広がりが大きくなる。そして、チャンネル
層９より深いところでドレイン側の空乏層15bとソース
側の空乏層15aがつながれば、それらの空乏層を通し
て、矢印で示したようにキャリアがソース10aからドレ
イン10bに流れてしまう。このように、パンチスルー現
象とは、チャンネル層９より深いところで、ゲート電極
８によって制御され得ないキャリアがソース10aからド
レイン10bに流れてしまうことをいう。
通常、ソース10aやドレイン10bは約1020cm-3の高い不
純物濃度を有し、基板１は約1015cm-3の低い不純物濃度
を有している。したがって、空乏層はソースやドレイン
の境界近傍の基板側において大きく広がることになる。
純物濃度を有し、基板１は約1015cm-3の低い不純物濃度
を有している。したがって、空乏層はソースやドレイン
の境界近傍の基板側において大きく広がることになる。
第４図からわかるように、チャンネル９の長さが短く
てソース10aとドレイン10bが互いに近いとき、パンチス
ルー現象が生じやすくなる。すなわち、短いチャンネル
を有する微小なFETほどパンチスルー現象を生じやすい
ことになる。しかし、半導体集積回路装置の集積度を高
めるために、FETをさらに微小にすることが求められて
いる。そこで、特に２μｍ以下の長さのチャンネルを有
する微小なFETは、基板上に形成されていて基板より高
い不純物濃度を有するウェル内に形成される。ウェル内
の高い不純物濃度はソースドレインの界面近傍における
空乏層の幅を小さくするように作用し、それによってパ
ンチスルー現象が抑制されるのである。
てソース10aとドレイン10bが互いに近いとき、パンチス
ルー現象が生じやすくなる。すなわち、短いチャンネル
を有する微小なFETほどパンチスルー現象を生じやすい
ことになる。しかし、半導体集積回路装置の集積度を高
めるために、FETをさらに微小にすることが求められて
いる。そこで、特に２μｍ以下の長さのチャンネルを有
する微小なFETは、基板上に形成されていて基板より高
い不純物濃度を有するウェル内に形成される。ウェル内
の高い不純物濃度はソースドレインの界面近傍における
空乏層の幅を小さくするように作用し、それによってパ
ンチスルー現象が抑制されるのである。
第5A図ないし第5G図は、先行技術による微小なFETの
製造方法の一例を説明する概略的な断面図である。
製造方法の一例を説明する概略的な断面図である。
第5A図を参照して、シリコン基板１の一主面上に熱酸
化によって酸化膜２が形成される。酸化膜２上には、CV
D（化学的気相析出）法によって窒化膜３が形成され
る。そして、窒化膜３と酸化膜２を貫通して不純物イオ
ンを注入することによって、ウェルを形成するための第
１導電型の不純物層11を形成する。
化によって酸化膜２が形成される。酸化膜２上には、CV
D（化学的気相析出）法によって窒化膜３が形成され
る。そして、窒化膜３と酸化膜２を貫通して不純物イオ
ンを注入することによって、ウェルを形成するための第
１導電型の不純物層11を形成する。
第5B図を参照して、1180℃の高温で６時間以上の熱処
理によって、不純物層11内の不純物が拡散によって４−
５μｍの深さまでドライブされ、それによって、基板１
より高い不純物濃度を有するウェル11aが形成される。
理によって、不純物層11内の不純物が拡散によって４−
５μｍの深さまでドライブされ、それによって、基板１
より高い不純物濃度を有するウェル11aが形成される。
第5C図を参照して、レジストマスク４を用いて窒化膜
３がパターニングされて窒化膜パターン3aが形成され、
酸化膜２の部分的領域が露出される。酸化膜２の露出さ
れた部分的領域を貫通してさらに不純物イオンが注入さ
れ、第１導電型の高濃度不純物領域12が形成される。
３がパターニングされて窒化膜パターン3aが形成され、
酸化膜２の部分的領域が露出される。酸化膜２の露出さ
れた部分的領域を貫通してさらに不純物イオンが注入さ
れ、第１導電型の高濃度不純物領域12が形成される。
第5D図を参照して、レジストマスク４を除去した後
に、窒化膜パターン3aをマスクとして用いながら熱酸化
することにより、フィールド酸化膜2aを形成する。その
後、窒化膜パターン3aはその下の酸化膜２とともに除去
される。フィールド酸化膜2a下に残存している高濃度不
純物領域12aは、フィールド酸化膜2a下の寄生的なチャ
ンネルをカットするように働く。
に、窒化膜パターン3aをマスクとして用いながら熱酸化
することにより、フィールド酸化膜2aを形成する。その
後、窒化膜パターン3aはその下の酸化膜２とともに除去
される。フィールド酸化膜2a下に残存している高濃度不
純物領域12aは、フィールド酸化膜2a下の寄生的なチャ
ンネルをカットするように働く。
第5E図を参照して、低エネルギで不純物をイオン注入
することによって、ウェル11aの表面近くに第１導電型
のチャンネルドープ層７が形成される。チャンネルドー
プ層７は、FETのしきい値電圧を制御するために設けら
れる。その後、ウェル11aの表面上に熱酸化によってゲ
ート酸化膜13が形成される。
することによって、ウェル11aの表面近くに第１導電型
のチャンネルドープ層７が形成される。チャンネルドー
プ層７は、FETのしきい値電圧を制御するために設けら
れる。その後、ウェル11aの表面上に熱酸化によってゲ
ート酸化膜13が形成される。
第5F図を参照して、ゲート酸化膜13上に導電体層をCV
D法または真空蒸着法などによって堆積し、その導電体
層をパターニングすることによってゲート電極８が形成
される。
D法または真空蒸着法などによって堆積し、その導電体
層をパターニングすることによってゲート電極８が形成
される。
第5G図を参照して、ゲート電極８およびフィールド酸
化膜2aをマスクとして不純物がイオン注入され、第２導
電型のソース・ドレイン領域10が形成される。こうし
て、ウェル11a内に微小なMISFETが形成される。
化膜2aをマスクとして不純物がイオン注入され、第２導
電型のソース・ドレイン領域10が形成される。こうし
て、ウェル11a内に微小なMISFETが形成される。
第6A図を参照して、第5G図中の線6A−6Aに沿った断面
におけるシリコン基板１中の不純物濃度分布が示されて
いる。横軸は基板１の表面からの深さ（μｍ）を表わ
し、縦軸は不純物濃度（cm-3）を表わしている。基板１
の表面近くで矢印７で示された濃度ピークは、チャンネ
ルドープ層７内の不純物濃度分布を表わしている。矢印
11aで示された領域は、ウェル11a内の不純物濃度分布を
表わしている。そして、矢印１で示された領域は、基板
１自体の不純物濃度を表わしている。
におけるシリコン基板１中の不純物濃度分布が示されて
いる。横軸は基板１の表面からの深さ（μｍ）を表わ
し、縦軸は不純物濃度（cm-3）を表わしている。基板１
の表面近くで矢印７で示された濃度ピークは、チャンネ
ルドープ層７内の不純物濃度分布を表わしている。矢印
11aで示された領域は、ウェル11a内の不純物濃度分布を
表わしている。そして、矢印１で示された領域は、基板
１自体の不純物濃度を表わしている。
第6B図は第6A図と類似しているが、第5G図中の線6B−
6Bに沿った断面における不純物濃度分布を示している。
矢印2aで示された直線はフィールド酸化膜2aの底面を表
わしている。フィールド酸化膜2aの底面に接していて矢
印12aで示された濃度ピークは、チャンネルカット領域1
2a中の不純物濃度分布を表わしている。
6Bに沿った断面における不純物濃度分布を示している。
矢印2aで示された直線はフィールド酸化膜2aの底面を表
わしている。フィールド酸化膜2aの底面に接していて矢
印12aで示された濃度ピークは、チャンネルカット領域1
2a中の不純物濃度分布を表わしている。
第７図を参照して、シリコン内のキャリアの移動度に
対する不純物濃度の影響が示されている。横軸は全不純
物濃度（cm-3）を表わし、縦軸は移動度（cm-2/v・se
c）を表わしている。曲線7Aは電子の移動度を表わし、
曲線7Bは正孔の移動度を表わしている。前述のように、
微小なFETにおいてパンチスルー現象を効果的に防止す
るためには、高い不純物濃度を有するウェルが好まし
い。しかし、第6A図からわかるように、ウェル11a内の
不純物濃度を高めれば、必然的にチャンネル層９内の不
純物濃度も増大することになる。その場合、第７図から
わかるように、チャンネル９内のキャリアの移動度が低
下し、FETの動作速度が低下することになる。特に、全
不純物濃度が1016より高くなれば、キャリアの移動度が
急激に低下するのである。
対する不純物濃度の影響が示されている。横軸は全不純
物濃度（cm-3）を表わし、縦軸は移動度（cm-2/v・se
c）を表わしている。曲線7Aは電子の移動度を表わし、
曲線7Bは正孔の移動度を表わしている。前述のように、
微小なFETにおいてパンチスルー現象を効果的に防止す
るためには、高い不純物濃度を有するウェルが好まし
い。しかし、第6A図からわかるように、ウェル11a内の
不純物濃度を高めれば、必然的にチャンネル層９内の不
純物濃度も増大することになる。その場合、第７図から
わかるように、チャンネル９内のキャリアの移動度が低
下し、FETの動作速度が低下することになる。特に、全
不純物濃度が1016より高くなれば、キャリアの移動度が
急激に低下するのである。
［発明が解決しようとする課題］ 以上のように、先行技術によるFETにおいては、FETを
微小化するためにはウェルの不純物濃度を高めなければ
ならず、ウェルの不純物濃度を高めればFETの動作速度
が低下するという課題があった。
微小化するためにはウェルの不純物濃度を高めなければ
ならず、ウェルの不純物濃度を高めればFETの動作速度
が低下するという課題があった。
このような先行技術の課題に鑑み、本発明の目的は、
パンチスルー現象が起こりにくくかつスイッチング速度
も速い微小なFETを提供することである。
パンチスルー現象が起こりにくくかつスイッチング速度
も速い微小なFETを提供することである。
［課題を解決するための手段］ 本発明の１つの態様によるMIS型FETは、半導体基板
と、その半導体基板に形成されたソース領域およびドレ
イン領域と、半導体基板上に絶縁層を介して形成された
ゲート電極とを備え、ソース領域とドレイン領域の間に
形成されたチャンネル領域の深さ方向における少なくと
も一部の層はチャンネル領域内のキャリアの高速移動を
可能にするために低い不純物濃度を有し、MIS型FETはさ
らに、半導体基板内においてソース領域およびドレイン
領域の底面より深い位置において分布させられた不純物
とを備え、その分布させられた不純物はチャンネル領域
の底面に近接する第１の不純物濃度ピークを含み、第１
の不純物濃度ピークはMIS型FETのしきい電圧を制御する
ように作用し、分布させられた不純物はさらに、第１の
不純物濃度ピークより深い位置において第２の不純物濃
度ピークを含み、第２の不純物濃度ピークはMIS型FETに
おけるパンチスルー現象を抑制するように作用すること
を特徴としている。
と、その半導体基板に形成されたソース領域およびドレ
イン領域と、半導体基板上に絶縁層を介して形成された
ゲート電極とを備え、ソース領域とドレイン領域の間に
形成されたチャンネル領域の深さ方向における少なくと
も一部の層はチャンネル領域内のキャリアの高速移動を
可能にするために低い不純物濃度を有し、MIS型FETはさ
らに、半導体基板内においてソース領域およびドレイン
領域の底面より深い位置において分布させられた不純物
とを備え、その分布させられた不純物はチャンネル領域
の底面に近接する第１の不純物濃度ピークを含み、第１
の不純物濃度ピークはMIS型FETのしきい電圧を制御する
ように作用し、分布させられた不純物はさらに、第１の
不純物濃度ピークより深い位置において第２の不純物濃
度ピークを含み、第２の不純物濃度ピークはMIS型FETに
おけるパンチスルー現象を抑制するように作用すること
を特徴としている。
［作用］ 本発明によるMIS型FETにおいては、チャンネル層の不
純物濃度を高めることなくイオン注入法でウェルの不純
物濃度を高めるので、パンチスルー現象が起こりにくく
かつスイッチング速度の速い微小なFETの提供を可能に
する。
純物濃度を高めることなくイオン注入法でウェルの不純
物濃度を高めるので、パンチスルー現象が起こりにくく
かつスイッチング速度の速い微小なFETの提供を可能に
する。
［実施例］ 第1A図ないし第1F図は、本発明の一実施例による微小
なFETの製造方法を説明する概略的な断面図である。
なFETの製造方法を説明する概略的な断面図である。
第1A図を参照して、第１導電型のシリコン基板１の一
主面上に熱酸化膜２が形成される。熱酸化膜２上にはCV
D法によって窒化膜が形成され、その窒化膜をレジスト
マスク４を用いてパターニングすることによって窒化膜
のパターン3aが形成される。
主面上に熱酸化膜２が形成される。熱酸化膜２上にはCV
D法によって窒化膜が形成され、その窒化膜をレジスト
マスク４を用いてパターニングすることによって窒化膜
のパターン3aが形成される。
第1B図を参照して、レジストマスク４を除去した後
に、窒化膜のパターン3aをマスクとして用いながら熱酸
化することによって、フィールド酸化膜2aが形成され
る。そして、その後に、窒化膜のパターン2aが除去され
る。
に、窒化膜のパターン3aをマスクとして用いながら熱酸
化することによって、フィールド酸化膜2aが形成され
る。そして、その後に、窒化膜のパターン2aが除去され
る。
第1C図を参照して、たとえば熱酸化膜２が300Å厚さ
でフィールド酸化膜2aが5000Å厚さの場合、200KeV以上
のレベルの高エネルギを用いて約２×1012cm-2のドーズ
量でシリコン基板１内に不純物をイオン注入し、それに
よって、第１導電型の第１の高不純物濃度層５が形成さ
れる。さらに、より高いレベルのエネルギを用いて、よ
り高い約１×1013cm-2のドーズ量で不純物をイオン注入
し、それによって、第１の高不純物濃度層５の下に不純
物濃度がさらに高い第１導電型の第２高不純物濃度層６
を形成する。これらの第１と第２の高不純物濃度層5,6
が高不純物濃度のウェルを構成することになる。
でフィールド酸化膜2aが5000Å厚さの場合、200KeV以上
のレベルの高エネルギを用いて約２×1012cm-2のドーズ
量でシリコン基板１内に不純物をイオン注入し、それに
よって、第１導電型の第１の高不純物濃度層５が形成さ
れる。さらに、より高いレベルのエネルギを用いて、よ
り高い約１×1013cm-2のドーズ量で不純物をイオン注入
し、それによって、第１の高不純物濃度層５の下に不純
物濃度がさらに高い第１導電型の第２高不純物濃度層６
を形成する。これらの第１と第２の高不純物濃度層5,6
が高不純物濃度のウェルを構成することになる。
第1D図を参照して、低いレベルのエネルギを用いて不
純物イオンが注入され、それによって、FETのしきい値
電圧を制御するための第１導電型のチャンネルドープ層
７を第１の高不純物濃度層５より浅い位置に形成する。
純物イオンが注入され、それによって、FETのしきい値
電圧を制御するための第１導電型のチャンネルドープ層
７を第１の高不純物濃度層５より浅い位置に形成する。
第1E図を参照して、熱酸化膜２を除去した後に、約10
0−200Å厚さを有するゲート酸化膜13が熱酸化によって
形成される。ゲート酸化膜13上には導電体層がCVD法ま
たは真空蒸着法などによって堆積され、その導体層をパ
ターニングすることによってゲート電極８が形成され
る。
0−200Å厚さを有するゲート酸化膜13が熱酸化によって
形成される。ゲート酸化膜13上には導電体層がCVD法ま
たは真空蒸着法などによって堆積され、その導体層をパ
ターニングすることによってゲート電極８が形成され
る。
第1F図を参照して、ゲート電極８およびフィールド酸
化膜2aをマスクとして不純物がイオン注入され、第２導
電型のソース・ドレイン領域10が形成される。こうし
て、微小MISFETが形成される。
化膜2aをマスクとして不純物がイオン注入され、第２導
電型のソース・ドレイン領域10が形成される。こうし
て、微小MISFETが形成される。
第2A図を参照して、第1F図中の線2A−2Aに沿った断面
における基板１中の不純物濃度分布が示されている。横
軸は基板１の表面からの深さ（μｍ）を表わし、縦軸は
不純物濃度（cm-3）を表わしている。最も浅いところで
矢印７で示された濃度ピークは、チャンネルドープ層７
内の不純物濃度分布を表わしている。チャンネルドープ
層７より深いところで矢印５によって示された第２の濃
度ピークは、第１高不純物濃度層５内の不純物濃度分布
を表わしている。この第１高濃度不純物層５は第6A図中
におけるウェル11a内の不純物濃度より高く、パンチス
ルー現象をより効果的に防止する。
における基板１中の不純物濃度分布が示されている。横
軸は基板１の表面からの深さ（μｍ）を表わし、縦軸は
不純物濃度（cm-3）を表わしている。最も浅いところで
矢印７で示された濃度ピークは、チャンネルドープ層７
内の不純物濃度分布を表わしている。チャンネルドープ
層７より深いところで矢印５によって示された第２の濃
度ピークは、第１高不純物濃度層５内の不純物濃度分布
を表わしている。この第１高濃度不純物層５は第6A図中
におけるウェル11a内の不純物濃度より高く、パンチス
ルー現象をより効果的に防止する。
第１高不純物濃度層５より深いところで矢印６によっ
て示された第３の濃度ピークは、第２高不純物層６内の
不純物濃度分布を表わしている。１つの基板上に同一の
導電形式のチャンネルを有するFETのみが形成される場
合には、この第２高不純物濃度層６を省略することがで
きる。しかし、同一基板上に異なる導電形式のチャンネ
ルを有するFETが形成される相補型のMISFET装置におい
ては、第２高不純物濃度層６はラッチアップ現象を防止
するように作用する。ラッチアップ現象は、S.M.Sze編
でMcGraw Hill Internatjonal Company出版の“VLSI
TECHNOLOGY"において詳細に述べられている。相補型M
ISFET装置においては、第１導電型の基板１は第２導電
型のチャンネルドープ層７と第１および第２の高不純物
濃度層5,6を形成する領域をも含み、その領域内には第
１導電型のソース・ドレイン10を有するFETが形成され
る。
て示された第３の濃度ピークは、第２高不純物層６内の
不純物濃度分布を表わしている。１つの基板上に同一の
導電形式のチャンネルを有するFETのみが形成される場
合には、この第２高不純物濃度層６を省略することがで
きる。しかし、同一基板上に異なる導電形式のチャンネ
ルを有するFETが形成される相補型のMISFET装置におい
ては、第２高不純物濃度層６はラッチアップ現象を防止
するように作用する。ラッチアップ現象は、S.M.Sze編
でMcGraw Hill Internatjonal Company出版の“VLSI
TECHNOLOGY"において詳細に述べられている。相補型M
ISFET装置においては、第１導電型の基板１は第２導電
型のチャンネルドープ層７と第１および第２の高不純物
濃度層5,6を形成する領域をも含み、その領域内には第
１導電型のソース・ドレイン10を有するFETが形成され
る。
第2B図は第2A図と類似しているが、第1F図中の線2B−
2Bに沿った断面における不純物濃度分布を示している。
矢印2aで示された直線は、フィールド酸化膜2aの底面を
表わしている。フィールド酸化膜2aの底面に接していて
矢印５で示された濃度ピークは、第１高不純物濃度層領
域５内の不純物濃度分布を表わしている。すなわち、第
１高不純物濃度領域５は、チャンネルカット領域として
の働きをも兼備えている。
2Bに沿った断面における不純物濃度分布を示している。
矢印2aで示された直線は、フィールド酸化膜2aの底面を
表わしている。フィールド酸化膜2aの底面に接していて
矢印５で示された濃度ピークは、第１高不純物濃度層領
域５内の不純物濃度分布を表わしている。すなわち、第
１高不純物濃度領域５は、チャンネルカット領域として
の働きをも兼備えている。
第3A図を参照して、ボロンイオンの加速エネルギのレ
ベルと注入されたボロンの濃度ピークの深さとの関係が
示されている。横軸は加速エネルギのレベル（MeV）を
表わし、縦軸は濃度ピークの深さ（μｍ）を表わしてい
る。曲線ＡはSiO2中に注入されたボロンを表わし、曲線
Ｂはシリコン中に注入されたボロンを表わしている。
ベルと注入されたボロンの濃度ピークの深さとの関係が
示されている。横軸は加速エネルギのレベル（MeV）を
表わし、縦軸は濃度ピークの深さ（μｍ）を表わしてい
る。曲線ＡはSiO2中に注入されたボロンを表わし、曲線
Ｂはシリコン中に注入されたボロンを表わしている。
第3B図は第3A図と類似しているが、曲線ＣはSiO2中に
イオン注入されたリンを表わしており、曲線Ｄはシリコ
ン中に注入されたリンを表わしている。
イオン注入されたリンを表わしており、曲線Ｄはシリコ
ン中に注入されたリンを表わしている。
第3A図や第3B図からわかるように、注入されたイオン
の濃度ピークの深さは加速エネルギのレベルによって制
御することができる。したがって、第1A図ないし第1F図
に示された実施例において、チャンネルドープ層７や第
１および第２の高不純物濃度層5,6は所望の深さに形成
し得ることが理解されよう。或る物質中に或るイオンを
注入する場合の加速電圧とイオン濃度ピークの深さとの
関係は比較的容易な実験によって定めることができる。
の濃度ピークの深さは加速エネルギのレベルによって制
御することができる。したがって、第1A図ないし第1F図
に示された実施例において、チャンネルドープ層７や第
１および第２の高不純物濃度層5,6は所望の深さに形成
し得ることが理解されよう。或る物質中に或るイオンを
注入する場合の加速電圧とイオン濃度ピークの深さとの
関係は比較的容易な実験によって定めることができる。
［発明の効果］ 以上のように、本発明によれば、チャンネル層の不純
物濃度を高めることなくイオン注入法でウェルの不純物
濃度を高めるので、パンチスルー現象が起こりにくくか
つスイッチング速度の速い微小なFETを提供することが
できる。
物濃度を高めることなくイオン注入法でウェルの不純物
濃度を高めるので、パンチスルー現象が起こりにくくか
つスイッチング速度の速い微小なFETを提供することが
できる。
第1A図ないし第1F図は、本発明の一実施例による微小な
MISFETの製造方法を説明する概略的な断面図である。 第2A図は、第1F図中の線2A−2Aに沿った断面における不
純物濃度分布を示す図である。 第2B図は、第1F図中の線2B−2Bに沿った断面における不
純物濃度分布を示す図である。 第3A図および第3B図は、イオンの加速電圧と注入された
イオンの濃度ピークの深さの関係を示す図である。 第４図はFET中のパンチスルー現象を説明する概略的な
断面図である。 第5A図ないし第5G図は、先行技術による微小なMISFETの
製造方法を説明する概略的な断面図である。 第6A図は第4G図中の線6A−6Aに沿った断面における不純
物濃度分布を示す図である。 第6B図は、第4G図中の線6B−6Bに沿った断面における不
純物濃度分布を示す図である。 第７図は、シリコン中のキャリアの移動度に対する全不
純物濃度の影響を示す図である。 図において、１はシリコン基板、２は酸化膜、３は窒化
膜、４はレジストパターン、５は第１の高不純物濃度
層、６は第２の高不純物濃度層、７はチャンネルドープ
層、８はゲート電極、９はチャンネル層、10はソース・
ドレイン領域、11aはウェル、12aはチャンネルカット
層、13はゲート絶縁膜、そして15aおよび15bは空乏層を
示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
MISFETの製造方法を説明する概略的な断面図である。 第2A図は、第1F図中の線2A−2Aに沿った断面における不
純物濃度分布を示す図である。 第2B図は、第1F図中の線2B−2Bに沿った断面における不
純物濃度分布を示す図である。 第3A図および第3B図は、イオンの加速電圧と注入された
イオンの濃度ピークの深さの関係を示す図である。 第４図はFET中のパンチスルー現象を説明する概略的な
断面図である。 第5A図ないし第5G図は、先行技術による微小なMISFETの
製造方法を説明する概略的な断面図である。 第6A図は第4G図中の線6A−6Aに沿った断面における不純
物濃度分布を示す図である。 第6B図は、第4G図中の線6B−6Bに沿った断面における不
純物濃度分布を示す図である。 第７図は、シリコン中のキャリアの移動度に対する全不
純物濃度の影響を示す図である。 図において、１はシリコン基板、２は酸化膜、３は窒化
膜、４はレジストパターン、５は第１の高不純物濃度
層、６は第２の高不純物濃度層、７はチャンネルドープ
層、８はゲート電極、９はチャンネル層、10はソース・
ドレイン領域、11aはウェル、12aはチャンネルカット
層、13はゲート絶縁膜、そして15aおよび15bは空乏層を
示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−280358（ＪＰ，Ａ) 香山晋編 超高速ＭＯＳデバイス 培 風館 （昭61−12−15） Ｐ．148
Claims (2)
- 【請求項１】半導体基板と、 前記半導体基板に形成されたソース領域およびドレイン
領域と、 前記半導体基板上に絶縁層を介して形成されたゲート電
極とを備え、 前記ソース領域と前記ドレイン領域との間に形成された
チャンネル領域の深さ方向における少なくとも一部の層
は前記チャンネル領域内のキャリアの高速移動を可能に
するために1016cm-3以下の低い不純物濃度を有してお
り、さらに、 前記半導体基板内において前記ソース領域および前記ド
レイン領域の底面より深い位置において分布させられた
不純物を備え、前記分布させられた不純物は、 前記チャンネル領域の底面に近接する第１の不純物濃度
ピークを含み、前記第１の不純物濃度ピークはMIS型FET
のしきい値電圧を制御するように作用し、 前記分布させられた不純物はさらに、前記第１の不純物
濃度ピークより深い位置において第２の不純物濃度ピー
クを含み、前記第２の不純物濃度ピークはMIS型FETにお
けるパンチスルー現象を抑制するように作用することを
特徴とするMIS型FET。 - 【請求項２】前記分布させられた不純物は前記第２の不
純物濃度ピークより深い位置において第３の不純物濃度
ピークをさらに含み、前記第３の不純物濃度ピークはMI
S型FETのラッチアップ現象を防止するように作用するこ
とを特徴とする請求項１に記載のMIS型FET。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311264A JP2668141B2 (ja) | 1989-11-29 | 1989-11-29 | Ｍｉｓ型ｆｅｔ |
| US07/516,643 US5019520A (en) | 1989-11-29 | 1990-04-30 | Method for preparing a high mobility, lightly-doped channel mis-type FET with reduced latch up and punchthrough |
| US07/637,243 US5208473A (en) | 1989-11-29 | 1991-01-03 | Lightly doped MISFET with reduced latchup and punchthrough |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311264A JP2668141B2 (ja) | 1989-11-29 | 1989-11-29 | Ｍｉｓ型ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171672A JPH03171672A (ja) | 1991-07-25 |
| JP2668141B2 true JP2668141B2 (ja) | 1997-10-27 |
Family
ID=18015049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311264A Expired - Fee Related JP2668141B2 (ja) | 1989-11-29 | 1989-11-29 | Ｍｉｓ型ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019520A (ja) |
| JP (1) | JP2668141B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290714A (en) * | 1990-01-12 | 1994-03-01 | Hitachi, Ltd. | Method of forming semiconductor device including a CMOS structure having double-doped channel regions |
| JPH0487370A (ja) * | 1990-07-30 | 1992-03-19 | Sharp Corp | 半導体装置の製造方法 |
| US5196361A (en) * | 1991-05-15 | 1993-03-23 | Intel Corporation | Method of making source junction breakdown for devices with source-side erasing |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2741807B2 (ja) * | 1991-10-31 | 1998-04-22 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2687890B2 (ja) * | 1994-08-01 | 1997-12-08 | 日本電気株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
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| US5624859A (en) * | 1995-06-07 | 1997-04-29 | Advanced Micro Devices, Inc. | Method for providing device isolation and off-state leakage current for a semiconductor device |
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| WO1997042652A1 (en) * | 1996-05-08 | 1997-11-13 | Advanced Micro Devices, Inc. | Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| KR100290884B1 (ko) * | 1998-05-04 | 2001-07-12 | 김영환 | 반도체소자및그제조방법 |
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
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| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| US10431582B2 (en) * | 2016-05-31 | 2019-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | High speed semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH394762A (fr) * | 1963-03-15 | 1965-06-30 | Bergonzo Pierre | Tour automatique |
| US4354307A (en) * | 1979-12-03 | 1982-10-19 | Burroughs Corporation | Method for mass producing miniature field effect transistors in high density LSI/VLSI chips |
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
| JP2635096B2 (ja) * | 1988-05-06 | 1997-07-30 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
-
1989
- 1989-11-29 JP JP1311264A patent/JP2668141B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-30 US US07/516,643 patent/US5019520A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 香山晋編 超高速ＭＯＳデバイス 培風館 （昭６１−１２−１５） Ｐ．１４８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171672A (ja) | 1991-07-25 |
| US5019520A (en) | 1991-05-28 |
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