JPH0487370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0487370A JPH0487370A JP2204855A JP20485590A JPH0487370A JP H0487370 A JPH0487370 A JP H0487370A JP 2204855 A JP2204855 A JP 2204855A JP 20485590 A JP20485590 A JP 20485590A JP H0487370 A JPH0487370 A JP H0487370A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- curve
- film
- thickness
- implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 230000001681 protective effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 abstract description 25
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 47
- 238000002347 injection Methods 0.000 description 17
- 239000007924 injection Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 210000004709 eyebrow Anatomy 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002262 irrigation Effects 0.000 description 1
- 238000003973 irrigation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、特にデータ書き
込みを製造工程の後期に設定することによって納期の短
縮化が可能なマスクＲＯＭの製造に関する。
込みを製造工程の後期に設定することによって納期の短
縮化が可能なマスクＲＯＭの製造に関する。
（ロ）従来の技術
一般に、マスクＲＯＭにおいて、メモリーセル部のトラ
ンジスタはあらかじめ同一しきい値に設定されており、
この後データに応じて選択的に所定のイオンをゲート電
極下のチャンネル領域に注入し、上記とは異なるしきい
値、例えばしきい値を上げることによってオン状態のト
ランジスタをオフ状態に変化さけることによって書き込
みがおこなわれる。また、しきい値を下げる場合もある
。
ンジスタはあらかじめ同一しきい値に設定されており、
この後データに応じて選択的に所定のイオンをゲート電
極下のチャンネル領域に注入し、上記とは異なるしきい
値、例えばしきい値を上げることによってオン状態のト
ランジスタをオフ状態に変化さけることによって書き込
みがおこなわれる。また、しきい値を下げる場合もある
。
さらにデータ書き込みは、納期短縮のために半導体製造
工程の後期に設定され、ゲート電極上を眉間絶縁膜で覆
った状態や、あるいは層間絶縁膜及び保護膜を順次積層
することによりこれらで覆った状態で所定のイオンを注
入することによってなされる。
工程の後期に設定され、ゲート電極上を眉間絶縁膜で覆
った状態や、あるいは層間絶縁膜及び保護膜を順次積層
することによりこれらで覆った状態で所定のイオンを注
入することによってなされる。
（ハ）発明が解決しようとする課題
しかしながら、ゲート電極、層間絶縁膜、保護膜等は各
々製造工程上の膜厚ばらつきをもつ。しかも、多層構造
全体としての膜厚ばらつきはさらに大きくなる。このた
め一定の厚さを想定して打ち込まれるイオンは安定して
ゲート電極下のチャンネル領域に到達せず、結果として
所定のしきい値が安定して得られず、動作上問題か生じ
ることになる。
々製造工程上の膜厚ばらつきをもつ。しかも、多層構造
全体としての膜厚ばらつきはさらに大きくなる。このた
め一定の厚さを想定して打ち込まれるイオンは安定して
ゲート電極下のチャンネル領域に到達せず、結果として
所定のしきい値が安定して得られず、動作上問題か生じ
ることになる。
すなわち、一般に、ゲート電極上を絶縁膜が覆った状態
のままで所定のイオンをゲート電極下のチャンネル領域
に注入する際、一定の厚さを想定して打ち込まれる１段
注入の場合のチャンネル部分の最適な注入プロファイル
を実現するためには、第８図に示すような注入曲線Ｍが
挙げられる。
のままで所定のイオンをゲート電極下のチャンネル領域
に注入する際、一定の厚さを想定して打ち込まれる１段
注入の場合のチャンネル部分の最適な注入プロファイル
を実現するためには、第８図に示すような注入曲線Ｍが
挙げられる。
第８図において、横軸Ｘは深さを示し、Ｘ＝０はチャン
ネル表面を示す。また、縦軸は不純物濃度を示し、チャ
ンネル表面での濃度Ｃｏ （−〇−ａりをコントロール
することによってしきい値を決定する事かできる。また
、符号ｔはチャンネル上のゲート絶縁膜ＩＯ１その直上
のゲート電極５および絶縁膜３．４の各膜厚の合計の厚
みを示す（第１図参照）。この場合の一定の厚さｔはｔ
＝Ｔ。
ネル表面を示す。また、縦軸は不純物濃度を示し、チャ
ンネル表面での濃度Ｃｏ （−〇−ａりをコントロール
することによってしきい値を決定する事かできる。また
、符号ｔはチャンネル上のゲート絶縁膜ＩＯ１その直上
のゲート電極５および絶縁膜３．４の各膜厚の合計の厚
みを示す（第１図参照）。この場合の一定の厚さｔはｔ
＝Ｔ。
である。
この方法を用いると、厚みｔとしてＴ。よりも小さなＴ
、を有する薄い膜の場合、第９図に示すように、不純物
はＳｉ基板ｌ中に深く注入され、基板１表面の濃度（Ｃ
□。）が薄くなったり、厚みｔとしてＴ。よりも大きな
Ｔ、を有する厚い膜の場合、第１０図に示すように、不
純物はＳｉ基板ｌ中にほとんど到達しないようになった
りしてチャンネル部へ到達する不純物量を一定にできず
、所定のしきい値を安定して得ることはできない。
、を有する薄い膜の場合、第９図に示すように、不純物
はＳｉ基板ｌ中に深く注入され、基板１表面の濃度（Ｃ
□。）が薄くなったり、厚みｔとしてＴ。よりも大きな
Ｔ、を有する厚い膜の場合、第１０図に示すように、不
純物はＳｉ基板ｌ中にほとんど到達しないようになった
りしてチャンネル部へ到達する不純物量を一定にできず
、所定のしきい値を安定して得ることはできない。
これらの厚みの大小により表面濃度はＣｍ１ｎからＣｍ
ａｘの間で変化し、それに応じてしきい値は大きく変化
することになる。
ａｘの間で変化し、それに応じてしきい値は大きく変化
することになる。
従来、この問題を−避けるためゲート電極上の層間絶縁
膜あるいは保護膜をエツチング除去してから注入する方
法や層間絶縁膜を薄くして注入する方法がとられてきた
。しかしながらこの方法ではゲート電極上の絶縁膜が薄
くなり、信頼性上の問題が生じる。しかも、単に絶縁膜
を薄くするだけでは膜厚ばらつきに対する根本的な解決
方法とは言えない。
膜あるいは保護膜をエツチング除去してから注入する方
法や層間絶縁膜を薄くして注入する方法がとられてきた
。しかしながらこの方法ではゲート電極上の絶縁膜が薄
くなり、信頼性上の問題が生じる。しかも、単に絶縁膜
を薄くするだけでは膜厚ばらつきに対する根本的な解決
方法とは言えない。
（ニ）課題を解決するための手段
本発明は上記問題点を解決するためになされものであり
、ＭＯ５型マスクＲＯＭにおいてメモリーセル部となる
トランジスタのしきい値電圧をイオン注入で相違させる
ことによりデータを書き込む方式のＲＯＭを含む半導体
装置の製造方法でありて、前記トランジスタのゲート電
極上を層間絶縁膜あるいは眉間絶縁膜及び保護膜からな
る絶縁膜が覆った状態のままで所定のイオンを複数段の
エネルギーで注入して、しきい値電圧を安定して変化さ
せるようにしたことを特徴とする半導体装置の製造方法
が提供される。
、ＭＯ５型マスクＲＯＭにおいてメモリーセル部となる
トランジスタのしきい値電圧をイオン注入で相違させる
ことによりデータを書き込む方式のＲＯＭを含む半導体
装置の製造方法でありて、前記トランジスタのゲート電
極上を層間絶縁膜あるいは眉間絶縁膜及び保護膜からな
る絶縁膜が覆った状態のままで所定のイオンを複数段の
エネルギーで注入して、しきい値電圧を安定して変化さ
せるようにしたことを特徴とする半導体装置の製造方法
が提供される。
すなわち、この発明は、注入プロファイルが平坦になる
ように複数の注入エネルギーを選び、度に注入すること
によって、膜厚にばらつきが生じてもチャンネル部へ到
達する不純物量を一定にでき、したがって安定なしきい
値を得ようとするものである。
ように複数の注入エネルギーを選び、度に注入すること
によって、膜厚にばらつきが生じてもチャンネル部へ到
達する不純物量を一定にでき、したがって安定なしきい
値を得ようとするものである。
（ホ）作用
本発明によれば、ゲート電極上の絶縁膜が厚いままでイ
オン注入でき、従って信頼性に問題が生じるような変更
をすることもなく、また膜厚にばらつきが生じても安定
なしきい値を得ることができることから、データ書き込
みを製造工程の後期に設定でき、マスクＲＯＭの納期を
短くできる。
オン注入でき、従って信頼性に問題が生じるような変更
をすることもなく、また膜厚にばらつきが生じても安定
なしきい値を得ることができることから、データ書き込
みを製造工程の後期に設定でき、マスクＲＯＭの納期を
短くできる。
（へ）実施例
以下、図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるしのではな
い。
い。
この実施例において、絶縁膜を介してチャネル領域に所
定のイオンを複数段のエネルギーで注入する際、注入対
象である装置は、 （１）装置の絶縁膜が層間絶縁膜からなる場合、（１１
）装置の絶縁膜が眉間絶縁膜と保護膜からなる場合の２
つのタイプに分けられる。
定のイオンを複数段のエネルギーで注入する際、注入対
象である装置は、 （１）装置の絶縁膜が層間絶縁膜からなる場合、（１１
）装置の絶縁膜が眉間絶縁膜と保護膜からなる場合の２
つのタイプに分けられる。
上記（１）のタイプの装置は、例えば、本実施例では、
〜１５００人厚の上層ポリシリコン（ｐｏｔ−Ｓｉ）と
〜２０００人厚の下層タングステンシリサイド（ＷＳｆ
）からなる二層構造のゲート電極と、５０００人〜８０
００人厚の眉間絶縁膜（この際、層間絶縁膜は下層のＢ
ＰＳＧ膜と上層のＮＳＧ膜とから構成される）を有する
。
〜１５００人厚の上層ポリシリコン（ｐｏｔ−Ｓｉ）と
〜２０００人厚の下層タングステンシリサイド（ＷＳｆ
）からなる二層構造のゲート電極と、５０００人〜８０
００人厚の眉間絶縁膜（この際、層間絶縁膜は下層のＢ
ＰＳＧ膜と上層のＮＳＧ膜とから構成される）を有する
。
また、上記（１１）のタイプの装置は、上記ゲート電極
、層間絶縁膜に、さらに、膜厚４０００人〜６０００人
のＰ型ＳｉＮ膜（保護膜）を有する。
、層間絶縁膜に、さらに、膜厚４０００人〜６０００人
のＰ型ＳｉＮ膜（保護膜）を有する。
以下、注入エネルギーを２段階に分けて注入する２段注
入の場合について実施例を説明する。
入の場合について実施例を説明する。
まず、第１図に示すように、通常工程によりトランジス
タを形成する。トランジスタ形成後フォトリソグラフィ
により特定のトランジスタ上のみ開口し、イオン注入し
、しきい値を設定する。この例では１Ｂ゛を注入し、し
きい値を高くする方法について述べる。”Ｂ”はゲート
電極５、層間絶線膜３、保護膜４を通して注入される。
タを形成する。トランジスタ形成後フォトリソグラフィ
により特定のトランジスタ上のみ開口し、イオン注入し
、しきい値を設定する。この例では１Ｂ゛を注入し、し
きい値を高くする方法について述べる。”Ｂ”はゲート
電極５、層間絶線膜３、保護膜４を通して注入される。
この時チャンネル部分の最適な注入プロファイルは、第
２図に示すように、一定の厚さｔ（−Ｔｏ）を想定して
打ち込まれるイオンの注入曲線Ａのごと〈従来の一段注
入で用いた異なる２つの注入曲線Ｍ、、Ｍ、を重ね合わ
せたものになっており、曲線Ａのｕｐｐｅｒｆａｃｅが
曲線Ｍの頂点部分Ｃに比してほぼフラットな部分Ｐを幅
広な幅Ｗで有する。
２図に示すように、一定の厚さｔ（−Ｔｏ）を想定して
打ち込まれるイオンの注入曲線Ａのごと〈従来の一段注
入で用いた異なる２つの注入曲線Ｍ、、Ｍ、を重ね合わ
せたものになっており、曲線Ａのｕｐｐｅｒｆａｃｅが
曲線Ｍの頂点部分Ｃに比してほぼフラットな部分Ｐを幅
広な幅Ｗで有する。
そのため、厚みｔとしてＴ。よりも小さなＴ、を有する
薄い膜の（ｉ）のタイプの装置の場合には、第３図に示
すように、曲線Ａが深さ方向（Ｘ＜Ｏ）に平行移動した
形の曲線Ａ１になっており、しかもフラット部分Ｐがチ
ャネル部分およびＳｉ基板中に含まれる注入プロファイ
ルとなっている。
薄い膜の（ｉ）のタイプの装置の場合には、第３図に示
すように、曲線Ａが深さ方向（Ｘ＜Ｏ）に平行移動した
形の曲線Ａ１になっており、しかもフラット部分Ｐがチ
ャネル部分およびＳｉ基板中に含まれる注入プロファイ
ルとなっている。
また、厚みｔとしてＴ。よりも大きなＴ、を有する厚い
膜の（１１）のタイプの装置（第１図参照）の場合には
、第４図に示すように、曲線Ａが深さ方向とは反対の方
向（Ｘ＞Ｏ）に平行移動した形の曲線Ａ、になっており
、しかもフラット部分Ｐがチャンネル部分およびＳｉ基
板中に含まれる注入プロファイルとなっている。
膜の（１１）のタイプの装置（第１図参照）の場合には
、第４図に示すように、曲線Ａが深さ方向とは反対の方
向（Ｘ＞Ｏ）に平行移動した形の曲線Ａ、になっており
、しかもフラット部分Ｐがチャンネル部分およびＳｉ基
板中に含まれる注入プロファイルとなっている。
上記（１）の際の２段注入条件としては、第１段注入で
描画される注入曲線Ｍ１において、注入エネルギー：
３００Ｋｅｖ 〜４５０Ｋｅｖが好ましく、第２段で注
入される注入曲線Ｍ、において、注入エネルギー： ４
５０Ｋｅｖ 〜６００Ｋｅｖであり、しかも第１段と第
２段では１０ＱＫｅｖ以上はなれた注入エネルギー差で
もって注入するのが好ましい。
描画される注入曲線Ｍ１において、注入エネルギー：
３００Ｋｅｖ 〜４５０Ｋｅｖが好ましく、第２段で注
入される注入曲線Ｍ、において、注入エネルギー： ４
５０Ｋｅｖ 〜６００Ｋｅｖであり、しかも第１段と第
２段では１０ＱＫｅｖ以上はなれた注入エネルギー差で
もって注入するのが好ましい。
また、両回線Ｍ １． Ｍ ２において、注入量は同じ
に設定され、その値は、８ｘｌＯ”〜３ｘｌＯ”１ｏｎ
ｓ／ｃｍ″が好ましい。
に設定され、その値は、８ｘｌＯ”〜３ｘｌＯ”１ｏｎ
ｓ／ｃｍ″が好ましい。
一方、上記（１１）の際は、注入曲線Ｍ、の注入エネル
ギーとして６０ＱＫｅｖ〜７００Ｋｅｖか好ましく、注
入曲線Ｍ、では７００Ｋｅｖ〜９００Ｋｅｖが好ましい
。また、両回線Ｍ、９Ｍ、において、注入量は同じに設
定され、その値は上記（ｉ）のタイプと同じ８ｘｌＯ”
〜３ Ｘ １０ ”１ｏｎｓ／ ａｍ”が好まし−）。
ギーとして６０ＱＫｅｖ〜７００Ｋｅｖか好ましく、注
入曲線Ｍ、では７００Ｋｅｖ〜９００Ｋｅｖが好ましい
。また、両回線Ｍ、９Ｍ、において、注入量は同じに設
定され、その値は上記（ｉ）のタイプと同じ８ｘｌＯ”
〜３ Ｘ １０ ”１ｏｎｓ／ ａｍ”が好まし−）。
このように本実施例では、マスクＲＯＭをつくる工程で
、データ書き込み注入を２段の注入エネルギーで分けて
注入することにより、チャンネル上の絶縁膜等の厚さに
影響されることなく安定な書き込みをおこなうことがで
き、安定した所望のしきい値を得ることができる。
、データ書き込み注入を２段の注入エネルギーで分けて
注入することにより、チャンネル上の絶縁膜等の厚さに
影響されることなく安定な書き込みをおこなうことがで
き、安定した所望のしきい値を得ることができる。
なお、本実施例では、２段注入のものを示したが、注入
エネルギーを３段階に分けて第５〜７図に示すように、
第１段、第２段および第３段のそれぞれの注入で描画さ
れる注入曲線Ｍｓ、Ｍ−およびＭ、の重ね合わせで描画
される曲線Ｂを注入プロファイルとして用いれば、薄い
ｔ （＝ Ｔ Ｉ ＜ Ｔ Ｏ）の場合の曲線Ｂ１や、
厚いｔ （＝ Ｔ ！ ＞ Ｔ ｏ ）の場合の曲線Ｂ
、でも濃度がほぼ一定の平坦な部分Ｑが間隔Ｌ（＞Ｗ）
と広くとれることになり、膜厚の変化に対する表面濃度
（チャンネル濃度）の変化をより小さくでき、対応する
しきい値の変化も小さく安定できる。
エネルギーを３段階に分けて第５〜７図に示すように、
第１段、第２段および第３段のそれぞれの注入で描画さ
れる注入曲線Ｍｓ、Ｍ−およびＭ、の重ね合わせで描画
される曲線Ｂを注入プロファイルとして用いれば、薄い
ｔ （＝ Ｔ Ｉ ＜ Ｔ Ｏ）の場合の曲線Ｂ１や、
厚いｔ （＝ Ｔ ！ ＞ Ｔ ｏ ）の場合の曲線Ｂ
、でも濃度がほぼ一定の平坦な部分Ｑが間隔Ｌ（＞Ｗ）
と広くとれることになり、膜厚の変化に対する表面濃度
（チャンネル濃度）の変化をより小さくでき、対応する
しきい値の変化も小さく安定できる。
（ト）発明の効果
以上のようにこの発明によれば、半導体製造工程の後期
のゲート電極上がゲート電極におけるチャンネル上方の
絶縁膜によって厚く覆われていてもデータ書込み注入を
複数段の注入エネルギーで分けて注入することにより、
濃度がほぼ一定の平坦な部分が大きくとれることになり
、膜厚の変化に対する表面濃度の変化を小さくでき、対
応するしきい値の変化も小さくでき、イオン注入により
安定してデータ書き込みが行える。その結果、納期の短
いマスクＲＯＭの製造が可能となる。
のゲート電極上がゲート電極におけるチャンネル上方の
絶縁膜によって厚く覆われていてもデータ書込み注入を
複数段の注入エネルギーで分けて注入することにより、
濃度がほぼ一定の平坦な部分が大きくとれることになり
、膜厚の変化に対する表面濃度の変化を小さくでき、対
応するしきい値の変化も小さくでき、イオン注入により
安定してデータ書き込みが行える。その結果、納期の短
いマスクＲＯＭの製造が可能となる。
第１図はこの発明の一実施例を説明するために用いたＭ
ＯＳ型マスクＲＯＭの構成説明図、第２〜４図はこの発
明の一実施例を説明するだめの２段注入工程のプロファ
イルを示す図、第５〜７図はこの発明の他の実施例を説
明するための３段注入工程のプロファイルを示す図、第
８〜１０図は従来例の１段注入工程のプロファイルを示
す図である。 ｌ・・・・・・Ｓｔ基板、 ２・・・・・・ソース、ドレイン傾城、３・・・・・・
層間絶縁膜、４・・・・・保護膜、５・・・・・・ゲー
ト電極、６・・・・・・メタル配線、７・・・・・−フ
ォトレジスト、 ８・・・・・・データ書き込み不純物注入領域。 第４図 第５図 第６図 濯ご （ｘ）→ 第２図 第３図 ｊＲゴ六 ノ零ヒ （Ｘ）→ 第７図 第８図 第９図 ｊ采さ （Ｘ）→ ＃Ｅ１０図
ＯＳ型マスクＲＯＭの構成説明図、第２〜４図はこの発
明の一実施例を説明するだめの２段注入工程のプロファ
イルを示す図、第５〜７図はこの発明の他の実施例を説
明するための３段注入工程のプロファイルを示す図、第
８〜１０図は従来例の１段注入工程のプロファイルを示
す図である。 ｌ・・・・・・Ｓｔ基板、 ２・・・・・・ソース、ドレイン傾城、３・・・・・・
層間絶縁膜、４・・・・・保護膜、５・・・・・・ゲー
ト電極、６・・・・・・メタル配線、７・・・・・−フ
ォトレジスト、 ８・・・・・・データ書き込み不純物注入領域。 第４図 第５図 第６図 濯ご （ｘ）→ 第２図 第３図 ｊＲゴ六 ノ零ヒ （Ｘ）→ 第７図 第８図 第９図 ｊ采さ （Ｘ）→ ＃Ｅ１０図
Claims (1)
- １、ＭＯＳ型マスクＲＯＭにおいてメモリーセル部とな
るトランジスタのしきい値電圧をイオン注入で相違させ
ることによりデータを書き込む方式のＲＯＭを含む半導
体装置の製造方法であって、前記トランジスタのゲート
電極上を層間絶縁膜あるいは層間絶縁膜及び保護膜から
なる絶縁膜が覆った状態のままで所定のイオンを複数段
のエネルギーで注入して、しきい値電圧を安定して変化
させるようにしたことを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204855A JPH0487370A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
| US07/737,029 US5219776A (en) | 1990-07-30 | 1991-07-29 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204855A JPH0487370A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487370A true JPH0487370A (ja) | 1992-03-19 |
Family
ID=16497515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204855A Pending JPH0487370A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5219776A (ja) |
| JP (1) | JPH0487370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232196B1 (ko) * | 1996-04-04 | 1999-12-01 | 김영환 | 반도체 소자 제조방법 |
| JP2000049238A (ja) * | 1998-07-29 | 2000-02-18 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US6403422B2 (en) | 1998-06-15 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179569A (ja) * | 1987-01-21 | 1988-07-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01233759A (ja) * | 1988-03-14 | 1989-09-19 | Fujitsu Ltd | イオン注入方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736863A (ja) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Handotaisochinoseizohoho |
| US4395725A (en) * | 1980-10-14 | 1983-07-26 | Parekh Rajesh H | Segmented channel field effect transistors |
| US4356042A (en) * | 1980-11-07 | 1982-10-26 | Mostek Corporation | Method for fabricating a semiconductor read only memory |
| JPS5830154A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | 固定記憶半導体装置およびその製造方法 |
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
| US4494995A (en) * | 1983-03-01 | 1985-01-22 | The United States Of America As Represented By The Secretary Of The Navy | Dual species ion implantation of ternary compounds based on In-Ga-As |
| US4513494A (en) * | 1983-07-19 | 1985-04-30 | American Microsystems, Incorporated | Late mask process for programming read only memories |
| JPH0797606B2 (ja) * | 1986-10-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4890147A (en) * | 1987-04-15 | 1989-12-26 | Texas Instruments Incorporated | Through-field implant isolated devices and method |
| JP2555103B2 (ja) * | 1987-11-13 | 1996-11-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4937075A (en) * | 1989-04-27 | 1990-06-26 | Digital Equipment Corporation | Method of making semiconductor chip having field effect transistors which have differing threshold voltages determined in a single masking step |
| JP2668141B2 (ja) * | 1989-11-29 | 1997-10-27 | 三菱電機株式会社 | Ｍｉｓ型ｆｅｔ |
-
1990
- 1990-07-30 JP JP2204855A patent/JPH0487370A/ja active Pending
-
1991
- 1991-07-29 US US07/737,029 patent/US5219776A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179569A (ja) * | 1987-01-21 | 1988-07-23 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01233759A (ja) * | 1988-03-14 | 1989-09-19 | Fujitsu Ltd | イオン注入方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100232196B1 (ko) * | 1996-04-04 | 1999-12-01 | 김영환 | 반도체 소자 제조방법 |
| US6403422B2 (en) | 1998-06-15 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2000049238A (ja) * | 1998-07-29 | 2000-02-18 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5219776A (en) | 1993-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4561004A (en) | High density, electrically erasable, floating gate memory cell | |
| JPS6384168A (ja) | 不揮発性半導体記憶装置 | |
| US6001713A (en) | Methods for forming nitrogen-rich regions in a floating gate and interpoly dielectric layer in a non-volatile semiconductor memory device | |
| JPH0883855A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003508920A (ja) | ２ビット保存用の不揮発性記憶装置構造体及びその製造方法 | |
| EP0820103B1 (en) | Single polysilicon level flash EEPROM cell and manufacturing process therefor | |
| JPH07130894A (ja) | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
| US4330850A (en) | MNOS Memory cell | |
| JPH0629544A (ja) | 半導体デバイスの製造方法 | |
| RU2168797C2 (ru) | Способ изготовления элементов структур очень малого размера на полупроводниковой подложке | |
| EP0902466B1 (en) | Method for manufacturing a native MOS P-channel transistor with a process manufacturing non-volatile memories | |
| JPH0487370A (ja) | 半導体装置の製造方法 | |
| US6989319B1 (en) | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices | |
| JPH07169864A (ja) | 不揮発性半導体記憶装置 | |
| JPH0485883A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPS6334975A (ja) | ゲ−ト誘導トンネルトランジスタ | |
| JPH0422170A (ja) | 不揮発性メモリの製造方法 | |
| JPH0414255A (ja) | Ｍｏｓ型半導体装置 | |
| JPS6037778A (ja) | Ｍｏｓ不輝発性メモリセル | |
| JPH01179369A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2815106B2 (ja) | 半導体装置の製造方法 | |
| JP3389003B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0521805A (ja) | 半導体装置の製造方法 | |
| JPH06268178A (ja) | 半導体装置の製造方法 | |
| JP3120428B2 (ja) | Ｍｏｓ型半導体装置の製造方法 |