JP2003508920A - ２ビット保存用の不揮発性記憶装置構造体及びその製造方法 - Google Patents

２ビット保存用の不揮発性記憶装置構造体及びその製造方法

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JP2003508920A
JP2003508920A JP2001520476A JP2001520476A JP2003508920A JP 2003508920 A JP2003508920 A JP 2003508920A JP 2001520476 A JP2001520476 A JP 2001520476A JP 2001520476 A JP2001520476 A JP 2001520476A JP 2003508920 A JP2003508920 A JP 2003508920A
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ラン，シャン・ラン
ル，タオ・チェン
ワン，マム・ツン
シュー，ダー・シン
チャン，ヤオ・ウェン
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マクロニックス・アメリカ・インコーポレーテッド
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Abstract

(57)【要約】 ビットの情報を保存する単一セルの不揮発性半導体記憶装置デバイスを開示する。デバイスは、１つの導電率型式の半導体基板と、反対の導電率型式の半導体基板に形成された右側及び左側拡散領域とを備える。左側及び右側拡散領域の間にチャネル領域が形成される。薄いゲート酸化物膜を有するコントロールゲートがチャネル領域の中央チャネル部分上に形成されている。中央チャネル部分と右側拡散領域との間のチャネル領域の右側部分上に右側電荷保存領域が形成される。中央チャネル部分と左側拡散領域との間のチャネル領域の左側部分上に左側電荷保存領域が形成される。右側及び左側電荷保存領域の双方が半導体基板上の薄い酸化物層と、薄い酸化物層上の窒化物層と、窒化物層上の絶縁酸化物層とを備える。右側及び左側電荷保存領域の各々は標準的なＥＰＲＯＭ技術を最小程度適応させることでプログラム化し且つ読み取ることのできる１ビットの情報を保存できる。この新規なセルを製造する色々な方法もまた開示されている。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野 本発明は、全体として、不揮発性デジタル記憶装置に関し、より具体的には、
２ビットの情報を記憶するプログラマブルな不揮発性記憶装置（従来のＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭのような）に対する改良されたセル構造体及び
その製造方法に関する。
【０００２】 ２．背景技術 ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュＥＰＲＯＭデバイスのような不揮
発性記憶装置デバイスは、全体として、単一ビットの情報を記憶する記憶装置セ
ルとして機能するトランジスタマトリックスを含む。このマトリックス内のトラ
ンジスタの各々は、ｎ−又はｐ−型半導体基板上に形成されたソース領域及びド
レーン領域と、ソース領域とドレーン領域との間に少なくとも配置された半導体
基板の表面上に形成された薄いトンネル誘電体層と、電荷を保持し得るように絶
縁層上に配置されたフローティングゲート（ポリシリコンから出来ている）と、
コントロールゲートと、フローティングゲート及びコントロールゲートの間に配
置されたインターポリ誘電体とを備えている。
【０００３】 従来、インターポリ誘電体は、単一の二酸化ケイ素（ＳｉＯ2）層から成るも
のであった。しかし、単一の酸化物層上における電荷の漏洩量が減少するため、
より最近は、二酸化ケイ素に代えて、酸化物／窒化物／酸化組成物（ＯＮＯ構造
体と称されることがある）が使用されている（チャン等の米国特許第５，６１９
，０５２号を参照）。
【０００４】 エイタンの米国特許第５，７６８，１９２号には、絶縁体及びフローティング
ゲートの双方として、ＯＮＯ構造体（及びその他の電荷捕捉誘電体）が使用され
ることが開示されている。図１には、エイタンにて開示された従来技術の構造体
が示されている。エイタンは、このトランジスタデバイスを反対方向に（すなわ
ち、「ソース」及び「ドレーン」を逆にする）プログラム化し且つ読み取ること
により、より短いプログラミング時間となり、その結果、表示される閾値電圧が
大きく増大することを教示している。エイタンは、この結果は「パンチスルー」
（すなわち、印加された閾値レベルに関係なく、横方向電界が電子をドレーンま
で吸引するのに十分に強力になる状態）を防止しつつ、プログラミング時間を短
縮するのに有用であることを示唆している。
【０００５】 半導体記憶装置の業界は、不揮発性記憶装置のビットコストを低減するため色
々な技術及びアプローチ法を研究している。より重要な２つのアプローチ法は、
寸法を縮小させ且つ多重レベルの保存を行うことである。多重レベルの保存（多
重レベルセルと称されることが多い）は、単一のセルが１ビット以上のデータを
表わすことができることを意味する。従来の記憶装置のセルの設計において、０
又は１を表わす、０Ｖ及び５Ｖのような２つの異なる電圧レベルにより１つのビ
ットのみを表わしていた（幾らかの電圧の余裕と関係して）。多重レベルの保存
において、多数ビットのデータをエンコード化するため、より広い電圧範囲／電
流範囲が必要である。この多重範囲は範囲間の余裕の値を小さくし、最新の設計
技術を必要とする。その結果、多重レベルの保存セルは設計及び製造が難しい。
信頼性が劣るものもある。幾つかは、従来の単一ビットのセルよりも読み取り時
間が短い。
【０００６】 従って、本発明の１つの目的は、２ビットのデータを保存し、これにより、不
揮発性記憶装置の寸法を２倍にすることのできる構造体を提供することによりコ
ストの削減を実現する不揮発性記憶装置構造体を製造することである。本発明の
関連する目的の１つは、余裕を小さくしたり又は最新の設計技術を使用せずに、
このセル構造体が作用するようにすることである。
【０００７】 上記及びその他の目的は、図面、明細書及びその特許請求の範囲を参照するこ
とにより、当業者に明らかであろう。
【０００８】
【発明の概要】
本出願は、２ビットの情報を保存する単一セルの不揮発性半導体記憶装置デバ
イスを開示するものである。このデバイスは、１つの導電率型式の半導体基板と
、反対の導電率型式の半導体基板に形成された右側及び左側拡散領域とを有して
いる。左側及び右側拡散領域の間には、チャネル領域が形成されている。薄いゲ
ート酸化膜を有するコントロールゲートがチャネル領域の中央チャネル部分上に
形成されている。中央チャネル部分と右側拡散領域との間でチャネル領域の右側
部分上に右側電荷保存領域が形成されている。中央チャネル部分と左側拡散領域
との間でチャネル領域の左側部分上に左側電荷保存領域が形成されている。右側
及び左側電荷保存領域の双方は、半導体基板上の薄い酸化物層と、薄い酸化物層
上の窒化物層と、窒化物層上の絶縁酸化物層とを有している。右側及び左側電荷
保存領域の各々は、標準型のＥＰＲＯＭ技術を最小限適用することでプログラム
化し且つ読み取ることのできる１ビットの情報を保存することが可能である。
【０００９】 このセルは、次のようにして製造することができる、すなわち、（１）１つの
導電率型式の半導体基板上に薄い酸化物層を形成することと、（２）薄い酸化物
層の選んだ一部分にポリシリコンのコントロールゲートを堆積させ、これにより
、薄い酸化物層の露出した部分が残るようにすることと、（３）ポリシリコンの
コントロールゲートの頂部及び薄い酸化物層の露出した部分上にＯＮＯＮ構造体
を形成することと、（４）薄い酸化物の露出した部分の下方にて半導体基板内に
イオンを注入して、半導体基板内に同一の導電率の右側及び左側拡散領域を形成
することと、（５）薄い酸化物の露出した部分上にスピンオブガラス層を堆積す
ることと、（６）ポリシリコンのコントロールゲートの頂部からＯＮＯＮ構造体
をエッチングすることと、（７）スピンオブガラス層を除去することと、（８）
頂部の窒化物層をＯＮＯＮ構造体から除去することと、（９）ポリシリコンのワ
ードライン（ｗｏｒｄｌｉｎｅ）層を構造体の全体に堆積させることとにより製
造することができる。
【００１０】 別の製造方法において、本発明の新規な記憶装置セルは次のようにして製造す
ることができる、すなわち、（１）半導体基板の頂部にＯＮＯ構造体を形成する
ことと、（２）ＯＮＯ構造体の一部分上に酸化物ストリップを堆積させることと
、（３）酸化物ストリップの両側部に隣接してポリシリコンスペーサを形成する
ことと、（４）酸化物ストリップ及び隣接するポリシリコンスペーサにより覆わ
れていない半導体基板の部分の下方にて半導体基板内にイオンを注入することと
、（５）ＯＮＯ構造体の酸化物ストリップ及び酸化物層の露出した部分を除去す
ることと、（６）窒化物層の露出した部分をエッチングすることと、（７）ポリ
シリコンスペーサを除去することと、（８）半導体記憶装置デバイスの全体に亙
ってＯＮＯ構造体の底部酸化物上にポリシリコンラインを堆積させることとによ
り形成することができる。
【００１１】
【発明を実施する最良の形態】
本発明は、多くの異なる形態にて具体化し且つ色々な異なる製造方法により製
造することができるが、この開示は本発明の原理の単に一例であり、本発明の範
囲を図示した実施の形態にのみ限定することを意図するものではないと見なすべ
きとの理解の下、１つの特定の実施の形態及び３つの特定の製造方法に関して図
面に図示し且つ説明する。
【００１２】 図１には、本発明による２ビット不揮発性記憶装置構造体１００が図示されて
いる。同記憶装置構造体１００は半導体基板１０２上に形成されている。当該技
術分野にて既知であるように、半導体基板１０２はｐ型及びｎ型基板を形成し得
るようにドープすることができる。本発明の性質を説明するという当該目的のた
め、単にｐ型半導体基板に基づくセルに関して説明する。しかし、当該技術分野
の当業者に理解されるように、本発明は、同様に理解されるであろう調節を加え
てｎ型半導体基板に基づくセルにも等しく適用可能である。
【００１３】 右側拡散領域すなわちチャネル１０４は半導体基板１０２に形成され、基板１
０２の導電率型式と反対の導電率型式を有する。左側拡散領域すなわちチャネル
１０６は右側拡散領域１０４と別個に半導体基板１０２に形成され、これにより
右側拡散領域１０４と左側拡散領域１０６との間にチャネル領域１０８を形成す
る。左側及び右側拡散領域は同一の導電率型式を有する（開示した実施の形態に
てｎ+）。
【００１４】 当該技術分野の当業者に既知であるように、ＭＯＳトランジスタにおける拡散
領域１０４、１０６は０バイアス状態にて区別不可能である。このため、拡散領
域の各々の役割は、ソースをドレーンよりも大きくバイアスさせた状態で端末電
圧が印加された後に画定される。
【００１５】 構造体１００は、チャネル領域１０８の中央チャネル部分１１２に形成された
ゲート絶縁膜層１１０（ゲート酸化物層）を更に備えている。ゲート絶縁膜層１
１０は、コントロールゲート電極に高電圧が印加されたとき破断を防止するのに
必要な厚さを有する。コントロールゲート電極１１４は、ゲート酸化物装置１１
０上に配置されたポリシリコン層である。以下に詳細に説明するように、コント
ロールゲート１１４はまた、左側及び右側記憶装置「セル」を互いに絶縁する機
能も果たす。
【００１６】 薄い（トンネル）酸化物層１２０Ｒ、窒化物層１２２Ｒ、絶縁酸化物層１２４
Ｒをコントロールゲート電極１１４の右側に及びコントロールゲート１１４の右
側に対する半導体基板１０２の部分上に緊密に層状に形成し（図１に図示するよ
うに）、右側のＯＮＯ誘電体複合層を形成する。１つの好ましい実施の形態にお
いて、酸化物層１２０Ｒ、１２４Ｒの各々は約１００ミクロンの厚さである一方
、窒化物層は約５０ミクロンの厚さである。右側誘電体構造体は、中央チャネル
部分１１２及び右側拡散領域１０４の間にチャネル領域１０８の右側部分１１８
に右側電荷保存領域１１６を形成する。
【００１７】 薄い（トンネル）酸化物層１２０Ｌ、窒化物層１２２Ｌ、絶縁酸化物層１２４
Ｌをコントロールゲート電極１１４の左側に及びコントロールゲート１１４の左
側に対する半導体基板１０２の部分上に緊密に層状に形成し（図１に図示するよ
うに）、左側のＯＮＯ誘電体複合層を形成する。１つの好ましい実施の形態にお
いて、酸化物層１２０Ｌ、１２４Ｌの各々は約１００ミクロンの厚さである一方
、窒化物層は約５０ミクロンの厚さである。左側ＯＮＯ誘電体構造体は、中央チ
ャネル部分１１２及び左側拡散領域１０６の間にチャネル領域１０８の左側部分
１２８に左側電荷保存領域１２６を形成する。右側領域１１６及び左側領域１２
６の各々は１ビットのデータを保存することができる。
【００１８】 これらの誘電体構造体は、薄いトンネル酸化物と絶縁性酸化物との間に窒化物
層を挟持することにより形成されるものとして図示したが、それに代えて、Ｓｉ
Ｏ2／Ａｌ2Ｏ3／ＳｉＯ2のようなその他の誘電体構造体を使用することもできる
。同様に、これらの誘電体構造体は構造体１００の左側及び右側の全体を覆う必
要はなく、これらはその夫々の拡散領域の端縁とコントロールゲート１１４との
実質的な間にて半導体基板１０２上に位置するようにすればよい（例えば、図４
Ｆ参照）。
【００１９】 ポリシリコン１３０はワードラインとして使用される。ワードライン１３０は
コントロールゲート１１４に電気的に接続され且つ左側及び右側ＯＮＯ誘電体複
合層の頂部にある。その結果、当該技術分野にて既知であるように、ワードライ
ン１３０に十分な電圧を印加すると、チャネル領域１０８の中央チャネル部分１
１２にのみＬチャネルが発生する。
【００２０】 セル構造体１００は、記憶装置セルの二次元的アレーにて利用されることが好
ましい。該アレー中の各横列に対しそれぞれの各横列内のセルは、共通のワード
ライン１３０−ｌ乃至１３０−ｎを共有する。縦横列の各々に対して、それぞれ
の各縦列中のセルのドレーン及びソースはそれぞれ、好ましくは一対の埋め込ん
だビット線を介してその縦列中のその他のセルのドレーン及びソースに接続され
ており、このため、必要とされる金属接続部を最小にする。このように、記憶装
置アレー中のセルの各々は、プログラム化、読み取り及び消去作用のため、特定
の埋め込んだ対のビット線を同時に選び且つ適宜にバイアスさせることにより、
ワードライン１３０を介して呼び出すことができる。このように、セルのアレー
を呼び出すためには、全体として標準的な呼び出し回路を必要とする。更に、セ
ルの各々は、２ビットの情報を保存する限り、アクセスしたセル中に保存した対
の特定のビットを選ぶために所望の縦列をバイアスする特徴的な方法が必要とさ
れる。
【００２１】 図２Ａ及び図２Ｂには、本発明の２ビット不揮発性記憶装置構造体１００の作
用／バイアス原理が図示されている。上述の如く、２ビット不揮発性記憶装置構
造体１００において、１ビットのデータをそれぞれ左側及び右側電荷保存領域１
１６、１２６の各々にて保存し且つ局部的に配置することができる。以下に説明
するように、セル１００のプログラム及び読み取り方向を逆にすることにより、
２つの電荷格納領域の各々の間の干渉を回避することができる。図２Ａには、「
右側ビット」のプログラミング及び読み取り状態が図示されている。右側ビット
をプログラム化するため、右側拡散領域をドレーンとして処理し（４乃至６Ｖの
電圧を印加することにより）、また、左側拡散領域をソースとして処理する(高
温−ｅプログラム用として０Ｖ又は低電圧を印加することにより)。右側ビット
を読み取るため、左側拡散領域をドレーンとして処理し（１．５乃至２．５Ｖの
電圧を印加することにより）、また、右側拡散領域をソースとして処理する（０
Ｖの電圧を印加することにより）。図２Ｂに図示するように、左側保存領域をプ
ログラム化し且つ読み取るため、同様の操作を使用することができる。
【００２２】 上記に教示した修正した高温−ｅプログラミングアプローチ法に加えて、セル
１００をプログラム化するために二次的なイオン注入法を利用してもよい。この
プログラミングアプローチ法において、本体電圧は約−３Ｖまで低い一方、ドレ
ーンは３Ｖに保持され、ソースは０Ｖ及びゲートは６乃至１０Ｖに保持される。
何れの場合でも、プログラミング電流に対してより薄い酸化物層を呈するこの新
規な構造体は、より低い全体的な電圧にてより迅速にプログラミングすることを
許容する。
【００２３】 図３に示すように（この場合、電荷は右側電荷保存領域内で保存してある）、
局部的な捕集電子は、異なる方向に読み取った場合、異なる閾値電圧を呈する。
第一の線は、右側拡散領域がドレーンとして使用されるとき（プログラミングス
テップと同一の方向）、閾値電圧を示す。第二の線は、左側拡散領域がドレーン
として使用される時（プログラミングステップの逆）、閾値電圧を示す。これら
２本の線から理解し得るように、２ビットセル構造体１００にて使用される読み
取り及びプログラム化方向を逆にすることにより、より効率的な閾値電圧の動作
が得られる。この設計の特徴を利用することにより、セルの両側部が情報を保存
し得るようにプログラム化された場合でさえ、左側又は右側拡散領域の何れかを
ドレーンとして選ぶことにより単一ビットの閾値電圧のみが読み取られる。
【００２４】 同時に１ビット又は同時に２ビットずつ、これの２ビットの保存セルを消去す
ることができる。零又はマイナスゲート電極に相応する拡散端子の双方にて高電
圧が印加されるならば、それら２つのビットは共に消去される。零又はマイナス
ゲート電圧にのみ相応する高電圧が単一の拡散端子に印加されるならば、単一の
ビットのみが消去される。中央単一酸化物領域であるため、このセルの設計によ
り過剰消去現象が回避される。このように、保存領域１１６、１２６の閾値電圧
が過剰消去された場合でさえ、依然として中央の単一の酸化物領域により有効な
閾値が決定される。その結果、その構造体の消去した閾値電圧は極めて小さく、
従って、低出力の用途に適している。好ましい製造方法 本発明の２ビットセルの色々な可能な製造方法が存在する。特に、これらの方
法は、本発明の２ビット不揮発性記憶装置構造体を製造するための可能な方法の
単に一例を示すものに過ぎないという理解に基づいて、以下に３つの好ましい方
法を開示する。第一の製造方法 図１の２ビット不揮発性記憶装置構造体のｎチャネル型式のものを製造する第
一の可能な方法が図面の図３Ａ乃至図３Ｈに図示されている。図３Ａに図示する
ように、周知の標準的な技術の任意の方法により半導体基板の閾値電圧を調節し
且つゲート酸化物層１０２を形成した後、一連のポリシリコンゲート１１４をパ
ターン化するためにビットラインマスクが使用される。次に、図３Ｂに図示する
ように、熱成長及び／又は堆積によってＯＮＯＮ(酸化物／窒化物／酸化物／窒
化物)層が形成される。
【００２５】 次に、自己整合型注入発生器により図３Ｃに図示するように、ソース及びドレ
ーンに対するＮ＋拡散領域を埋め込んだ。勿論、当該技術分野の当業者に理解さ
れるように、半導体基板１０２がｐ型ではなくて、ｎ型であるならば、それに代
えて、Ｐ＋拡散領域を埋め込むことになる。
【００２６】 次に、図３Ｄに図示するように、従来技術（又は、好ましくは米国特許第５，
７１６，６７３号に開示された技術）を使用して、スピンオブガラス（Ｓｐｉｎ
ｏｆ Ｇｌａｓｓ）（ＳｉＯ2）（「ＳＯＧ」）を堆積させ、コントロールゲ
ートを形成するポリシリコンの頂部のＯＮＯＮ構造体を露出させるべく、エッチ
ングバックする。その後、図３Ｅ及び図３Ｆに示すように、頂部ポリのＯＮＯＮ
膜をエッチングし、ＳＯＧを除去する。最後に、図３Ｇ及び図３Ｈに図示するよ
うに、頂部窒化物層を除去し、ワードラインマスクに従って第二のポリシリコン
層１３０を堆積させる。このようにして、ポリシリコン層１３０は、コントロー
ルゲート１１４と導電可能に接触している。第二の製造方法 図１の２ビット不揮発性記憶装置構造体を製造する第二の可能な方法が図面の
図４Ａ乃至図４Ｈに図示されている。図４Ａに図示するように、基板の閾値電圧
を調節した後、熱成長及び／又は堆積により半導体基板上にＯＮＯ(酸化物／窒
化物／酸化物)層を形成する。
【００２７】 第二に、図４Ｂに図示するように、ＣＶＤ窒化物をパターン化し、次に、ポリ
スペーサを形成するために、ビットラインマスクを使用する。次に、自己整合し
たイオン注入は、図４Ｃに図示するように、ソース及びドレーンに対する埋め込
んだＮ＋拡散領域を生じさせる。その後、ＣＶＤ窒化物層を除去し(図４Ｄ)、ま
た、スペーサ領域外の窒化物層も除去する(図４Ｅ)。次に、図４Ｆ及び図４Ｇに
図示するように、ポリスペーサを除去し、ゲート酸化物を清浄にし、また、より
優れた品質となるように再成長させることができる。最後に、図４Ｈに図示する
ように、ワードラインマスクによりパターンのワードラインに従ってポリシリコ
ンラインを堆積させる。第三の製造方法 図１の２ビット不揮発性記憶装置構造体を製造する第三の可能な方法が図面の
図５Ａ乃至図５Ｊに図示されている。図５Ａに示すように、閾値電圧を調節し且
つゲート酸化物を形成した後、ポリシリコン層(ポリ１)及びシリコン窒化物層を
堆積させる。第一に、ポリゲートをパターン化するためにビットラインマスクを
使用する（図５Ａ）。第二に、酸化物を堆積させ且つエッチングバックすること
により酸化物スペーサを形成する(図５Ｂに図示するように)。次に、自己整合し
た注入は、ソース及びドレーンに対する埋め込んだＮ＋拡散領域を生じさせる(
図５Ｃ)。図５Ｄ及び図５Ｅに図示するように、酸化物スペーサを除去し、熱成
長及び堆積によりＯＮＯＮ（酸化物／窒化物／酸化物／窒化物）層を形成する。
次に、ＳＯＧ層を堆積させ且つエッチバックしてポリシリコンコントロールゲー
ト１１４の頂部にてＯＮＯＮ膜を露出させる（図５Ｆ）。その後、コントロール
ゲート１１４のＯＮＯＮ膜をエッチングし（図５Ｇ）、ＳＯＧを除去する（図５
Ｈ）。最後に、頂部窒化物層を除去し（図５Ｉ）、第二のポリシリコン層（ポリ
２）を堆積させ、ワードラインマスクによりパターン化してワードライン１３０
にする（図５Ｊ）。
【００２８】 従来のＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭと比較して、フローティング
ゲートが存在しない場合、構造体１００を製造する方法は遥かに簡単である。こ
のように、フローティングゲートを形成し、また、コントロールゲートとフロー
ティングゲートとの間を絶縁するといった、フローティングゲートに関係する従
来技術の色々な難点が防止される。更に、中央単一酸化物層（構造体の主たる閾
値電圧を示す）が存在すること、及び左側及び右側保存領域がチャネルの全体を
制御し得ないこと（「過剰消去」を生じる可能性がある）のため、過剰消去現象
が防止される。
【００２９】 構造体１００のゲート結合比率（「ＧＣＲ」）は１００％である。その結果、
この構造体と組み合わせて使用されるプログラム電圧及び消去電圧の双方は、標
準的なＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭセルのプログラム電圧及び消去
電圧よりも低くなる可能性がある。これらの低いプログラム電圧及び消去電圧の
結果として、必要なポンピング力はより小さくてよい。更に、これらの低電圧は
、回路及びプロセスのオーバーヘッドを解放する。
【００３０】 著しく改良されたＧＣＲの同様の結果は、構造体１００の読み取り電流が標準
型のＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭセルの電流よりも遥かに高電流な
ことである。このように、本発明の構造体により、より高性能のセルを実現する
ことができる。
【００３１】 中央の単一酸化物１１０の厚さをより薄くすることでプログラムの速度を増す
ことができる。セルは制限された低Ｖｔ分布程度であるため、低パワーの用途に
適している。最後に、構造体１００のビット当たりのコストは、その二重密度及
びその製造方法が簡単なので、標準的な記憶装置よりも著しく低い。
【００３２】 上記の説明及び図面は、単に本発明を説明し且つ図示するものにしか過ぎず、
本発明はこの説明にのみ限定されるものではない。上記の開示を参照した当該技
術分野の当業者は、本発明の範囲から逸脱せずに改変例及び変更例を具体化する
ことが可能であろう。
【図面の簡単な説明】
【図１】 本発明による２ビット不揮発性記憶装置セルのワードラインに沿った断面図で
ある。
【図２】 ２Ａは、本発明による２ビット不揮発性記憶装置セル内のビットの各々をプロ
グラム化し且つ読み取るときの電子の流れを示すワードラインに沿った断面図で
ある。 ２Ｂは、本発明による２ビット不揮発性記憶装置セル内のビットの各々をプロ
グラム化し且つ読み取るときの図２Ａとは逆の電子の流れを示すワードラインに
沿った断面図である。
【図３】 本発明の２ビット不揮発性セル構造体により示される閾値電圧に対するプログ
ラム及び読み取りステップの方向を逆にすることの効果を示すグラフである。 ３Ａは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用されるステップのワードラインに沿った断面図である。 ３Ｂは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａと異なるステップのワードラインに沿った断面図である。 ３Ｃは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂと異なるステップのワードラインに沿った断面図で
ある。 ３Ｄは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂ、図３Ｃと異なるステップのワードラインに沿った
断面図である。 ３Ｅは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂ、図３Ｃ、図３Ｄと異なるステップのワードライン
に沿った断面図である。 ３Ｆは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅと異なるステップのワー
ドラインに沿った断面図である。 ３Ｇは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆと異なるステッ
プのワードラインに沿った断面図である。 ３Ｈは、本発明による２ビット不揮発性記憶装置セルを製造する第一の方法に
て採用される図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆ、図３Ｇと異な
るステップのワードラインに沿った断面図である。
【図４】 ４Ａは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用されるステップのワードラインに沿った断面図である。 ４Ｂは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａと異なるステップのワードラインに沿った断面図である。 ４Ｃは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂと異なるステップのワードラインに沿った断面図で
ある。 ４Ｄは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂ、図４Ｃと異なるステップのワードラインに沿った
断面図である。 ４Ｅは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂ、図４Ｃ、図４Ｄと異なるステップのワードライン
に沿った断面図である。 ４Ｆは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅと異なるステップのワー
ドラインに沿った断面図である。 ４Ｇは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆと異なるステッ
プのワードラインに沿った断面図である。 ４Ｈは、本発明による２ビット不揮発性記憶装置セルを製造する第二の方法に
て採用される図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆ、図４Ｇと異な
るステップのワードラインに沿った断面図である。
【図５】 ５Ａは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用されるステップのワードラインに沿った断面図である。 ５Ｂは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａと異なるステップのワードラインに沿った断面図である。 ５Ｃは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂと異なるステップのワードラインに沿った断面図で
ある。 ５Ｄは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃと異なるステップのワードラインに沿った
断面図である。 ５Ｅは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄと異なるステップのワードライン
に沿った断面図である。 ５Ｆは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅと異なるステップのワー
ドラインに沿った断面図である。 ５Ｇは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆと異なるステッ
プのワードラインに沿った断面図である。 ５Ｈは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、図５Ｇと異な
るステップのワードラインに沿った断面図である。 ５Ｉは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、図５Ｇ、図５
Ｈと異なるステップのワードラインに沿った断面図である。 ５Ｊは、本発明による２ビット不揮発性記憶装置セルを製造する第三の方法に
て採用される図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆ、図５Ｇ、図５
Ｈ、図５Ｉと異なるステップのワードラインに沿った断面図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ル，タオ・チェン 台湾 高雄市サン−ミン・ディストリク ト，ニュー−チャン・ストリート，レイン １，ナンバー 36 (72)発明者 ワン，マム・ツン 台湾 新竹市サイエンス−パーク・ロー ド，レイン 162，アリー ３，ナンバー 18 (72)発明者 シュー，ダー・シン 台湾 新竹市セクション １，クァン− フ・ロード，８エフ−１，ナンバー 36 (72)発明者 チャン，ヤオ・ウェン 台湾 新竹市グァン・ドン・ロード，レイ ン 23，５エフ−１，ナンバー 21 Ｆターム(参考） 5F083 EP18 EP24 EP25 EP26 EP27 ER02 ER14 JA03 PR09 ZA21 5F101 BA45 BA47 BB04 BC11 BF05

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ２ビットのデジタル情報を保存する不揮発性半導体記憶装置
    デバイスにおいて、 １つの導電率型式の半導体基板と、 該半導体基板に形成された右側拡散領域であって、前記半導体基板の導電率型
    式と反対の導電率型式の前記右側拡散領域と、 該右側拡散領域と別個に前記半導体基板に形成され、これにより、前記右側及
    び左側拡散領域の間にチャネル領域を形成する左側拡散領域であって、前記右側
    拡散領域と同一の導電率型式である前記左側拡散領域と、 前記チャネル領域の中央チャネル部分に形成されたゲート絶縁膜と、 該ゲート絶縁膜に形成されたコントロールゲート電極と、 前記中央チャネル部分と前記右側拡散領域との間にて前記チャネル領域の右側
    部分上に形成された右側電荷保存領域であって、右側誘電体構造体と関係した前
    記右側電荷保存領域と、 前記中央チャネル部分と前記左側拡散領域との間にて前記チャネル領域の左側
    部分上に形成された左側電荷保存領域であって、左側誘電体構造体と関係した前
    記左側電荷保存領域とを備える、不揮発性半導体記憶装置デバイス。
  2. 【請求項２】 請求項１の不揮発性半導体記憶装置デバイスにおいて、前記
    右側誘電体構造体が、前記チャネル領域の前記右側部分上で前記半導体基板上の
    右側の薄い酸化物層と、前記右側の薄い酸化物層上の右側窒化物層と、該右側窒
    化物層上の右側絶縁酸化物層とを備える、不揮発性半導体記憶装置デバイス。
  3. 【請求項３】 請求項２の不揮発性半導体記憶装置デバイスにおいて、前記
    左側誘電体構造体が、前記チャネル領域の前記左側部分上で前記半導体基板上の
    左側の薄い酸化物層と、前記左側の薄い酸化物層上の左側窒化物層と、該左側窒
    化物層上の左側絶縁酸化物層とを備える、不揮発性半導体記憶装置デバイス。
  4. 【請求項４】 請求項１の不揮発性半導体記憶装置デバイスにおいて、前記
    右側誘電体構造体が、前記チャネル領域の前記右側部分上で前記半導体基板上の
    右側の薄い酸化物層と、前記右側の薄い酸化物層上の右側酸化アルミニウム層と
    、該右側窒化物層上の右側絶縁酸化物層とを備える、不揮発性半導体記憶装置デ
    バイス。
  5. 【請求項５】 請求項４の不揮発性半導体記憶装置デバイスにおいて、前記
    左側誘電体構造体が、前記チャネル領域の前記左側部分上で前記半導体基板上の
    左側の薄い酸化物層と、前記左側の薄い酸化物層上の左側酸化アルミニウム層と
    、該左側窒化物層上の左側の絶縁酸化物層とを備える、不揮発性半導体記憶装置
    デバイス。
  6. 【請求項６】 ２ビットのデジタル情報を保存する不揮発性半導体記憶装置
    デバイスの製造方法において、 １つの導電率型式の半導体基板上に薄い酸化物層を形成することと、 前記薄い酸化物層の選んだ部分上にポリシリコンコントロールゲートを堆積さ
    せ、これにより前記薄い酸化物層の露出した部分が残るようにすることと、 前記ポリシリコンコントロールゲート及び前記薄い酸化物層の露出した部分の
    頂部にＯＮＯＮ構造体を形成することと、 前記薄い酸化物の露出した部分の下方にて半導体基板にイオンを注入し、該半
    導体基板に同一の導電率型式の右側及び左側拡散領域を形成することと、 前記薄い酸化物の露出した部分上にスピンオブガラス層を堆積させることと、 前記ポリシリコンコントロールゲートの頂部から前記ＯＮＯＮ構造体をエッチ
    ングすることと、 前記スピンオブガラス層を除去することと、 前記ＯＮＯＮ構造体から頂部の窒化物層を除去することと、 構造体の全体に亙ってポリシリコンワードライン層を堆積させることとを備え
    る、製造方法。
  7. 【請求項７】 ２ビットのデジタル情報を保存する不揮発性半導体記憶装置
    デバイスの製造方法において、 半導体基板の頂部にＯＮＯ構造体を形成することと、 前記ＯＮＯ構造体の一部分上に酸化物ストリップを堆積させることと、 前記酸化物ストリップの両側部に隣接してポリシリコンスペーサを形成するこ
    とと、 前記酸化物ストリップ及び隣接する前記ポリシリコンスペーサにより覆われな
    い半導体基板の部分の下方にて該半導体基板内にイオンを注入することと、 前記酸化物ストリップ及び前記ＯＮＯ構造体の酸化物層の露出した部分を除去
    することと、 窒化物層の露出した部分をエッチングすることと、 前記ポリシリコンスペーサを除去すること、 前記半導体記憶装置デバイスの全体に亙って前記ＯＮＯ構造体の底部酸化物上
    にポリシリコンラインを堆積させることとを備える、製造方法。
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