CN1376313A - 用于双位存储的非易失性存储器结构及其制造方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000015654 memory Effects 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical group C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 claims 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 2
- 230000006978 adaptation Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 9
- 230000008520 organization Effects 0.000 description 8
- 238000007667 floating Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本申请公开了一种单元非易失性半导体存储器件,用于存储两位信息。此器件具有一个导电类型的半导体衬底和形成在相反导电类型的半导体衬底中的右和左扩散区。在左和右扩散区之间形成沟道区。在沟道区的中央沟道部分上形成具有薄的栅氧化物膜的控制栅。右电荷存储区形成在中央沟道部分和右扩散区之间的沟道部分的右部分上。左电荷存储区形成在中央沟道部分和左扩散区之间的沟道区的左部分上。左和右电荷存储区都具有半导体衬底上的薄氧化物层、薄氧化物层上的氮化物层和氮化物层上的绝缘氧化物层。每个右和左电荷存储区都能够存储一位信息,此信息可以通过标准EPROM技术的微小调整来编程和读取。还公开了这种新型单元的制造方法。
Description
发明背景
1.发明领域
本发明一般涉及非易失性数字存储器，特别涉及改进的可编程非易失性存储器(例如传统的EEPROM或快速EEPROM)的单元结构及其制造方法，这种非易失性存储器存储两位信息。
2.背景技术
非易失性存储器件例如EPROM、EEPROM和快速EPROM器件通常包含作为存储单元的晶体管矩阵，所述存储单元用于存储一位信息。该矩阵中的每个晶体管都具有形成在n或p型半导体衬底上的源和漏区、形成在半导体衬底表面上且至少位于源和漏区之间的薄隧道介电层、位于绝缘层上用于保持电荷的浮栅(由多晶硅形成)、控制栅和位于浮栅和控制栅之间的多晶硅间介质。
通常，多晶硅间介质由二氧化硅(SiO2)的单层构成。然而，近来的氧化物/氮化物/氧化物复合体(有时称为ONO结构)已经用来代替二氧化硅，因为它们比起单一的氧化物层来说显示了低的电荷泄露(参见Chang et al.的美国专利No.5,619,052)。
Eitan的美国专利No.5,768,192公开了ONO结构(以及其它的电荷俘获介质)已经用作绝缘体和浮栅。图1显示了Eitan中公开的先有技术结构。Eitan教导通过在相反的方向上(即颠倒“源”和“漏”)编程和读此晶体管器件，缩短了编程时间，且在显示的阈电压方面仍然得到了很大的提高。Eitan建议此结果对减小编程时间同时防止“穿通”是有用的(即不考虑施加的阈电平，横向电场强大得足以将电子拉到漏的条件)。
半导体存储工业已经探索了各种技术和方案来降低非易失性存储器的位成本。两个更重要的方案是尺寸收缩和多级存储。多级存储(经常称为多级单元)指的是单个单元可以代表多于一位的数据。在传统的存储单元设计中，两个不同的电平例如0V和5V(结合一些电压裕度)只代表一位，即代表0或1。在多级存储中，需要多个电压范围/电流范围来给多位数据编码。多个范围导致了范围之间的裕度的减小，并且需要改进的设计技术。结果，多级存储单元难以设计和制造。有些显示了差的可靠性。有些具有比常规的一位单元更慢的读取速度。
据此，本发明的目的是制造非易失性存储结构，通过提供能够存储两位数据的结构实现费用节约，这样使非易失性存储器的尺寸加倍。对于此单元结构来说，与本发明的目的结合的是不需用减小的裕度或改进的设计技术来操作。
通过本附图、说明书和权利要求，对本领域技术人员来说上述和其它目的将变得更加明了。
发明综述
本申请公开了一种单一单元非易失性半导体存储器件，用于存储两位信息。此器件具有一种导电类型的半导体衬底和形成在相反导电类型的半导体衬底中的右和左扩散区。沟道区形成在左和右扩散区之间。在沟道区的中央沟道部分上形成具有薄的栅氧化物膜的控制栅。右充电存储区形成在中央沟道部分和右扩散区之间的沟道区的右部分上方。左电荷存储区形成在中央沟道部分和左扩散区之间的沟道区的左部分上方。右和左电荷存储区具有在半导体衬底上的薄氧化物层、在薄氧化物层上的氮化物层和在氮化物层上的绝缘氧化物层。每个右和左电荷存储区能够存储一位信息，此信息能够通过标准的EPROM技术的最小调节来编程和读取。
此单元可以通过下列方法来制造：(1)在一种导电类型的半导体衬底上形成一薄氧化物层；(2)在选的部分薄氧化物层上淀积一多晶硅控制栅，于是露出部分薄氧化物层；(3)在多晶硅控制栅顶上和裸露的部分薄氧化物层上形成一ONON结构；(4)将离子注入到位于裸露的部分薄氧化物下方的半导体衬底中，在半导体衬底中形成相同导电类型的左、右扩散区；(5)裸露的部分薄氧化物上淀积一旋涂玻璃层；(6)蚀刻多晶硅控制栅顶上的ONON结构；(7)除去旋涂玻璃层；和(8)从ONON结构去除顶部氮化层；以及(9)在整个结构上淀积多晶硅字线层。
本发明的新颖的存储单可通过以下步骤的另一种方法来制造：(1)在一半导体衬底的顶上形成一ONON结构；(2)在部分ONO结构上淀积氧化物带；(3)与氧化物带的两侧相邻形成多晶硅间隔调整层；(4)将离子注入到位于没有被氧化物带和相邻的多晶硅间隔调整层覆盖的那部分半导体衬底下方的半导体衬底中；(5)除去氧化物带和ONO结构的氧化物层的裸露部分；(6)蚀刻氮化物层的裸露部分；(7)除去多晶硅间隔调整层；和(8)在整个半导体存储器的ONO结构的底部氧化物上淀积多晶硅线。
附图的简要描述
图1是沿着根据本发明的双位非易失性存储单元的字线剖取的截面图；
图2A和2B是沿着字线剖取的截面图，示出了根据本发明在双位非易失性存储单元的每位的编程和读取中的电子流。
图3是由本发明的双位非易失性单元结构显示出的在编程和读取步骤的相反方向上对阈电压的效果曲线图；
图3A-3H是沿着字线剖取的截面图，示出了用于制造根据本发明的双位非易失性存储单元的第一制造方法中所采用的各个步骤；
图4A-4H是沿着字线剖取的截面图，示出了用于制造根据本发明的双位非易失性存储单元的第二制造方法中所采用的各个步骤；
图5A-5J是沿着字线剖取的截面图，示出了用于制造根据本发明的双位非易失性存储单元的第三制造方法中所采取的各个步骤；
实施本发明的最佳模式
本发明可以以许多不同的形式来实施，并且可以通过各种不同的制造工艺来制造，附图中示出并且在这里讨论了一个具体实施例和三个具体的制造方法，同时应理解本公开只是作为发明原理的例证，不是要将本发明限定于所说明的实施例。
图1显示了根据本发明的双位非易失性存储结构100。存储结构100是基于半导体衬底102的。如本领域中所公知，可以掺杂半导体衬底102形成P型或n型衬底。为了阐明本发明的性质，仅仅说明了基于p型半导体衬底的单元作为参考。然而，本领域技术人员应理解，本发明同样可以应用于基于n型半导体衬底的单元，应理解进行类似的调整即可。
在半导体衬底102中形成右扩散区或沟道104，并且具有与衬底102的导电类型相反的导电类型。左扩散区或沟道106与右扩散区104隔开形成在半导体衬底102中，这样在右和左扩散区104和106之间形成沟道区108。左和右扩散区具有相同的导电类型(在本公开的实施例中是n+)。
本领域普通技术人员知道，MOS晶体管中的扩散区104、106在零偏压状态下是没有区别的；在施加端电压，当源偏置高于漏偏置之后，才能确定每个扩散区所起的作用。
结构100还包括形成在沟道区108的中央沟道部分112上的栅绝缘膜层110(栅氧化物层)。当给控制栅电极施加高电压时，栅绝缘膜层110要有能防止击穿所需的厚度。控制栅电极114是位于栅氧化物层110上的多晶硅层。如下所述，控制栅114还起使左和右存储“单元”彼此绝缘的作用。
薄(隧道)氧化物层120R、氮化物层122R和绝缘氧化物层124R均匀层叠在控制栅电极114的右侧和属于控制栅114右侧的那部分半导体衬底102上(如图1所示)，形成右ONO介电复合体层。在最佳实施例中，氧化物层120R和124R均为约100微米厚，而氮化物层大约50微米厚。右介电结构在中央沟道部分112和右扩散区104之间的沟道区108的右部分118上形成了右电荷存储区116。
薄(隧道)氧化物层120L、氮化物层122L和绝缘氧化物层124L均匀层叠在控制栅电极114的左侧和属于控制栅114左侧的那部分半导体衬底102上(如图1所示)，形成左ONO介电复合体层。在最佳实施例中，氧化物层120L和124L均为约100微米厚，而氮化物层大约50微米厚。左ONO介电复合体层在中央沟道部分112和左扩散区106之间的沟道区108的左部分128上形成了左电荷存储区126。右和左区116、126每个都能够存储一位数据。
尽管已经说明了这些介电结构，通过在薄隧道氧化物和绝缘氧化物之间夹持氮化物层而形成，但也可以采用其它的介电结构，例如SiO2/Al2O3/SiO2。同样，这些介电结构不需要覆盖结构100的整个左和右侧，反而不如只位于基本上在各个扩散区的边缘和控制栅114之间的半导体衬底112上(参见图4F)。
多晶硅130用作字线。字线130与控制栅114电连接，并位于左和右ONO介电复合体层的顶部上。然后，如本领域所知道的，在字线130上施加足够的电压，只在沟道区108的中央沟道区112中诱发形成n沟道。
最好在存储单元的二维阵列中采用单元结构100。对于阵列中的每一行，每个行中单元共享公用字线130-1至130-n。关于每个列，各个列中的单元的源和漏最好通过埋置的位线对分别连接到那一列的其它单元的漏和源，这样使所需要的金属连接最少。这样，通过同时选择和适当偏置用于编程、读取和擦除操作的特定的埋置位线对，可以通过字线130给存储阵列中的每个单元选址。这样，给单元的阵列选址通常需要标准的选址电路。另外，由于每个单元存储两位信息，需要给所希望的列加偏置的唯一方法，能实现从存储在存取单元中的对特定选择的位。
图2A和2B显示了本发明的双位非易失性存储结构100的工作/加偏置的原理。如上所述，在双位非易失性存储结构100中，可以存储一位数据，且此一位数据分别定位在每个右和左电荷存储区116和126处。如下面将要描述的，通过颠倒单元100的编程和读取方向，可以避免两个电荷存储区之间的干扰。图2A表示“右位”的编程和读取。为了给右位编程，将右扩散区处理为漏(通过施加4-6V的电压)，将左扩散区处理为源(通过施加0V或用于热e编程的低电压)。为了读取此右位，将左扩散区处理为漏(通过施加1.5-2.5V电压)，将右扩散区104处理为源(通过施加0V电压)。如图2B所示，也可以采用类似的操作来编程和读取左存储区。
除了上述改良的热电子编程方案，也可以采用二次离子注入来编程单元100。在此编程方案中，将体电压降到大约-3V，而漏保持在3V，源保持在0V，栅保持6-10V。在任何情况下，此新型结构以更薄的氧化物层提供给编程电流，使得在更低的总电压下可以更快的编程。
如图3所示(其中电荷存储在右电荷存储区中)，如果在不同的方向读取，局部的俘获电子显示了不同的阈电压。第一线表示当右扩散区用作漏(与编程步骤中的方向相同)时的阈电压。第二线表示当左扩散区用作漏(编程步骤的反向)时的阈电压。从这两条线可以看出，通过颠倒用在双位单元结构100中的读取和编程方向，可以显示更有效的阈电压性能。通过利用这种设计方案，即使给单元的两侧编程以存储信息，通过选择左或右扩散区为漏也可以只读取一位阈电压。
通过同时一位或同时两位可以对这些双位存储单元进行擦除。如果在与零或负栅压对应的两个扩散端施加高电压，可以将两位一起擦除。如果在只与0或负栅压对应的单个扩散端施加高电压，只擦除一位。由于中央的单个氧化物区，由该单元设计可以避免过擦除现象。这样，即使过擦除了存储区116和126的阈电压，通过中央的单个氧化物区，仍然可以确定有效的阈电压。结果，此结构的擦除阈电压安排得非常严格，这样适于低功率应用。最佳制造方法
本发明存在各种可能的制造双位单元的方法，尤其是下面所公开的三个最佳方法。应理解这些工艺仅仅是可能工艺的举例，通过这些工艺可以制造本发明的双位非易失性存储结构。第一制造方法
用于制造图1的n沟道型双位非易失性存储结构的第一种可能的方法示于图3A-3H中。如图3A所示，通过任何已知的标准技术调整了半导体衬底的阈电压和形成了栅氧化层102之后用位线掩模来构图-系列多晶硅栅114系列。然后如图3B所示，通过热生长和/或淀积形成ONON(氧化物/氮化物/氧化物/氮化物)层。
然后，如图3C所示，自对准注入为源和漏生成埋置的N+扩散区。当然，本领域技术人员应当理解，如果半导体衬底102是n型而不是p型，应当埋置的则代之以P+扩散区。
然后，如图3D所示，利用传统的技术(或者最好用美国专利No.5,716,673公开的技术)淀积旋涂玻璃(SiO2)(“SOG”)层，并且深腐蚀以露出多晶硅顶部上的ONON结构，形成控制栅114。此后，如图3E和3F所示，蚀刻多晶硅顶部的ONON膜，并除去SOG。最后如图3G和3H所示，除去顶部的氮化物层，根据字线掩模淀积第二多晶硅层130。以这种方式，多晶硅层130与控制栅114导电接触。第二制造方法
用于制造图1的双位非易失性存储结构的第二种可能的方法示于图4A-4H中。如图4A所示，调整衬底的阈电压之后，通过热生长和/或淀积在半导体衬底上形成ONON(氧化物/氮化物/氧化物/氮化物)层。
第二，如图4B所示，采用位线掩模来构图CVD氮化物，然后形成多晶硅间隔调整层。然后，自对准离子注入为源和漏产生埋置的N+扩散区，如图4C所示。此后，除去CVD氮化物层，并且间隔调整层区外侧的氮化物层也除去(图4E)。然后，如图4F和4G所示，除去多晶硅间隔调整层，清洁栅氧化物并且为了更好的质量可以再生长。最后，如图4H所示，通过字线掩模根据字线图形淀积多晶硅线。第三制造方法
用于制造图1的双位非易失性存储结构的第三种可能的方法示于图5A-5J中。如图5A所示，调整阈电压和形成栅氧化物之后，淀积多晶硅层(多晶硅1)和氮化硅层。首先，利用位线掩模来构图多晶硅栅(图5A)，其次，通过淀积氧化物和深腐蚀形成氧化物间隔调整层(如图5B所示)。然后，自对准注入为源和漏产生埋置的N+扩散区(图5C)。如图5D和5E所示，除去氧化物间隔调整层，通过热生长和/或淀积形成ONON(氧化物/氮化物/氧化物/氮化物)层。然后淀积SOG层并且深腐蚀以露出多晶硅控制栅114顶上的ONON膜(图5F)。此后，蚀刻控制栅114上的ONON膜(图5G)，除去SOG(图5H)。最后，除去顶部的氮化物层(图5I)，通过字线掩模淀积并构图的第二多晶硅层(多晶硅2)成为字线130(图5J)。
与传统的EEPROM或快速EEPROM相比，由于没有浮栅，结构100的制造工艺非常简单。这样可以避免现有技术中关于浮栅的各种困难，例如浮栅的制造以及控制和浮栅之间的绝缘。另外由于中央的单个氧化物区(此区显示了此结构的主要阈电压)以及左和右存储区(将被“过擦除”)不能控制整个沟道，避免了过擦除现象。
结构100的栅耦合比(“GCR”)为100％。结果，结合此结构所用的编程和擦除电压可以比标准的EEPROM或快速EEPROM单元的编程和擦除电压低。这些更低的编程和擦除电压所导致的结果是需要更小的激励。另外这些更低的电压节省了电路和工艺的额外费用。
与大大提高的GCR类似的结果是结构100的读取电流明显高于标准的EEPROM或快速EEPROM单元。这样利用本发明的结构可以得到更高的性能。
通过更薄的中央的单个氧化物110可以提高编程速度。由于严格配置的低Vt分布，此单元适于低功率应用。最后，由于其双密度和简单的制造工艺，结构100的每位的成本显著低于标准存储器。
前面的描述和附图仅仅解释和说明了本发明，但本发明并不限于此。在不离开本发明的范围的情况下，本领域技术人员看到本公开后可以对其作出修改和变化。
Claims (7)
1.一种非易失性半导体存储器件，用于存储两位数字信息，包括：
一种导电类型的半导体衬底；
形成在所述半导体衬底中的右扩散区，所述右扩散区具有与所述半导体衬底的导电类型相反的导电类型；
与所述右扩散区隔开形成在所述半导体衬底中的左扩散区，这样在所述右和左扩散区之间形成沟道区，所述左扩散区具有与所述右扩散区相同的导电类型；
形成在所述沟道区的中央沟道上的栅绝缘膜；
形成在所述栅绝缘膜上的控制栅电极；
右电荷存储区形成在所述中央沟道部分和所述右扩散区之间的所述沟道区的右部分上，所述右电荷存储区与右介电结构相连；和
左电荷存储区形成在所述中央沟道部分和所述左扩散区之间的所述沟道区的左部分上，所述左电荷存储区与左介电结构相连。
2.权利要求1的非易失性半导体存储器件，其中所述右介电结构包括：所述沟道区的所述右部分上的所述半导体衬底上的右薄氧化物层；所述右薄氧化物层上的右氮化物层和所述右氮化物层上的右绝缘氧化物层。
3.权利要求2的非易失性半导体存储器件，其中所述左介电结构包括：所述沟道区的所述左部分上的所述半导体衬底上的左薄氧化物层；所述左薄氧化物层上的左氮化物层和所述左氮化物层上的左绝缘氧化物层。
4.权利要求1的非易失性半导体存储器件，其中所述右介电结构包括：所述沟道区的所述右部分上的所述半导体衬底上的右薄氧化物层；所述右薄氧化物层上的右氧化铝层和所述右氮化物层上的右绝缘氧化物层。
5.权利要求4的非易失性半导体存储器件，其中所述左介电结构包括：所述沟道区的所述左部分上的所述半导体衬底上的左薄氧化物层；所述左薄氧化物层上的左氧化铝层和所述左氮化物层上的左绝缘氧化物层。
6.一种用于存储两位数字信息的非易失性半导体衬底的制造方法，包括：
在一种导电类型的半导体衬底上形成薄氧化物层；
在薄氧化物层的选择部分上淀积多晶硅控制栅，于是留下薄氧化层的裸露部分；
在多晶硅控制栅的顶部上和薄氧化物层的露出部分上形成ONON结构；
将离子注入到薄氧化物的露出部分下的半导体衬底中，在半导体衬底中形成相同导电类型的右和左扩散区；
在薄氧化物的露出部分上淀积旋涂玻璃；
从多晶硅控制栅的顶部蚀刻ONON结构；
除去旋涂玻璃层；
从ONON结构除去顶部的氮化物层；和
在整个结构上淀积多晶硅字线层。
7.一种用于存储两位数字信息的非易失性半导体衬底的制造方法，包括：
在半导体衬底的顶部上形成ONON结构；
在ONO结构的部分上淀积氧化物带；
形成邻接于氧化物带两侧的多晶硅间隔调整层；
将离子注入到没有被氧化物带和相邻的多晶硅间隔调整层覆盖的半导体衬底的部分下的半导体衬底中；
除去氧化物带和ONO结构的氧化物层的露出部分；
蚀刻氮化物层的露出部分；
除去多晶硅间隔调整层；和
在整个半导体存储器件上的ONO结构的底部氧化物上淀积多晶硅线。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38489699A | 1999-08-27 | 1999-08-27 | |
| US09/384,896 | 1999-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1376313A true CN1376313A (zh) | 2002-10-23 |
Family
ID=23519196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN00812125.7A Pending CN1376313A (zh) | 1999-08-27 | 2000-08-25 | 用于双位存储的非易失性存储器结构及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2003508920A (zh) |
| CN (1) | CN1376313A (zh) |
| AU (1) | AU7077900A (zh) |
| WO (1) | WO2001017030A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100587838C (zh) * | 2003-05-22 | 2010-02-03 | 飞思卡尔半导体公司 | 具有电荷存储位置的存储器 |
| CN1708812B (zh) * | 2002-12-02 | 2011-11-23 | 斯班逊有限公司 | 用于编程非易失性存储单元的改良系统 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE458249T1 (de) | 2001-03-15 | 2010-03-15 | Halo Inc | Doppelbit monos speicherzellgebrauch für breite programbandbreite |
| EP1300888B1 (en) * | 2001-10-08 | 2013-03-13 | STMicroelectronics Srl | Process for manufacturing a dual charge storage location memory cell |
| EP1313149A1 (en) | 2001-11-14 | 2003-05-21 | STMicroelectronics S.r.l. | Process for fabricating a dual charge storage location memory cell |
| DE10201304A1 (de) | 2002-01-15 | 2003-07-31 | Infineon Technologies Ag | Nichtflüchtige Halbleiter -Speicherzelle sowie zugehöriges Herstellungsverfahren |
| DE10205079B4 (de) * | 2002-02-07 | 2008-01-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
| JP2004056089A (ja) * | 2002-05-31 | 2004-02-19 | Sharp Corp | Ｉｃカード |
| US7042045B2 (en) * | 2002-06-04 | 2006-05-09 | Samsung Electronics Co., Ltd. | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure |
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| JP2004247436A (ja) | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
| JP2004342889A (ja) | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器 |
| JP2004348818A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
| JP2004348815A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置のドライバ回路及び携帯電子機器 |
| JP2004348817A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
| JP2004349308A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| JP2004349355A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、その冗長回路及び携帯電子機器 |
| JP4480955B2 (ja) | 2003-05-20 | 2010-06-16 | シャープ株式会社 | 半導体記憶装置 |
| US7238974B2 (en) | 2004-10-29 | 2007-07-03 | Infineon Technologies Ag | Semiconductor device and method of producing a semiconductor device |
| WO2006045278A1 (de) * | 2004-10-29 | 2006-05-04 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und verfahren zum herstellen einer halbleiterschaltungsanordnung |
| JP2007110024A (ja) * | 2005-10-17 | 2007-04-26 | Sharp Corp | 半導体記憶装置 |
| RU2014130080A (ru) | 2011-12-22 | 2016-02-10 | Нуво Рисерч Гмбх | Липосомальные композиции хлоритов или хлоратов |
| US9847133B2 (en) * | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
-
2000
- 2000-08-25 JP JP2001520476A patent/JP2003508920A/ja not_active Withdrawn
- 2000-08-25 WO PCT/US2000/023484 patent/WO2001017030A1/en active Application Filing
- 2000-08-25 CN CN00812125.7A patent/CN1376313A/zh active Pending
- 2000-09-19 AU AU70779/00A patent/AU7077900A/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1708812B (zh) * | 2002-12-02 | 2011-11-23 | 斯班逊有限公司 | 用于编程非易失性存储单元的改良系统 |
| CN100587838C (zh) * | 2003-05-22 | 2010-02-03 | 飞思卡尔半导体公司 | 具有电荷存储位置的存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001017030A1 (en) | 2001-03-08 |
| JP2003508920A (ja) | 2003-03-04 |
| AU7077900A (en) | 2001-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |