CN1229873C - 利用分开的介电浮栅的新型易收缩非易失性的半导体存储单元及其制造方法 - Google Patents
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Abstract
本申请公开了一种非易失性半导体存储器件(100)，用于存储两位信息。此器件具有一个导电类型的半导体衬底(102)和形成在相反导电类型的半导体衬底中的右(104)和左(106)扩散区。具有薄栅氧化物膜(110)的控制栅(114)形成在沟道区的中央沟道部分(112)上，此器件还包含形成在栅绝缘膜上的控制栅电极。介电复合体(132)基本上覆盖半导体衬底和控制栅电极。右电荷存储区形成在控制栅电极和右扩散区之间的介电复合体的部分中。同样，左电荷存储区形成在控制栅电极和左扩散区之间的介电复合体的部分中。字线(130)基本上覆盖介电复合体。此新型单元的制造方法也公开了。
Description
发明背景
1.发明领域
本发明一般涉及非易失性数字存储器，特别涉及改进的可编程非易失性存储器(例如传统的EEPROM或快速EEPROM)的单元结构及其制造方法，这种非易失性存储器存储两位信息。
2.背景技术
非易失性存储器件例如EPROM、EEPROM和快速EPROM器件通常包含作为存储单元的晶体管矩阵，所述存储单元用于存储一位信息。每个晶体管都具有形成在n或p型半导体衬底上的源和漏区、形成在半导体衬底表面上且位于源和漏区之间的薄隧道介电层、位于绝缘层上用于保持电荷的浮栅(由多晶硅形成)、控制栅和位于浮栅和控制栅之间的多晶硅间介质。
通常广泛使用的EPROM单元具有电浮栅，电浮栅被绝缘材料围绕并且通常设置在形成在硅衬底中的源和漏区之间。在这些单元的早期结构中，利用雪崩注入通过绝缘材料将电荷注入。后来的EPROM结构依赖于沟道注入来给浮栅充电。用紫外线给阵列暴光来擦除这些EPROM。
电可擦EPROM(EEPROM)也非常普遍。在某些情况下，通过使电荷隧穿形成在衬底上的薄氧化物层，使电荷进入浮栅和从浮栅除去。在另一些情况下，通过上电极除去电荷。
另一种普遍的EPROM/EEPROM称为快速EPROM或快速EEPROM。这些快速存储单元具有电擦除、编程或读取芯片中的存储单元的能力。这里所用的浮栅是导电材料，通常由多晶硅制成，通过薄氧化物层或其它的绝缘材料与晶体管的沟道绝缘，并且通过第二绝缘材料层与晶体管的控制栅或字线绝缘。
用于快速存储单元的“编程”步骤是在栅和源之间建立高的正电压(最高12V)，并且在漏和源之间也建立正电压(例如7V)，通过所谓的热电子注入来实现的。
对于快速器件来说给浮栅放电的动作称为“擦除”功能。此擦除功能一般是通过晶体管的浮栅和源之间的F-N隧穿机构(源擦除)或者通过浮栅和衬底之间的F-N隧穿机构(沟道擦除)实现的。例如，通过从源到栅建立大的正电压，同时使各个存储单元的漏浮动来诱发源擦除操作。此正电压最大可以为12V。
在传统的堆栈式非易失性半导体存储器件中，用于使浮栅和控制栅彼此绝缘的绝缘膜(下文称为“第二栅绝缘膜”)是氧化硅单层膜。有一个不断增加的需要就是使半导体器件最小化，在这种情况下，需要第二栅绝缘膜的厚度进一步降低。
传统的多晶硅间介质由二氧化硅(SiO2)单层构成。为了满足此需要，近来的氧化物/氮化物/氧化物复合体(有时称为ONO结构)已经用来代替二氧化硅，因为它们更薄并且比起单个氧化物层来仍然具有降低的漏电荷(参见Chang et al.的美国专利No.5,619,052)。
Eitan的美国专利No.5,768,192公开了ONO结构(以及其它的电荷俘获介质)已经用作绝缘体和浮栅。Eitan教导通过在相反的方向上(即颠倒“源”和“漏”)编程和读此晶体管器件，缩短了编程时间，且在显示的阈电压方面仍然得到了很大的提高。Eitan建议此结果对减小编程时间同时防止“穿通”是有用的(即不考虑施加的阈电平，横向电场强大得足以将电子拉到漏的条件)。
半导体存储工业已经探索了各种技术和方案来降低非易失性存储器的位成本。两个更重要的方案是尺寸收缩和多级存储。
尺寸收缩是要设计利用更小尺寸的单元。然而，在尺寸收缩达到其全部潜在的成本节约之前，需要技术方面的重要改进。
多级存储(经常称为多级单元)指的是单个单元可以代表多于一位的数据。在传统的存储单元设计中，两个不同的电平例如0V和5V(结合一些电压裕度)只代表一位，即代表0或1。在多级存储中，需要多个电压范围/电流范围来给多位数据编码。多个范围导致了范围之间的裕度的减小，并且需要改进的设计技术。结果，多级存储单元难以设计和制造。有些显示了差的可靠性。有些具有比常规的一位单元更慢的读取速度。
据此，本发明的目的是制造非易失性存储结构，通过提供能够存储两位数据的结构实现费用节约，这样使非易失性存储器的尺寸加倍。对于此单元结构来说，与本发明的目的结合的是不需用减小的裕度或改进的设计技术来操作。
本发明的另一个目的是通过采用介电浮栅制造在设计方面显著比传统的EEPROM或快速EEPROM简单的单元结构。与本发明的目的结合的是提供一种单元结构，具有100％的栅耦合比(GCR)，这样对于编程和擦除功能来说，可以使用比传统的EEPROM或快速EEPROM单元更低的电压，同时具有比EEPROM或快速EEPROM更高的读取电流。
本发明的另一个目的是提供一种制造两位存储单元的工艺，可以容易地适用于芯片上的系统(SOC)。
通过本附图、说明书和权利要求，对本领域技术人员来说上述和其它目的将变得更加明了。
公开的综述
本申请公开了一种非易失性半导体存储器件，用于存储两位信息。此器件具有一种导电类型的半导体衬底和形成在相反导电类型的半导体衬底中的右和左扩散区。沟道区形成在左和右扩散区之间。在沟道区的中央沟道部分上形成具有薄的栅氧化物膜的控制栅。此器件还包含形成在栅绝缘膜上的控制栅电极。介电复合体基本上覆盖半导体衬底和控制栅电极。右电荷存储区形成在控制栅电极和右扩散区之间的介电复合体部分中。类似地，左电荷存储区形成在控制栅电极和左扩散区之间的介电复合体的部分中。字线基本上覆盖介电复合体。
本发明还包含一种制造此新型存储单元的方法，包含：(1)在一种导电类型的半导体衬底上形成栅氧化物绝缘层；(2)在栅氧化物绝缘层上形成控制栅；(3)施加与控制栅的右和左边缘相邻的右间隔调整层和左间隔调整层，以便覆盖栅氧化物绝缘层的部分；(4)在半导体衬底中形成左和右扩散区；(5)除去间隔调整层；和(6)形成位于控制栅和半导体衬底上的介电复合体，此介电复合体包含：形成在衬底和控制栅上的底部二氧化硅层；形成在底部二氧化硅层上的氮化硅层；和形成在氮化物层上的二氧化硅顶层。
附图的简要描述
图1是沿着根据本发明的双位非易失性存储单元的字线剖取的截面图；
图2是根据本发明的单元段的布局平面图。
图3A-3D是沿着根据本发明的双位非易失性存储单元的制造方法中进行的各个步骤的字线剖取的截面图；
图3E是在存储单元的制造方法中，图3D所示的步骤之后淀积的多晶硅的第二层的图形平面图；
图3F是沿着字线剖取的截面图，说明根据图3A-3E所示的步骤制造的单元；
图4A是沿着字线剖取的截面图，说明在右电荷存储区中分开的浮栅的工作以存储电荷；
图4B是沿着字线剖取的截面图，说明在左电荷存储区中分开的浮栅的工作以存储电荷；
图5是由本发明的双位非易失性单元结构显示出的编程和读取步骤的相反方向对阈电压的效果曲线图；
图6是编程速度和栅氧化物厚度之间关系的曲线图。
实现本发明的最佳模式
本发明可以以许多不同的形式来实施，并且可以通过各种不同的制造工艺来制造，附图中示出并且在这里讨论了一个具体实施例和具体制造方法，同时应理解本公开只是作为发明原理的例证，不是要将本发明限定于所说明的实施例。
图1显示了根据本发明的双位非易失性存储结构或单元100。存储结构100是基于半导体衬底102的。如本领域中所公知，可以掺杂半导体衬底102形成P型或n型衬底。为了阐明本发明的性质，仅仅说明基于p型半导体衬底的单元作为参考。然而，本领域技术人员应理解，本发明同样地可以应用于基于n型半导体衬底的单元，应理解进行类似的调整即可。
在半导体衬底102中形成右扩散区或沟道104，并且具有与衬底102的导电类型相反的导电类型。左扩散区或沟道106与右扩散区104隔开形成在半导体衬底102中，这样在右和左扩散区104、106之间形成沟道区108，左扩散区106具有与区104一样的导电类型(在在公开的实施例中是n+)。
单元100还包括形成在沟道区108的中央沟道部分112上的栅绝缘膜层110(栅氧化物层)。用多晶硅在层110上建立控制栅电极114。详述如下，控制栅114还起使左和右存储“单元”彼此绝缘的作用。
如图1所示，薄(隧道)氧化物层120、氮化物层122和绝缘氧化物层124均匀层叠在衬底102和控制栅114上，形成ONO介电复合体层132。在最佳实施例中，氧化物层120和124都大约100埃厚，而氮化物层大约50埃厚。尽管已经说明了这些介电结构通过在薄隧道氧化物和绝缘氧化物之间夹持氮化物层而形成，但也可以采用其它的介电结构，例如SiO2/Al2O3/SiO2。
右电荷存储区116形成在中央沟道部分112和右扩散区104之间的沟道区108的右部分118上。左电荷存储区126建立在中央沟道部分112和左扩散区106之间的沟道区108的左部分128上。右和左区116、126每个都能够存储一位数据。将多晶硅130用作字线且基本上覆盖ONO介电复合体层132。
本领域普通技术人员知道，MOS晶体管中的扩散区104、106在零偏压状态下是没有区别的；在施加端电压(即给漏加的偏压高于源)之后，才能确定每个扩散区的角色。
与传统的EEPROM或快速EEPROM相比，由于不需要浮栅，此工艺非常简单。因此，通过双密度且简单的工艺使成本大大降低。
图4A和4B显示了本发明的双位非易失性存储结构的工作原理。如上所述，在双位非易失性存储单元100中，存储一位数据，且此一位数据定位在每个电荷存储区116和126处。如下面将要描述的，通过颠倒单元的编程和读取方向，可以避免两个电荷存储区的每个处的电荷存储之间的干扰。
图4A说明了右位的编程和读取。为了编程右位，将右扩散区104处理为漏(通过施加大约4-6V的电压)，将左扩散区106处理为源(通过施加0V或用于热e编程的低电压)。同时，给控制栅114施加大约3-5V以激励中央沟道部分112，字线130接收大约8-10V。为了读取此右位，将左扩散区106处理为漏(通过施加大约1.5-2.5V)，将右扩散区104处理为源(通过施加0V电压)。同时，给控制栅114和字线130施加大约2-4V，以激励中央沟道112。如图4B所示，可以采用类似的操作来编程和读取左存储单元126。
颠倒编程和读取方向的原因是如果在不同的方向读取，定位的俘获电子表现出不同的阈电压。图5显示了当俘获的电子定位在右侧时的Vt差，表明在编程过程中将右扩散区104用作漏。线1是从右侧读取的阈电压(右扩散区104用作漏且与编程方向相同)，线2是从左侧读取的阈电压(左扩散沟道106用作漏且与编程方向相反)。如图5所示，颠倒编程和读取方向产生了更有效Vt性能。因此，即使给两侧编程以存储两位，也可以读取一位的阈电压。通过以这种方式颠倒方向，可以给两位编程，且在不互相干扰的情况下读取。
可以同时执行擦除两位存储中的一位或两位。如果高电压施加与零或负栅压对应的两个扩散端，这些两位将被一起擦除。如果高电压只施加与零或负栅压对应的单个扩散端，只擦除一位。另外，由于中央的栅氧化物层110，在此结构中不会出现过擦除。即使过擦除了存储区116、126的阈电压，通过中央栅氧化物110也能够确定实际的阈。因此，结构100的擦除Vt是优越的，这样适用于低功率使用。
除了双位存储和简单的工作原理，由于没有浮栅，本发明的GCR(栅耦合比)为100％。通过增大读取电流，可以显著增强性能。此外，由于降低了编程和擦除电压，减小了电路和工艺的额外费用。此结构的另一个好处是快的编程速度。图5显示了对于两个不同的中央栅氧化物110的厚度来说，编程的Vt与编程时间之间的关系。通过采用更薄的中央栅氧化物110层，可以实现快的编程速度。在最佳实施例中，更薄的中央栅氧化物110的厚度大约为50-100埃，依赖于电源电压和单元尺寸。
存在各种可能的制造本发明的双位单元的方法。尤其是，下文已经公开了一种最佳工艺，应理解这些工艺仅仅是可能工艺的举例，通过此工艺可以制造本发明的双位非易失性存储结构。
如图1所示，通过在H2/O2气氛中800℃的氧化和在N2O气氛中950°的氮氧化的结合，在p型硅衬底102的表面上形成栅氧化物膜110。Vt调整和栅氧化物生长之后，采用位线掩模构图多晶硅层114，如图3A所示。然后通过淀积TEOS层然后深腐蚀淀积的TEOS到所需要的宽度，形成氧化物间隔调整层，如图3B所示。
如图3C所示，将氩(70KeV/1.5*10^15)注入到衬底102的暴露的元件区中，接着快速热处理以激励注入的原子，形成右扩散区104和左扩散区106。
然后除去氧化物间隔调整层，以本领域已知的方式在隧道氧化物上淀积ONO(氧化物/氮化物/氧化物)到100/50/100埃的厚度如图3D所示。ONO复合体132包含底部的二氧化硅层120，此层要足够厚以防止热电子穿过此层并被俘获在顶部二氧化硅层124和氮化硅层122之间的界面处。所需要的最小的120层的厚度依赖于底部氧化物层的完整性和底部氧化物层的能力，以符合底层多晶硅衬底102的拓扑结构，以便提供具有均匀厚度的底部氧化物层。底部氧化物层是否拥有这些特征依赖于底部氧化物层的形成方法。
底部氧化物层120可以通过本领域公知的各种方法淀积在衬底102上，例如，这些方法包含在O2环境中的热生长、在N2O环境中的热生长、低温化学汽相淀积(CVD)(400℃)和高温CVD(800℃-1000℃)。最好底部二氧化硅层120通过高温CVD淀积而成，这样制造的氧化物膜具有与底层衬底102的表面一致的低缺陷浓度。
在得到的复合体中，用于本发明的ONO复合体中的氮化硅层122应当比底部120或顶部124氧化物层都薄。
然后利用CVD在层124上淀积第二多晶硅层130，采用字线掩模，以构图多晶硅，如图3E-3F所示。
前面的描述和附图仅仅解释和说明了本发明，但本发明并不限于此。在不离开本发明的范围的情况下，本领域技术人员看到本公开后可以对其作出修改和变化。
Claims (4)
1.一种非易失性半导体存储器件，包括：
一种导电类型的半导体衬底；
形成在所述半导体衬底中的右扩散区，所述右扩散区具有与所述半导体衬底的导电类型相反的导电类型；
形成在所述半导体衬底中与所述右扩散区隔开的左扩散区，这样在所述右和左扩散区之间形成沟道区，所述左扩散区具有与所述右扩散区一样的导电类型；
形成在所述沟道区的中央沟道部分上的栅绝缘膜；
形成在所述栅绝缘膜上的控制栅电极；
基本上覆盖衬底和控制栅电极的介电复合体；
在所述控制栅电极和所述右扩散区之间的所述介电复合体的部分中的右电荷存储区；
在所述控制栅电极和所述左扩散区之间的所述介电复合体的部分中的左电荷存储区；
基本上覆盖介电复合体的字线。
2.权利要求1的非易失性半导体存储器件，其特征在于，所述介电复合体包括夹在两个二氧化硅层之间的氮化硅层。
3.权利要求1的非易失性半导体存储器件，其特征在于，所述介电复合体包括夹在两个二氧化硅层之间的氧化铝层。
4.一种非易失性存储单元的制造方法，包括：
在一种导电类型半导体衬底上形成栅氧化物绝缘层；
在栅氧化物绝缘层上形成控制栅；
施加与控制栅的右和左边缘相邻的右间隔调整层和左间隔调整层，以便覆盖部分所述栅氧化物绝缘层；
在半导体衬底中形成左和右扩散区；
除去间隔调整层；和
形成位于所述控制栅和半导体衬底上的介电复合体，此介电复合体包含：形成在所述衬底和所述控制栅上的底部二氧化硅层；形成在所述底部二氧化硅层上的氮化硅层和形成在氮化物层上的二氧化硅顶层。
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