CN113437080B - 闪存单元及其制造方法 - Google Patents

Abstract

本公开提供了一种闪存单元及其制造方法。根据本公开的闪存单元包括：衬底，包括深阱区和设置在深阱区上的阱区；第一存储晶体管和第二存储晶体管，设置在阱区上并且分别存储第一数据和第二数据；以及选通晶体管，在阱区上沿水平方向设置在第一和第二存储晶体管之间，被配置为隔离第一和第二存储晶体管并且对第一和第二存储晶体管执行选通操作；其中，第一存储晶体管、选通晶体管和第二存储晶体管依次串联连接，第一存储晶体管的源极区连接到闪存单元的第一电极，第二存储晶体管的漏极区连接到闪存单元的第二电极，第一和第二存储晶体管具有包括沿竖直方向依次设置的沟道区、栅介质叠层、栅电极和硬掩模阻挡部的栅结构。

Description

闪存单元及其制造方法

技术领域

本公开涉及半导体技术的领域，具体地，本公开涉及闪存单元及其制造方法。

背景技术

快闪存储器，简称闪存，是一种非易失性存储器，即在电源断开的情况下仍然不会丢失所存储的数据，特别适用于移动通讯和计算机存储部件等领域。此外，有些快闪存储器还具有高密度存储能力，适用于大容量移动存储介质等方面的应用。

传统的快闪存储器采用浮栅型单元结构。浮栅型非易失性存储器起源于D.Kahng与S.Sze 在1967年提出的MIMIS （Metal-Insulator -Metal-Insulator-Semiconductor：金属-绝缘体-金属-绝缘体-半导体）结构。该结构在传统的MOSFET （Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）的基础上增加一个金属浮栅和一个超薄的隧穿氧化物层，从而利用金属浮栅来存储电荷。基于此，Masuoka等人在1984年首次提出快闪存储器（Flash Memory）的概念，即通过按块（sector）擦除按位写入来实现高速擦除能力，并且消除了EEPROM (Erasable Programmable Read-only memory：可擦可写入只读存储器)中必需的选择管，从而具有更小的存储单元尺寸。快闪存储器出现以后，以其高写入速度、高集成度和优越的性能迅速得到发展。Intel公司在1988年提出了ETOX结构闪存单元 (ETOX：Electron Tunneling Oxide device，电子隧穿氧化物器件)，成为至今大部分的浮栅型闪存单元结构的发展基础。

然而，浮栅型快闪存储器具有如下缺点：工艺较为复杂；由于闪存单元中的浮栅结构的存在增加了栅结构的纵向高度，不利于按比例缩小工艺尺寸和单元面积；同时因为浮栅的导电性，存储的电荷可以在浮栅中自由移动，因而不利于提高存储器的可靠性。为解决浮栅型快闪存储器的工艺复杂、可靠性差等问题，研究人员提出一种利用氮化硅介质存储电荷的电荷俘获型存储器（CTM：Charge-Trapping-Memory），也称为SONOS型（Silicon-Oxide-Nitride-Oxide-Silicon：硅-氧化物-氮化物-氧化物-硅）快闪存储器。基于此，B.Eitan等人在2000年提出了一种两位存储单元结构NROM (Nitride-Read-Only-Memory：氮化硅只读存储器)，该单元结构利用绝缘氮化硅存储介质不导电的特性在一个存储晶体管的源极端和漏极端分别实现两个存储位，然而该单元结构存在其中两个存储位相互干扰，器件尺寸无法缩小等缺点。

然而，现有的浮栅型ETOX快闪存储器和SONOS型NROM快闪存储器都存在工艺尺寸无法缩小、单元面积大、写入功耗大及阵列面积开销大的问题，无法实现吉比特（Gb）容量以上的高密度集成。

随着移动智能终端、可穿戴设备、智能传感器网络等应用的迅速发展，对快闪存储器的功耗、存储容量、成本均提出了更高的要求，因此需要一种具有功耗低、单元面积小、工艺尺寸可缩小、阵列集成密度高、容量大等优点的快闪存储器技术。

发明内容

在本背景技术部分中公开的以上信息仅用于理解发明构思的背景，并且因此它可能包含不构成现有技术的信息。

为了解决现有技术中存在的以上问题，本公开提出了闪存单元及其制造方法。

根据本公开的一个方面，提供了一种闪存单元，包括：衬底，包括深阱区和设置在深阱区上的阱区；第一存储晶体管，设置在阱区上并且被配置为存储第一数据；第二存储晶体管，设置在阱区上并且被配置为存储第二数据；以及选通晶体管，在阱区上沿水平方向设置在第一存储晶体管和第二存储晶体管之间，被配置为隔离第一存储晶体管和第二存储晶体管并且对第一存储晶体管和第二存储晶体管执行选通操作；其中，第一存储晶体管、选通晶体管和第二存储晶体管依次串联连接，其中，第一存储晶体管的源极区连接到闪存单元的第一电极，第二存储晶体管的漏极区连接到闪存单元的第二电极，其中，第一存储晶体管和第二存储晶体管具有包括沿竖直方向依次设置的沟道区、栅介质叠层、栅电极和硬掩模阻挡部的栅结构，栅介质叠层具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层。

根据本公开的另一方面，提供了一种闪存单元的制造方法，该闪存单元包括依次串联连接的第一存储晶体管、选通晶体管和第二存储晶体管，该制造方法包括：在衬底中形成第二掺杂类型的深阱区，在深阱区上形成第一掺杂类型的阱区，在阱区中形成第一沟道层，第一沟道层用于形成第一存储晶体管和第二存储晶体管的沟道区；在阱区上形成栅介质叠层，栅介质叠层具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层，在栅介质叠层上依次形成第一栅电极层和硬掩模层，第一栅电极层用于形成第一存储晶体管和第二存储晶体管的栅电极；刻蚀硬掩模层、第一栅电极层和栅介质叠层以暴露第一沟道层的第一部分，对第一沟道层的第一部分进行掺杂以形成选通晶体管的沟道区；在选通晶体管的沟道区上形成选通晶体管的栅介质层和栅电极；在选通晶体管的相对侧刻蚀硬掩模层以形成硬掩模阻挡部，用硬掩模阻挡部作为掩模自对准刻蚀第一栅电极层和栅介质叠层以暴露第一沟道层的第二部分，对第一沟道层的第二部分进行掺杂以形成第一存储晶体管的源极区和第二存储晶体管的漏极区；以及形成连接到第一存储晶体管的源极区的闪存单元的第一电极以及连接到第二存储晶体管的漏极区的闪存单元的第二电极。

根据本公开的又一方面，提供了一种闪存单元的制造方法，该闪存单元包括依次串联连接的第一存储晶体管、选通晶体管和第二存储晶体管，该制造方法包括：在衬底中形成第二掺杂类型的深阱区，在深阱区上形成第一掺杂类型的阱区，在阱区中形成第一沟道层，第一沟道层用于形成第一存储晶体管和第二存储晶体管的沟道区；在阱区上形成栅介质叠层，栅介质叠层具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层，在栅介质叠层上依次形成第一栅电极层和硬掩模层，第一栅电极层用于形成第一存储晶体管和第二存储晶体管的栅电极；刻蚀硬掩模层以形成第一硬掩膜阻挡部，使用第一硬掩膜阻挡部作为掩模自对准刻蚀第一栅电极层和栅介质叠层以暴露第一沟道层的第一部分，对第一沟道层的第一部分进行掺杂以形成选通晶体管的沟道区；在选通晶体管的沟道区上形成选通晶体管的栅介质层和栅电极，选通晶体管的栅电极具有沿水平方向延伸到第一存储晶体管的栅电极和第二存储晶体管的栅电极上方的檐部；在选通晶体管的相对侧刻蚀硬掩模层以形成第二硬掩模阻挡部，使用第二硬掩模阻挡部作为掩模自对准刻蚀第一栅电极层和栅介质叠层以暴露第一沟道层的第二部分，对第一沟道层的第二部分进行掺杂以形成第一存储晶体管的源极区和第二存储晶体管的漏极区；以及形成连接到第一存储晶体管的源极区的闪存单元的第一电极以及连接到第二存储晶体管的漏极区的闪存单元的第二电极。

根据本公开的闪存单元具有低功耗、小尺寸、大容量的技术优势。根据本公开的闪存单元可以实现更好的工艺尺寸可微缩性和更高的阵列集成密度，较现有技术具有更低的成本。

然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本发明的进一步说明。

附图说明

包括附图以提供对本发明的进一步理解并且并入本说明书中并构成本说明书的一部分的附图示出了本发明的示例性实施方式，并且与说明书一起用于解释本发明的构思。

图1示出了根据本公开的第一实施方式的闪存单元的截面视图。

图2示出了根据本公开的第二实施方式的闪存单元的截面视图。

图3示出了用于制造根据本公开的第一实施方式的闪存单元的方法的流程图。

图4示出了在图3所示的方法的各步骤中的闪存单元的截面视图。

图5示出了用于制造根据本公开的第二实施方式的闪存单元的方法的流程图。

图6示出了在图5所示的方法的各步骤中的闪存单元的截面视图。

具体实施方式

在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本发明的各示例性实施方式或实现方案的透彻理解。如本文所使用的，“实施方式”和“实现方案”是可互换的词，是采用本文所公开的一个或更多个发明构思的设备或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同布置的情况下实践各示例性实施方式。在其他实例中，以框图形式示出了公知的结构和设备以避免不必要地混淆各示例性实施方式。此外，各示例性实施方式可以是不同的，但是不必是排他的。例如，在不脱离本发明构思的情况下，可以在其他示例性实施方式中使用或实现示例性实施方式的特定形状、配置和特性。

除非另有说明，否则所说明的示例性实施方式应理解为提供可以在实践中实现本发明构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则可以将各实施方式的特征、部件、模块、层、膜、面板、区域和/或方面等（下文中单独地或共同地称为“元件”）另外进行组合、分离、互换和/或重新布置，而不背离本发明的构思。

在附图中的交叉影线和/或阴影的使用通常被提供用于澄清相邻元件之间的边界。这样，无论是否存在交叉影线或阴影都不能传达或指示对特定材料、材料特性、尺寸、比例、所示元件之间的共性和/或元件的任何其他特性、属性、形状等的任何偏爱或要求，除非另有说明。此外，在附图中，为了清楚和/或描述性目的，可能夸大元件的尺寸和相对尺寸。当可以不同地实现示例性实施方式时，可以与所描述的顺序不同地执行特定的处理顺序。例如，两个连续描述的工艺可以基本同时执行或以与所描述的顺序相反的顺序执行。同样，相同的附图标记表示相同的元件。

当诸如层的元件被称为在另一元件或层“上”，“连接至”或“耦接至”另一元件或层时，其可以直接在另一元件或层上，直接连接至或耦接至另一元件或层，或者可以存在居间的元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”，“直接连接至”或“直接耦接至”另一元件或层时，则不存在居间的元件或层。为此，术语“连接”可以指具有或不具有居间的元件的物理、电气和/或流体连接。此外，D1轴线、D2轴线和D3轴线不限于直角坐标系的三个轴，诸如x、y和z轴线，并且可以在更广泛的意义上进行解释。例如，D1轴线、D2轴线和D3轴线可以彼此垂直，或者可以表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X，Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，诸如例如XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。

尽管在本文中可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。

空间关系术语，诸如“之下”、“下方”、“下面”、“下”、“上方”、“上”、“更高”和“侧面”（例如，如在“侧壁”）等，在本文中可用于描述性目的，从而描述如图中所示的一个元件与其他元件之间的关系。空间关系术语旨在涵盖除附图中示出的取向以外的装置在使用、操作和/或制造中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被取向为在其他元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方二者的取向。此外，装置可以以其他方式取向（例如，旋转90度或以其他取向），并且因此本文中所使用的空间关系描述语被相应地解释。

在此使用的术语出于描述特定实施方式的目的，而非旨在是限制性的。如本文所使用的，单数形式“一”、“一个”和“该”旨在还包括复数形式，除非上下文另外明确指出。此外，当在本说明书中使用时，术语“包括”和/或“包含”指明存在所陈述的特征、整数、步骤、操作、元件、部件和/或它们的组，但不排除存在或增加一个或更多个其他的特征、整数、步骤、操作、元件、部件和/或它们的组。还应注意，如本文所使用的，术语“基本上”、“约”和其他类似术语被用作近似术语而不是程度术语，并且因此被利用以计入被本领域的普通技术人员所认可的测量、计算和/或提供的值中的固有偏差。

如在本领域中的惯例，在功能块、单元和/或模块方面在附图中描述和示出了一些示例性实施方式。本领域技术人员将理解，这些块、单元和/或模块由电子（或光学）电路物理地实现，诸如逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等，它们可以使用基于半导体的制造技术或其他制造技术来形成。在由微处理器或其他类似硬件实现块、单元和/或模块的情况下，可以使用软件（例如，微代码）对它们进行写入和控制，以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件驱动。还考虑到，每个块、单元和/或模块可以由专用硬件来实现，或者被实现为由执行一些功能的专用硬件与执行其他操作的处理器（例如，一个或更多个写入的微处理器和相关电路）的组合。此外，在不脱离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元和/或模块可以在物理上被分成两个或更多个交互的和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，一些示例性实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。

在此参照截面图和/或分解图来描述各实施方式，所述截面图和/或分解图是理想化的实施方式和/或中间结构的示意图。这样，例如由于制造技术和/或公差导致的图示形状的变化是可以预期的。因此，本文公开的实施方式不必一定被解释为限于区域的特定示出的形状，而是包括由例如制造引起的形状偏差。以这种方式，附图中示出的区域本质上可以是示意性的，并且这些区域的形状可以不反映设备的区域的实际形状，并且因此这不一定旨在进行限制。

除非另有限定，否则本文中使用的所有术语（包括技术术语和科学术语）具有与本公开所属领域的普通技术人员通常理解的相同含义。术语，诸如在常用词典中定义的术语，应被解释为具有与相关领域的背景下的它们的含义相一致的含义，并且不应以理想化或过于正式的意义来解释，除非在此明确限定。

图1示出了根据本公开的第一实施方式的闪存单元MC 100的截面视图。

如图1所示，根据本公开的第一实施方式的闪存单元MC 100可以包括衬底101，其包括第二掺杂类型的深阱区DNW 103和设置在深阱区DNW 103上的第一掺杂类型的阱区PW102。

尽管在图1中作为示例将第一掺杂类型限定为P型，并且将第二掺杂类型限定为N型，但是本领域技术人员应认识到，本公开不限于此，并且第一掺杂类型也可以是N型，此时第二掺杂类型可以是P型。

根据本公开的实施方式，衬底101可以是例如硅（Si）衬底。

此外，闪存单元MC 100包括依次串联连接的第一存储晶体管MS 110、选通晶体管MG 120和第二存储晶体管MD 130。第一存储晶体管MS 110可以设置在阱区PW 102上并且存储第一数据DATA1。第二存储晶体管MD 130可以设置在阱区PW 102上并且存储第二数据DATA2。选通晶体管MG 120在阱区PW 102上沿水平方向DR1设置在第一存储晶体管MS 110和第二存储晶体管MD 130之间，用于隔离第一存储晶体管MS 110和第二存储晶体管MD 130并且对第一存储晶体管MS 110和第二存储晶体管MD 130执行选通操作。

根据本公开的实施方式，闪存单元MC 100包括两个存储晶体管MS 110和MD 130，因此闪存单元MC 100能够实现两位存储的功能，即同时存储第一数据DATA1和第二数据DATA2。

此外，如图1所示，第一存储晶体管MS 110的源极区连接到闪存单元MC 100的第一电极S，其还可以被称为闪存单元MC 100的源极S，而第二存储晶体管MD 130的漏极区连接到闪存单元MC 100的第二电极D，其还可以被称为闪存单元MC 100的漏极D。

本领域技术人员应认识到，在本文中为便于描述限定了闪存单元的源极和漏极，然而闪存单元的源极和漏极的限定是相对的，在不同的工作条件下，术语“源极”和“漏极”可互换地使用。

此外，如图1所示，第一存储晶体管MS 110具有包括沿竖直方向DR2依次设置的沟道区111、栅介质叠层112、栅电极116和硬掩模阻挡部117的栅结构。栅介质叠层112具有沿竖直方向依次层叠的第一氧化物层113、存储介质层114和第二氧化物层115。此外，第二存储晶体管MD 130具有包括沿竖直方向DR2依次设置的沟道区131、栅介质叠层132、栅电极136和硬掩模阻挡部137的栅结构。栅介质叠层132具有沿竖直方向依次层叠的第一氧化物层133、存储介质层134和第二氧化物层135。

根据本公开的实施方式，闪存单元MC 100包括两个存储晶体管MS 110和MD 130，因而可以实现两位存储的功能。

根据本公开的实施方式，如图1所示，用于两位存储的闪存单元MC 100可以由三个紧密布置的晶体管组成，即位于闪存单元MC 100中间的选通晶体管MG 120、位于闪存单元MC 100的第一端的第一存储晶体管MS 110以及位于闪存单元MC 100的第二端的第二存储晶体管MD 130。

如图1所示，闪存单元MC 100可以形成于半导体衬底101内的阱区PW 102上。此外，为了将阱区PW 102与衬底101隔离以便在某些工作条件下向阱区PW 102施加电压，如图1中所示，阱区PW 102可以形成在深阱区DNW 103中。

如图1所示，在闪存单元MC 100的第一端处设置有通过N型掺杂形成的源极区140，并且在闪存单元MC 100的第二端还设置有通过N型掺杂形成的漏极区150。源极区140通过接触孔141和位于上层的金属源极142，即第一电极S连接，并且漏极区150通过接触孔151和位于上层的金属漏极152，即第二电极D连接。

根据本公开的实施方式，第一电极S和第二电极D可以包括金属或高掺杂的多晶硅。当第一电极S和第二电极D由金属形成时，其可以包括以下材料中的至少之一：铝、钛、氮化钛、铜、钨、钴和锰。

如上文所述，如图1所示，第一存储晶体管MS 110的栅结构可以自下而上依次具有沟道区111、栅介质叠层112、栅电极116和用于侧壁自对准的硬掩模阻挡部117。根据本公开的实施方式，栅电极116可以包括例如多晶硅、金属栅、金属硅化物材料，或者上述材料的组合。根据本公开的实施方式，硬掩模阻挡部117可以包括例如氧化硅、氮化硅、硅玻璃材料，或者上述材料的组合。

此外，如图1所示，栅介质叠层112具有沿竖直方向依次层叠的第一氧化物层（隧穿氧化物层）113、存储介质层（电荷存储层）114和第二氧化物层（阻挡氧化物层）115。根据本公开的实施方式，第一氧化物层113和第二氧化物层115可以包括例如氧化硅或氧化铝等。

根据本公开的实施方式，存储介质层114可以包括一层或多层存储介质。此外，根据本公开的实施方式，形成存储介质层114的存储介质可以包括：一元或多元氧化物，诸如氧化铪、氧化钽、氧化钛、氧化锆、铪铝氧化物；一元或多元氮化物，诸如氮化硅；一元或多元氮氧化物，诸如氮氧化硅；多晶硅或者纳米晶体材料；或者上述材料的组合。

根据本公开的实施方式，当存储介质层114由例如氮化硅材料形成时，第一氧化物层113、存储介质层114和第二氧化物层115可以形成作为ONO（氧化物-氮化物-氧化物）复合存储介质的栅介质叠层112。此时，第一存储晶体管MS 110可以是SONOS型存储晶体管。

此外，根据本公开的实施方式，第一存储晶体管MS 110可以是与SONOS型存储晶体管具有相似的操作机理的其他的陷阱电荷俘获型存储晶体管，此类型的存储晶体管采用富含电荷陷阱的高K材料例如氮氧化硅、氧化铪、氧化钽、氧化钛、氧化锆、铪铝氧化物等替代SONOS存储器中的氮化硅材料作为存储介质层114。

此外，根据本公开的实施方式，第一存储晶体管MS 110还可以是浮栅型存储晶体管，此类型的存储晶体管采用多晶硅材料取代SONOS存储器中的氮化硅材料形成用于存储电荷的浮栅，作为存储介质层114。

此外，根据本公开的实施方式，第一存储晶体管MS 110还可以是纳米晶存储晶体管（nano-crystal memory），此类型的存储晶体管采用具有量子点（quantum dot）的纳米晶材料取代SONOS存储器中的氮化硅材料作为存储介质层114。

根据本公开的实施方式，第一存储晶体管MS 110的栅电极116的长度可以通过自对准工艺由设置在栅电极116上的硬掩模阻挡部117的长度限定。本领域技术人员应注意，本文提及的“长度”意指所陈述的对象在第一方向DR1上的尺寸。

根据本公开的实施方式，除了设置在选通晶体管MG 120的相对侧之外，第二存储晶体管MD 130具有与第一存储晶体管MS 110相同的结构并且可以通过与第一存储晶体管MS 110相同的工艺制造，因而为简洁起见，这里将省略对第二存储晶体管MD 130的结构的详细描述。

选通晶体管MG 120的栅结构可以自下而上依次包括沟道区121、栅介质层122和栅电极123。根据本公开的实施方式，选通晶体管MG 120的栅电极123连接到字线，其栅电极123的长度由光刻工艺的工艺尺寸限定。根据本公开的实施方式，栅介质层122可以包括例如氧化硅、氮氧化硅、氧化铪等材料。此外，根据本公开的实施方式，栅电极123可以包括例如多晶硅、金属栅、金属硅化物材料，或者上述材料的组合。

根据本公开的实施方式，第一存储晶体管MS 110、第二存储晶体管MD 130和选通晶体管MG 120的沟道区111、131和121均可以具有第一掺杂类型，并且第一存储晶体管MS110和第二存储晶体管MD 130的沟道区111和131的掺杂浓度可以低于选通晶体管MG 120的沟道区121的掺杂浓度。

此外，根据本公开的实施方式，第一存储晶体管MS 110和第二存储晶体管MD 130的沟道区111和131可以具有第二掺杂类型或者是无掺杂本征沟道区，并且选通晶体管MG120的沟道区121可以具有不同于所述第二掺杂类型的第一掺杂类型。

例如，如图1所示，在第一掺杂类型是P型并且第二掺杂类型是N型的情况下，第一存储晶体管MS 110及第二存储晶体管MD 130的P型沟道111和131的掺杂浓度低于选通晶体管MG 120的P型沟道121的掺杂浓度。此外，根据本公开的实施方式，沟道区111和131也可以是无掺杂本征沟道或者是N型掺杂沟道区。

根据本公开的实施方式，闪存单元MC 100还包括：第一隔离部124，其沿水平方向DR1设置在第一存储晶体管MS 110和选通晶体管MG 120之间，用于隔离第一存储晶体管MS110的栅电极116和选通晶体管MG 120的栅电极123；以及第二隔离部125，其沿水平方向DR1设置在选通晶体管MG 120和第二存储晶体管MD 130之间，用于隔离选通晶体管MG 120的栅电极123和第二存储晶体管MD 130的栅电极136。

具体地，如图1所示，选通晶体管MG 120的栅电极123两侧设置有侧壁形式的第一隔离部124和第二隔离部125，它们分别用于以特定的隔离间隙长度与第一存储晶体管MS110的栅电极116和第二存储晶体管MD 130的栅电极136电隔离。根据本公开的实施方式，第一隔离部124和第二隔离部125可以包括与栅介质层122相同的材料。

根据本公开的实施方式的闪存单元能够在一个闪存单元中实现两个存储晶体管，因此可以大大降低每个存储位的等效面积，进而获得更低的成本和更高的集成密度。

此外，根据本公开的实施方式的闪存单元中的存储晶体管可以采用结构简单的SONOS型器件结构，具有工艺简单、栅电极操作电压低、数据保持可靠性好的优点。

另外，在根据本公开的实施方式的闪存单元中通过选通晶体管隔离两个存储位的相互影响，并且抑制存储电荷的分布宽度和横向扩散，从而能够在氮化硅存储层中获得更高的存储电荷密度，避免现有的同样采用两位存储的NROM存储单元存在的电荷分布宽、相互干扰大、栅长无法缩小等问题，显著改善存储窗口和数据可靠性。

特别地，根据本公开的实施方式的闪存单元的等效沟道长度是第一存储晶体管、选通晶体管和第二存储晶体管的栅电极的长度之和。如上文所述，选通晶体管的栅电极长度由光刻工艺的工艺特征尺寸限定，通常约等于或略大于光刻工艺的关键特征尺寸（Critical Feature Size），其通常表示为F（或CF）。此外，第一存储晶体管和第二存储晶体管的栅电极长度分别由自对准侧壁硬掩模阻挡部的长度限定，因而其尺寸可以小于F。因此，根据本公开的实施方式，可以在同样的工艺特征尺寸下获得闪存单元的更小的沟道长度，进而达到缩小闪存单元的面积和制造成本的目的。

此外，在由根据本公开的实施方式的闪存单元组成的闪存单元阵列中，对于未被选中进行操作的闪存单元，选通晶体管以及第一和第二存储晶体管的栅电极均接地，从而闪存单元的整个串联沟道完全关断，等效沟道长度扩大，因此可以在更小的工艺特征尺寸下避免闪存单元在高操作电压情况下的源漏穿通，从而克服现有的闪存单元的栅电极长度无法随工艺特征尺寸的缩小而缩小的问题。因此，根据本公开的实施方式的闪存单元具有更好的工艺微缩能力，进而能够通过缩小工艺特征尺寸来获得更小的单元面积和制造成本。

此外，在根据本公开的实施方式的闪存单元中，通过降低第一存储晶体管和第二存储晶体管的P型沟道区的掺杂浓度或将其设计成N型掺杂沟道区，可以降低存储晶体管的阈值电压以及擦写及读取操作时的栅电极操作电压，进而可以提高存储晶体管的可靠性。同时，通过提高选通晶体管的P型沟道区的掺杂浓度，可以提高闪存单元的耐穿通电压，降低非选中的闪存单元的源极与漏极间的泄漏电流。

图2示出了根据本公开的第二实施方式的闪存单元MC 200的截面视图。除了硬掩模阻挡部和选通晶体管的栅电极的设置之外，根据本公开的第二实施方式的闪存单元MC200的结构与根据本公开的第一实施方式的闪存单元MC 100的结构基本上相同，因此闪存单元MC 200中的与闪存单元MC 100的部件相同的部件由相同的附图标记表示，并且其详细描述将被省略。

如图2所示，根据本公开的实施方式，选通晶体管MG 120的栅电极123可以具有沿水平方向DR1延伸到第一存储晶体管MS 110的栅电极116和第二存储晶体管MD 130的栅电极136上方的檐部。檐部可以分别通过用于侧壁自对准的第一存储晶体管MS 110的第一硬掩模阻挡部117和第二存储晶体管MD 130的第一硬掩模阻挡部137与第一存储晶体管MS110的栅电极116和第二存储晶体管MD 130的栅电极136隔离。

此外，根据本公开的第二实施方式的闪存单元MC 200还包括设置在第一存储晶体管MS 110的栅电极116上的与第一硬掩模阻挡部117相邻的用于侧壁自对准的第二硬掩模阻挡部118以及设置在第二存储晶体管MD 130的栅电极136上的与第一硬掩模阻挡部137相邻的用于侧壁自对准的第二硬掩模阻挡部138。在该情况下，第一存储晶体管MS 110的栅电极116的长度可以通过自对准工艺由设置在栅电极116上的第一硬掩模阻挡部117和第二硬掩模阻挡部118的长度之和限定。相应地，第二存储晶体管MD 130的栅电极136的长度可以通过自对准工艺由设置在栅电极136上的由第一硬掩模阻挡部137和第二硬掩模阻挡部138的长度之和限定。

也就是说，根据本公开的第二实施方式的闪存单元的第一存储晶体管和第二存储晶体管的栅电极上的硬掩模阻挡部由第一硬掩模阻挡部和第二硬掩模阻挡部构成，使得较之根据本公开的第一实施方式的闪存单元，根据本公开的第二实施方式的闪存单元中的第一存储晶体管和第二存储晶体管的栅电极的位置可以朝向它们中间的选通晶体管移动以进一步缩小闪存单元的尺寸。因此，根据本公开的实施方式，可以在同样的工艺特征尺寸下获得闪存单元的更小的沟道长度，进而达到缩小闪存单元的面积和制造成本的目的。

接下来，将参照图3和图4描述用于制造根据本公开的第一实施方式的闪存单元MC100的方法300。图3示出了用于制造根据本公开的第一实施方式的闪存单元MC 100的方法300的流程图。图4示出了在图3所示的方法300的各步骤中的闪存单元MC 100的截面视图。

在图3所示的步骤S301中，如图4中的（a）所示，在诸如硅（Si）衬底的半导体衬底中在沿衬底表面的第一方向上通过例如刻蚀形成多列重复排列的浅槽隔离（STI）结构，并且在未形成STI结构的部分中通过例如离子注入工艺形成第二掺杂类型的深阱区（未示出），随后在深阱区上部形成第一掺杂类型的阱区PW。

应注意，图4中所示的第二方向是沿衬底表面的与第一方向垂直的方向。

根据本公开的实施方式，第一掺杂类型可以限定为P型，并且第二掺杂类型可以限定为N型，但是本领域技术人员应认识到，本公开不限于此，并且第一掺杂类型也可以是N型，此时第二掺杂类型可以是P型。

此外，在步骤S301中，如图4中的（a）所示，还可以在阱区PW的上表面处通过例如离子注入工艺形成第一沟道层。如稍后将描述的，在第一沟道层的第一部分中通过第一注入形成选通晶体管的沟道区并且在第一沟道层的第二部分中通过第二注入形成第一存储晶体管的源极区和第二存储晶体管的漏极区，而第一沟道层的除了第一部分和第二部分之外的剩余部分用于形成第一存储晶体管和第二存储晶体管的沟道区。

随后，在图3所示的步骤S302中，如图4中的（b）所示，可以在第一沟道层上通过例如沉积工艺形成栅介质叠层ONO。该栅介质叠层ONO具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层。在图3所示的步骤S302中，如图4中的（b）所示，还可以在栅介质叠层ONO上通过例如沉积工艺依次形成例如多晶硅的第一栅电极层Poly1和硬掩模层HM，第一栅电极层Poly1用于形成第一存储晶体管和第二存储晶体管的栅电极。

随后，在图3所示的步骤S303中，如图4中的（c）所示，可以通过刻蚀工艺依次刻蚀硬掩模层HM、第一栅电极层Poly1和栅介质叠层ONO以暴露第一沟道层的第一部分，以及通过第一注入（例如离子注入工艺）对第一沟道层的第一部分进行掺杂以形成选通晶体管的沟道区。

随后，在图3所示的步骤S304中，如图4中的（d）所示，可以在选通晶体管的沟道区上通过例如沉积工艺、自对准刻蚀工艺和化学机械研磨抛光工艺形成选通晶体管的侧壁隔离（即第一隔离部和第二隔离部）、选通晶体管的栅介质层Gox和用于形成选通晶体管的栅电极的例如多晶硅的第二栅电极层Poly2。

随后，在图3所示的步骤S305中，如图4中的（e）所示，可以在选通晶体管的相对侧刻蚀硬掩模层HM以形成硬掩模阻挡部。例如，在选通晶体管的相对侧通过刻蚀去除原有的硬掩模层，随后重新制备硬掩模层并各向同性刻蚀该硬掩模层以形成硬掩模阻挡部。随后，使用硬掩模阻挡部作为自对准侧壁硬掩模依次自对准刻蚀第一栅电极层Poly1和栅介质叠层ONO以暴露第一沟道层的第二部分，以及通过第二注入（例如离子注入工艺）对第一沟道层的第二部分进行掺杂以形成第一存储晶体管的源极区和第二存储晶体管的漏极区（即，闪存单元的源极和漏极）。

随后，在图3所示的步骤S306中，如图4中的（f）所示，可以通过形成接触孔来形成连接到第一存储晶体管的源极区的闪存单元的第一电极以及连接到第二存储晶体管的漏极区的闪存单元的第二电极。此外，在步骤S306中，如图4中的（f）所示，还可以通过形成例如通孔V1和金属线M1、M2实现闪存单元的外部连接。

本领域技术人员应认识到，尽管图3和图4中示出了制备两层金属M1和M2来实现闪存单元的外部连接，但是本公开不限于此。本领域技术人员基于本公开的教导，可以使用更多或更少的层的金属来实现闪存单元的外部连接。

接下来，将参照图5和图6描述用于制造根据本公开的第二实施方式的闪存单元MC200的方法500。图5示出了用于制造根据本公开的第二实施方式的闪存单元MC 200的方法500的流程图。图6示出了在图5所示的方法500的各步骤中的闪存单元MC 200的截面视图。

在图5所示的步骤S501中，如图6中的（a）所示，在诸如硅（Si）衬底的半导体衬底中在沿衬底表面的第一方向上通过例如刻蚀形成多列重复排列的浅槽隔离（STI）结构，并且在未形成STI结构的部分中通过例如离子注入工艺形成第二掺杂类型的深阱区（未示出），随后在深阱区上部形成第一掺杂类型的阱区PW。

应注意，图6中所示的第二方向是沿衬底表面的与第一方向垂直的方向。

根据本公开的实施方式，第一掺杂类型可以限定为P型，并且第二掺杂类型可以限定为N型，但是本领域技术人员应认识到，本公开不限于此，并且第一掺杂类型也可以是N型，此时第二掺杂类型可以是P型。

此外，在步骤S501中，如图6中的（a）所示，还可以在阱区PW的上表面处通过例如离子注入工艺形成第一沟道层。如稍后将描述的，在第一沟道层的第一部分中通过第一注入形成选通晶体管的沟道区并且在第一沟道层的第二部分中通过第二注入形成第一存储晶体管的源极区和第二存储晶体管的漏极区，而第一沟道层的除了第一部分和第二部分之外的剩余部分用于形成第一存储晶体管和第二存储晶体管的沟道区。

随后，在图5所示的步骤S502中，如图6中的（b）所示，可以在第一沟道层上通过例如沉积工艺形成栅介质叠层ONO。该栅介质叠层ONO具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层。在图5所示的步骤S502中，如图6中的（b）所示，还可以在栅介质叠层ONO上通过例如沉积工艺依次形成例如多晶硅的第一栅电极层Poly1和硬掩模层HM，第一栅电极层Poly1用于形成第一存储晶体管和第二存储晶体管的栅电极。

随后，在图5所示的步骤S503中，如图6中的（c）所示，可以通过光刻工艺依次刻蚀硬掩模层HM、第一栅电极层Poly1和栅介质叠层ONO以暴露第一沟道层的第一部分，以及通过第一注入（例如离子注入工艺）对第一沟道层的第一部分进行掺杂以形成选通晶体管的沟道区。

这里，应注意，不同于图4中的（c），如图6中的（c）所示，在图5所示的步骤S503中，还可以通过对硬掩模层HM进行刻蚀以在第一栅电极层Poly1上形成用于将选通晶体管与第一存储晶体管和第二存储晶体管隔离的第一硬掩模阻挡部（即，图6中的（c）所示的第一自对准侧壁硬掩模）。例如，可以通过对第一栅电极层Poly1进行构图并刻蚀硬掩模层HM，随后沉积另外的硬掩模层并各向同性刻蚀该硬掩模层以在第一栅电极层Poly1上形成用于将选通晶体管与第一存储晶体管和第二存储晶体管隔离的第一硬掩模阻挡部。然后，以第一硬掩模阻挡部作为第一自对准侧壁硬掩模依次自对准刻蚀第一栅电极层Poly1和栅介质叠层ONO以暴露第一沟道层的第一部分。然后，通过第一注入（例如离子注入工艺）对第一沟道层的第一部分进行掺杂以形成选通晶体管的沟道区。

随后，在图5所示的步骤S504中，如图6中的（d）所示，可以在选通晶体管的沟道区上通过例如沉积工艺、自对准刻蚀工艺和化学机械研磨抛光工艺形成选通晶体管的侧壁隔离（即第一隔离部和第二隔离部）、选通晶体管的栅介质层Gox和用于形成选通晶体管的栅电极的例如多晶硅的第二栅电极层Poly2。

这里，应注意，不同于图4中的（d），如图6中的（d）所示，在图5所示的步骤S504中，还可以利用第一硬掩模阻挡部形成具有檐部的选通晶体管的栅电极。

随后，在图5所示的步骤S505中，如图6中的（e）所示，可以在选通晶体管的相对侧自对准硬掩模层HM以形成第二硬掩模阻挡部。步骤S505可以与图3和图4中所示的步骤S305相同，因而不对其细节进行进一步的描述，随后，使用第二硬掩模阻挡部作为第二自对准侧壁硬掩模依次自对准刻蚀第一栅电极层Poly1和栅介质叠层ONO以暴露第一沟道层的第二部分，以及通过第二注入（例如离子注入工艺）对第一沟道层的第二部分进行掺杂以形成第一存储晶体管的源极区和第二存储晶体管的漏极区（即，闪存单元的源极和漏极）。

随后，在图5所示的步骤S506中，如图6中的（f）所示，可以通过形成接触孔来形成连接到第一存储晶体管的源极区的闪存单元的第一电极以及连接到第二存储晶体管的漏极区的闪存单元的第二电极。此外，在步骤S506中，如图6中的（f）所示，还可以通过形成例如通孔V1和金属线M1、M2实现闪存单元的外部连接。

本领域技术人员应认识到，尽管图5和图6中示出了制备两层金属M1和M2来实现闪存单元的外部连接，但是本公开不限于此。本领域技术人员基于本公开的教导，可以使用更多或更少的层的金属来实现闪存单元的外部连接。

根据本公开的闪存单元具有低功耗、小尺寸、大容量的技术优势。根据本公开的闪存单元可以实现更好的工艺尺寸可微缩性和更高的阵列集成密度，较现有技术具有更低的成本。

尽管已经参考本公开的实施方式描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求中公开的本公开的精神和范围的情况下，可以对本公开进行各种修改和改变。

Claims (10)

1.一种闪存单元，包括：

衬底，包括深阱区和设置在深阱区上的阱区；

第一存储晶体管，设置在所述阱区上并且被配置为存储第一数据；

第二存储晶体管，设置在所述阱区上并且被配置为存储第二数据；以及

选通晶体管，在所述阱区上沿水平方向设置在所述第一存储晶体管和所述第二存储晶体管之间，被配置为隔离所述第一存储晶体管和所述第二存储晶体管并且对所述第一存储晶体管和所述第二存储晶体管执行选通操作；

其中，所述第一存储晶体管、所述选通晶体管和所述第二存储晶体管依次串联连接，

其中，所述第一存储晶体管的源极区连接到所述闪存单元的第一电极，所述第二存储晶体管的漏极区连接到所述闪存单元的第二电极，

其中，所述第一存储晶体管和所述第二存储晶体管具有包括沿竖直方向依次设置的沟道区、栅介质叠层、栅电极和硬掩模阻挡部的栅结构，所述栅介质叠层具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层，

其中，所述选通晶体管的栅电极具有沿水平方向延伸到所述第一存储晶体管的栅电极和所述第二存储晶体管的栅电极上方的檐部，

其中，所述硬掩模阻挡部包括所述檐部下方的第一硬掩模阻挡部和与所述第一硬掩模阻挡部相邻的第二硬掩模阻挡部，以及

其中，所述第一存储晶体管的栅电极的长度通过自对准工艺由设置在该栅电极上的第一硬掩模阻挡部和第二硬掩模阻挡部的长度之和限定，并且所述第二存储晶体管的栅电极的长度通过自对准工艺由设置在该栅电极上的第一硬掩模阻挡部和第二硬掩模阻挡部的长度之和限定。

2.根据权利要求1所述的闪存单元，其中，

所述檐部通过所述第一硬掩模阻挡部与所述第一存储晶体管的栅电极和所述第二存储晶体管的栅电极隔离。

3.根据权利要求1或2所述的闪存单元，其中，

所述存储介质层包括一层或多层存储介质。

4.根据权利要求3所述的闪存单元，其中，

所述存储介质包括以下材料中的至少之一：一元或多元氧化物、一元或多元氮化物、一元或多元氮氧化物、多晶硅和纳米晶体材料。

5. 根据权利要求1或2所述的闪存单元，还包括：

第一隔离部，沿水平方向设置在所述第一存储晶体管和所述选通晶体管之间，被配置为隔离所述第一存储晶体管的栅电极和所述选通晶体管的栅电极；以及

第二隔离部，沿水平方向设置在所述选通晶体管和所述第二存储晶体管之间，被配置为隔离所述选通晶体管的栅电极和所述第二存储晶体管的栅电极。

6. 根据权利要求1或2所述的闪存单元，其中，

所述第一存储晶体管、所述第二存储晶体管和所述选通晶体管的沟道区具有第一掺杂类型，以及

所述第一存储晶体管和所述第二存储晶体管的沟道区的掺杂浓度低于所述选通晶体管的沟道区的掺杂浓度。

7. 根据权利要求1或2所述的闪存单元，其中，

所述第一存储晶体管和所述第二存储晶体管的沟道区具有第二掺杂类型或者是无掺杂本征沟道区，以及

所述选通晶体管的沟道区具有不同于所述第二掺杂类型的第一掺杂类型。

8.根据权利要求6所述的闪存单元，其中，

所述第一掺杂类型是P型。

9.根据权利要求7所述的闪存单元，其中，

所述第一掺杂类型是P型，以及所述第二掺杂类型是N型。

10.一种闪存单元的制造方法，所述闪存单元包括依次串联连接的第一存储晶体管、选通晶体管和第二存储晶体管，

所述制造方法包括：

在衬底中形成第二掺杂类型的深阱区，在所述深阱区上形成第一掺杂类型的阱区，在所述阱区中形成第一沟道层，所述第一沟道层用于形成所述第一存储晶体管和所述第二存储晶体管的沟道区；

在所述阱区上形成栅介质叠层，所述栅介质叠层具有沿竖直方向依次层叠的第一氧化物层、存储介质层和第二氧化物层，在所述栅介质叠层上依次形成第一栅电极层和硬掩模层，所述第一栅电极层用于形成所述第一存储晶体管和所述第二存储晶体管的栅电极；

刻蚀所述硬掩模层以形成第一硬掩模阻挡部，使用所述第一硬掩模阻挡部作为掩模自对准刻蚀所述第一栅电极层和所述栅介质叠层以暴露所述第一沟道层的第一部分，对所述第一沟道层的第一部分进行掺杂以形成所述选通晶体管的沟道区；

在所述选通晶体管的沟道区上形成所述选通晶体管的栅介质层和栅电极，所述选通晶体管的栅电极具有沿水平方向延伸到所述第一存储晶体管的栅电极和所述第二存储晶体管的栅电极上方的檐部；

在所述选通晶体管的相对侧刻蚀所述硬掩模层以形成与所述第一硬掩模阻挡部相邻的第二硬掩模阻挡部，使用所述第二硬掩模阻挡部作为掩模自对准刻蚀所述第一栅电极层和所述栅介质叠层以暴露所述第一沟道层的第二部分，对所述第一沟道层的第二部分进行掺杂以形成所述第一存储晶体管的源极区和所述第二存储晶体管的漏极区；以及

形成连接到所述第一存储晶体管的源极区的所述闪存单元的第一电极以及连接到所述第二存储晶体管的漏极区的所述闪存单元的第二电极，

其中，所述第一存储晶体管的栅电极的长度通过自对准工艺由设置在该栅电极上的第一硬掩模阻挡部和第二硬掩模阻挡部的长度之和限定，并且所述第二存储晶体管的栅电极的长度通过自对准工艺由设置在该栅电极上的第一硬掩模阻挡部和第二硬掩模阻挡部的长度之和限定。

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