CN113658622B - 闪存阵列的写入方法 - Google Patents
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Abstract
本公开提供了一种闪存阵列的写入方法。该闪存阵列包括：多个闪存单元，沿行方向和列方向排列；多个字线组，沿行方向延伸；以及多个位线组，沿列方向延伸；在字线组和位线组的交点处设置有闪存单元对，其包括在行方向上相邻的共享同一个位线组的第一闪存单元和第二闪存单元。根据本公开的写入方法包括将各写入电压施加到被选中的闪存单元的第一和第二电极以及存储晶体管的栅电极，其中施加到与被写入的存储晶体管连接的电极的写入电压高于衬底与存储晶体管的栅介质叠层之间的界面处的电子势垒高度。本公开的闪存阵列的写入方法具有操作功耗低和编程速度快的优点，有利于提高并行写入的闪存单元数目，从而增大存储器数据写吞吐率。
Description
技术领域
本公开涉及半导体技术的领域，具体地，本公开涉及一种闪存阵列的写入方法。
背景技术
快闪存储器，简称闪存，是一种非易失性存储器，即在电源断开的情况下仍然不会丢失所存储的数据，特别适用于移动通讯和计算机存储部件等领域。此外，有些快闪存储器还具有高密度存储能力，适用于大容量移动存储介质等方面的应用。
传统的快闪存储器采用浮栅型单元结构。浮栅型非易失性存储器起源于D.Kahng与S.Sze 在1967年提出的MIMIS （Metal-Insulator -Metal-Insulator-Semiconductor：金属-绝缘体-金属-绝缘体-半导体）结构。该结构在传统的MOSFET （Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）的基础上增加一个金属浮栅和一个超薄的隧穿氧化物层，从而利用金属浮栅来存储电荷。基于此，Masuoka等人在1984年首次提出快闪存储器（Flash Memory）的概念，即通过按块（sector）擦除按位写入来实现高速擦除能力，并且消除了EEPROM (Erasable Programmable Read-only memory：可擦可写入只读存储器)中必需的选择管，从而具有更小的存储单元尺寸。快闪存储器出现以后，以其高写入速度、高集成度和优越的性能迅速得到发展。Intel公司在1988年提出了ETOX结构闪存单元 (ETOX：Electron Tunneling Oxide device，电子隧穿氧化物器件)，成为至今大部分的浮栅型闪存单元结构的发展基础。
然而，浮栅型快闪存储器具有如下缺点：工艺较为复杂；由于闪存单元中的浮栅结构的存在增加了栅结构的纵向高度，不利于按比例缩小工艺尺寸和单元面积；同时因为浮栅的导电性，存储的电荷可以在浮栅中自由移动，因而不利于提高存储器的可靠性。为解决浮栅型快闪存储器的工艺复杂、可靠性差等问题，研究人员提出一种利用氮化硅介质存储电荷的电荷俘获型存储器（CTM：Charge-Trapping-Memory），也称为SONOS型（Silicon-Oxide-Nitride-Oxide-Silicon：硅-氧化物-氮化物-氧化物-硅）快闪存储器。基于此，B.Eitan等人在2000年提出了一种两位存储单元结构NROM (Nitride-Read-Only-Memory：氮化硅只读存储器) ，但该结构存在其中两个存储位（即两个存储晶体管）相互干扰，器件尺寸无法缩小等缺点。
然而，现有的浮栅型ETOX快闪存储器和SONOS型NROM快闪存储器都存在工艺尺寸无法缩小、单元面积大、写入功耗大及阵列面积开销大的问题，无法实现吉比特（Gb）容量以上的高密度集成。
此外，现有的闪存阵列需要设置位线、字线和源线来实现闪存单元的选择和操作。然而，现有的闪存阵列的源线在有源区中形成，而有源区的方块电阻远高于金属。因此，为降低源线的串联电阻，需要在行方向或列方向上每隔若干行或列通过金属的公共源线将有源区源线短接在一起，导致闪存阵列的面积开销增加。
随着移动智能终端、可穿戴设备、智能传感器网络等应用的迅速发展，对快闪存储器的功耗、存储容量、成本均提出了更高的要求，因此需要一种具有功耗低、单元面积小、工艺尺寸可缩小、阵列集成密度高、容量大等有点的快闪存储器技术。
发明内容
在本背景技术部分中公开的以上信息仅用于理解发明构思的背景，并且因此它可能包含不构成现有技术的信息。
为了解决现有技术中存在的以上问题，本公开提出了一种闪存阵列的写入方法，又称编程方法。
根据本公开的一个方面，提供了一种闪存阵列的写入方法。该闪存阵列包括：多个闪存单元，沿行方向和与行方向垂直的列方向排列；多个字线组，沿行方向延伸；以及多个位线组，沿列方向延伸，其中，在字线组和位线组的交点处设置有闪存单元对，闪存单元对包括在行方向上相邻的共享同一个位线组的第一闪存单元和第二闪存单元。第一闪存单元和第二闪存单元中的每个包括在列方向上依次串联连接的第一存储晶体管、选通晶体管和第二存储晶体管。在第一闪存单元和第二闪存单元中的每个中，第一存储晶体管的源极区连接到该闪存单元的第一电极，第二存储晶体管的漏极区连接到该闪存单元的第二电极。每个位线组包括第一位线、中间位线和第二位线，第一位线连接到闪存单元对中的第一闪存单元的第一电极，第二位线连接到闪存单元对中的第二闪存单元的第二电极，中间位线连接第一闪存单元的第二电极和第二闪存单元的第一电极。每个位线组包括第一控制线、字线和第二控制线，第一控制线连接到第一存储晶体管的栅电极，字线连接到选通晶体管的栅电极，第二控制线连接到第二存储晶体管的栅电极。该写入方法包括：通过将第一写入电压施加到第一位线，将第二写入电压施加到中间位线和第二位线，将第三写入电压施加到第一控制线，将第四写入电压施加到字线，以及将第五写入电压施加到第二控制线，对第一闪存单元的第一存储晶体管执行写入操作；通过将第二写入电压施加到第一位线，将第一写入电压施加到中间位线和第二位线，将第五写入电压施加到第一控制线，将第四写入电压施加到字线，以及将第三写入电压施加到第二控制线，对第一闪存单元的第二存储晶体管执行写入操作；通过将第一写入电压施加到第一位线和中间位线，将第二写入电压施加到第二位线，将第三写入电压施加到第一控制线，将第四写入电压施加到字线，以及将第五写入电压施加到第二控制线，对第二闪存单元的第一存储晶体管执行写入操作；以及通过将第二写入电压施加到第一位线和中间位线，将第一写入电压施加到第二位线，将第五写入电压施加到第一控制线，将第四写入电压施加到字线，以及将第三写入电压施加到第二控制线，对第二闪存单元的第二存储晶体管执行写入操作。第四写入电压等于或低于第一电源电压，第二写入电压等于或高于第二电源电压，第一写入电压高于预设电压，第三写入电压高于第一写入电压。第一电源电压高于第二电源电压。预设电压是根据衬底与第一存储晶体管和第二存储晶体管的栅介质叠层之间的界面处的载流子势垒高度预先设定的。第一写入电压、第四写入电压和第五写入电压高于第二写入电压。第二写入电压通过恒流负载连接到第二电源电压。在闪存单元的写入操作期间，第一写入电压、第二写入电压、第三写入电压、第四写入电压和第五写入电压使得该闪存单元的第一存储晶体管、第二存储晶体管和选通晶体管均导通。
根据本公开的闪存阵列的写入方法，在一列选中的闪存单元中，最多只有两个位线需要被充电到高的写入电压，从而极大地减少了对位线寄生电容进行充电而导致的功耗，因此较之现有的闪存阵列的写入方法具有低功耗的优势。此外，本公开的闪存阵列的写入方法的低功耗优势有利于提高并行写入的闪存单元数目，从而提高闪存阵列的数据写入吞吐率，克服现有的NOR型闪存数据写入慢的缺陷。
然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本发明的进一步说明。
附图说明
包括附图以提供对本发明的进一步理解并且并入本说明书中并构成本说明书的一部分的附图示出了本发明的示例性实施方式，并且与说明书一起用于解释本发明的构思。
图1是示出了根据本公开的实施方式的闪存单元的截面视图。
图2示出了根据本公开的实施方式的闪存单元的等效电路图。
图3示出了根据本公开的实施方式的闪存单元对的电路示意图。
图4示出了根据本公开的实施方式的闪存阵列的电路示意图。
图5示出了根据本公开的实施方式的对闪存单元中的第一存储晶体管执行写入操作的等效电路图。
图6示出了根据本公开的实施方式的对第一闪存单元的第一存储晶体管执行写入操作的示意图。
图7示出了根据本公开的实施方式的对第一闪存单元的第二存储晶体管执行写入操作的示意图。
图8示出了根据本公开的实施方式的对第二闪存单元的第一存储晶体管执行写入操作的示意图。
图9示出了根据本公开的实施方式的对第二闪存单元的第二存储晶体管执行写入操作的示意图。
具体实施方式
在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本发明的各示例性实施方式或实现方案的透彻理解。如本文所使用的，“实施方式”和“实现方案”是可互换的词，是采用本文所公开的一个或更多个发明构思的设备或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同布置的情况下实践各示例性实施方式。在其他实例中，以框图形式示出了公知的结构和设备以避免不必要地混淆各示例性实施方式。此外，各示例性实施方式可以是不同的，但是不必是排他的。例如，在不脱离本发明构思的情况下，可以在其他示例性实施方式中使用或实现示例性实施方式的特定形状、配置和特性。
除非另有说明，否则所说明的示例性实施方式应理解为提供可以在实践中实现本发明构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则可以将各实施方式的特征、部件、模块、层、膜、面板、区域和/或方面等（下文中单独地或共同地称为“元件”）另外进行组合、分离、互换和/或重新布置，而不背离本发明的构思。
在附图中的交叉影线和/或阴影的使用通常被提供用于澄清相邻元件之间的边界。这样，无论是否存在交叉影线或阴影都不能传达或指示对特定材料、材料特性、尺寸、比例、所示元件之间的共性和/或元件的任何其他特性、属性、形状等的任何偏爱或要求，除非另有说明。此外，在附图中，为了清楚和/或描述性目的，可能夸大元件的尺寸和相对尺寸。当可以不同地实现示例性实施方式时，可以与所描述的顺序不同地执行特定的处理顺序。例如，两个连续描述的工艺可以基本同时执行或以与所描述的顺序相反的顺序执行。同样，相同的附图标记表示相同的元件。
当诸如层的元件被称为在另一元件或层“上”，“连接至”或“耦接至”另一元件或层时，其可以直接在另一元件或层上，直接连接至或耦接至另一元件或层，或者可以存在居间的元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”，“直接连接至”或“直接耦接至”另一元件或层时，则不存在居间的元件或层。为此，术语“连接”可以指具有或不具有居间的元件的物理、电气和/或流体连接。此外，D1轴线、D2轴线和D3轴线不限于直角坐标系的三个轴，诸如x、y和z轴线，并且可以在更广泛的意义上进行解释。例如，D1轴线、D2轴线和D3轴线可以彼此垂直，或者可以表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X，Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，诸如例如XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
尽管在本文中可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
空间关系术语，诸如“之下”、“下方”、“下面”、“下”、“上方”、“上”、“更高”和“侧面”（例如，如在“侧壁”）等，在本文中可用于描述性目的，从而描述如图中所示的一个元件与其他元件之间的关系。空间关系术语旨在涵盖除附图中示出的取向以外的装置在使用、操作和/或制造中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被取向为在其他元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方二者的取向。此外，装置可以以其他方式取向（例如，旋转90度或以其他取向），并且因此本文中所使用的空间关系描述语被相应地解释。
在此使用的术语出于描述特定实施方式的目的，而非旨在是限制性的。如本文所使用的，单数形式“一”、“一个”和“该”旨在还包括复数形式，除非上下文另外明确指出。此外，当在本说明书中使用时，术语“包括”和/或“包含”指明存在所陈述的特征、整数、步骤、操作、元件、部件和/或它们的组，但不排除存在或增加一个或更多个其他的特征、整数、步骤、操作、元件、部件和/或它们的组。还应注意，如本文所使用的，术语“基本上”、“约”和其他类似术语被用作近似术语而不是程度术语，并且因此被利用以计入被本领域的普通技术人员所认可的测量、计算和/或提供的值中的固有偏差。
如在本领域中的惯例，在功能块、单元和/或模块方面在附图中描述和示出了一些示例性实施方式。本领域技术人员将理解，这些块、单元和/或模块由电子（或光学）电路物理地实现，诸如逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等，它们可以使用基于半导体的制造技术或其他制造技术来形成。在由微处理器或其他类似硬件实现块、单元和/或模块的情况下，可以使用软件（例如，微代码）对它们进行写入和控制，以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件驱动。还考虑到，每个块、单元和/或模块可以由专用硬件来实现，或者被实现为由执行一些功能的专用硬件与执行其他操作的处理器（例如，一个或更多个写入的微处理器和相关电路）的组合。此外，在不脱离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元和/或模块可以在物理上被分成两个或更多个交互的和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，一些示例性实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
在此参照截面图和/或分解图来描述各实施方式，所述截面图和/或分解图是理想化的实施方式和/或中间结构的示意图。这样，例如由于制造技术和/或公差导致的图示形状的变化是可以预期的。因此，本文公开的实施方式不必一定被解释为限于区域的特定示出的形状，而是包括由例如制造引起的形状偏差。以这种方式，附图中示出的区域本质上可以是示意性的，并且这些区域的形状可以不反映设备的区域的实际形状，并且因此这不一定旨在进行限制。
除非另有限定，否则本文中使用的所有术语（包括技术术语和科学术语）具有与本公开所属领域的普通技术人员通常理解的相同含义。术语，诸如在常用词典中定义的术语，应被解释为具有与相关领域的背景下的它们的含义相一致的含义，并且不应以理想化或过于正式的意义来解释，除非在此明确限定。
图1示出了根据本公开的实施方式的闪存单元MC 100的截面视图。
如图1所示，根据本公开的实施方式的闪存单元MC 100可以包括衬底101，其包括第二掺杂类型的深阱区DNW 103和设置在深阱区DNW 103上的第一掺杂类型的阱区PW 102。
尽管在图1中作为示例将第一掺杂类型限定为P型，并且将第二掺杂类型限定为N型，但是本领域技术人员应认识到，本公开不限于此，并且第一掺杂类型也可以是N型，此时第二掺杂类型可以是P型。
根据本公开的实施方式，衬底101可以是例如硅（Si）衬底。
此外，闪存单元MC 100包括依次串联连接的第一存储晶体管MS 110、选通晶体管MG 120和第二存储晶体管MD 130。第一存储晶体管MS 110可以设置在阱区PW 102上并且存储第一数据DATA1。第二存储晶体管MD 130可以设置在阱区PW 102上并且存储第二数据DATA2。选通晶体管MG 120在阱区PW 102上沿水平方向DR1设置在第一存储晶体管MS 110和第二存储晶体管MD 130之间，用于隔离第一存储晶体管MS 110和第二存储晶体管MD 130并且对第一存储晶体管MS 110和第二存储晶体管MD 130执行选通操作。
根据本公开的实施方式，闪存单元MC 100包括两个存储晶体管MS 110和MD 130，因此闪存单元MC 100能够实现两位存储的功能，即同时存储第一数据DATA1和第二数据DATA2。
此外，如图1所示，第一存储晶体管MS 110的源极区连接到闪存单元MC 100的第一电极S，其还可以被称为闪存单元MC 100的源极S，而第二存储晶体管MD 130的漏极区连接到闪存单元MC 100的第二电极D，其还可以被称为闪存单元MC 100的漏极D。
本领域技术人员应认识到，在本文中为便于描述限定了闪存单元的源极和漏极，然而闪存单元的源极和漏极的限定是相对的，在不同的工作条件下，术语“源极”和“漏极”可互换地使用。
此外，如图1所示，第一存储晶体管MS 110具有包括沿竖直方向DR2依次设置的沟道区111、栅介质叠层112、栅电极116和硬掩模阻挡部117的栅结构。栅介质叠层112具有沿竖直方向依次层叠的第一氧化物层113、存储介质层114和第二氧化物层115。此外，第二存储晶体管MD 130具有包括沿竖直方向DR2依次设置的沟道区131、栅介质叠层132、栅电极136和硬掩模阻挡部137的栅结构。栅介质叠层132具有沿竖直方向依次层叠的第一氧化物层133、存储介质层134和第二氧化物层135。
根据本公开的实施方式，闪存单元MC 100包括两个存储晶体管MS 110和MD 130，因而可以实现两位存储的功能。
根据本公开的实施方式，如图1所示，用于两位存储的闪存单元MC 100可以由三个紧密布置的晶体管组成，即位于闪存单元MC 100中间的选通晶体管MG 120、位于闪存单元MC 100的第一端的第一存储晶体管MS 110以及位于闪存单元MC 100的第二端的第二存储晶体管MD 130。
如图1所示，闪存单元MC 100可以形成于半导体衬底101内的阱区PW 102上。此外，为了将阱区PW 102与衬底101隔离以便在某些工作条件下向阱区PW 102施加电压，如图1中所示，阱区PW 102可以形成在深阱区DNW 103中。
如图1所示，在闪存单元MC 100的第一端处设置有通过N型掺杂形成的源极区140，并且在闪存单元MC 100的第二端还设置有通过N型掺杂形成的漏极区150。源极区140通过接触孔141和位于上层的金属源极142，即第一电极S连接，并且漏极区150通过接触孔151和位于上层的金属漏极152，即第二电极D连接。
根据本公开的实施方式，第一电极S和第二电极D可以包括金属或高掺杂的多晶硅。当第一电极S和第二电极D由金属形成时，其可以包括以下材料中的至少之一：铝、钛、氮化钛、铜、钨、钴和锰。
如上文所述，如图1所示，第一存储晶体管MS 110的栅结构可以自下而上依次具有沟道区111、栅介质叠层112、栅电极116和用于侧壁自对准的硬掩模阻挡部117。根据本公开的实施方式，栅电极116可以包括例如多晶硅、金属栅、金属硅化物材料，或者上述材料的组合。根据本公开的实施方式，硬掩模阻挡部117可以包括例如氧化硅、氮化硅、硅玻璃材料，或者上述材料的组合。
此外，如图1所示，栅介质叠层112具有沿竖直方向依次层叠的第一氧化物层（隧穿氧化物层）113、存储介质层（电荷存储层）114和第二氧化物层（阻挡氧化物层）115。根据本公开的实施方式，第一氧化物层113和第二氧化物层115可以包括例如氧化硅或氧化铝等。
根据本公开的实施方式，存储介质层114可以包括一层或多层存储介质。此外，根据本公开的实施方式，形成存储介质层114的存储介质可以包括：一元或多元氧化物，诸如氧化铪、氧化钽、氧化钛、氧化锆、铪铝氧化物；一元或多元氮化物，诸如氮化硅；一元或多元氮氧化物，诸如氮氧化硅；多晶硅或者纳米晶体材料；或者上述材料的组合。
根据本公开的实施方式，当存储介质层114由例如氮化硅材料形成时，第一氧化物层113、存储介质层114和第二氧化物层115可以形成作为ONO（氧化物-氮化物-氧化物）复合存储介质的栅介质叠层112。此时，第一存储晶体管MS 110可以是SONOS型存储晶体管。
此外，根据本公开的实施方式，第一存储晶体管MS 110可以是与SONOS型存储晶体管具有相似的操作机理的其他的陷阱电荷俘获型存储晶体管，此类型的存储晶体管采用富含电荷陷阱的高K材料例如氮氧化硅、氧化铪、氧化钽、氧化钛、氧化锆、铪铝氧化物等替代SONOS存储器中的氮化硅材料作为存储介质层114。
此外，根据本公开的实施方式，第一存储晶体管MS 110还可以是浮栅型存储晶体管，此类型的存储晶体管采用多晶硅材料取代SONOS存储器中的氮化硅材料形成用于存储电荷的浮栅，作为存储介质层114。
此外，根据本公开的实施方式，第一存储晶体管MS 110还可以是纳米晶存储晶体管（nano-crystal memory），此类型的存储晶体管采用具有量子点（quantum dot）的纳米晶材料取代SONOS存储器中的氮化硅材料作为存储介质层114。
根据本公开的实施方式，第一存储晶体管MS 110的栅电极116的长度可以通过自对准工艺由设置在栅电极116上的硬掩模阻挡部117的长度限定。本领域技术人员应注意，本文提及的“长度”意指所陈述的对象在水平方向DR1上的尺寸。
根据本公开的实施方式，除了设置在选通晶体管MG 120的相对侧之外，第二存储晶体管MD 130具有与第一存储晶体管MS 110相同的结构并且可以通过与第一存储晶体管MS 110相同的工艺制造，因而为简洁起见，这里将省略对第二存储晶体管MD 130的结构的详细描述。
选通晶体管MG 120的栅结构可以自下而上依次包括沟道区121、栅介质层122和栅电极123。根据本公开的实施方式，选通晶体管MG 120的栅电极123连接到字线，其栅电极123的长度由光刻工艺的工艺尺寸限定。根据本公开的实施方式，栅介质层122可以包括例如氧化硅、氮氧化硅、氧化铪等材料。此外，根据本公开的实施方式，栅电极123可以包括例如多晶硅、金属栅、金属硅化物材料，或者上述材料的组合。
根据本公开的实施方式，第一存储晶体管MS 110、第二存储晶体管MD 130和选通晶体管MG 120的沟道区111、131和121均可以具有第一掺杂类型，并且第一存储晶体管MS110和第二存储晶体管MD 130的沟道区111和131的掺杂浓度可以低于选通晶体管MG 120的沟道区121的掺杂浓度。
此外，根据本公开的实施方式，第一存储晶体管MS 110和第二存储晶体管MD 130的沟道区111和131可以具有第二掺杂类型或者是无掺杂本征沟道区，并且选通晶体管MG120的沟道区121可以具有不同于所述第二掺杂类型的第一掺杂类型。
例如，如图1所示，在第一掺杂类型是P型并且第二掺杂类型是N型的情况下，第一存储晶体管MS 110及第二存储晶体管MD 130的P型沟道111和131的掺杂浓度低于选通晶体管MG 120的P型沟道121的掺杂浓度。此外，根据本公开的实施方式，沟道区111和131也可以是无掺杂本征沟道或者是N型掺杂沟道区。
根据本公开的实施方式，闪存单元MC 100还包括：第一隔离部124，其沿水平方向DR1设置在第一存储晶体管MS 110和选通晶体管MG 120之间，用于隔离第一存储晶体管MS110的栅电极116和选通晶体管MG 120的栅电极123；以及第二隔离部125，其沿水平方向DR1设置在选通晶体管MG 120和第二存储晶体管MD 130之间，用于隔离选通晶体管MG 120的栅电极123和第二存储晶体管MD 130的栅电极136。
具体地，如图1所示，选通晶体管MG 120的栅电极123两侧设置有侧壁形式的第一隔离部124和第二隔离部125，它们分别用于以特定的隔离间隙长度与第一存储晶体管MS110的栅电极116和第二存储晶体管MD 130的栅电极136电隔离。根据本公开的实施方式，第一隔离部124和第二隔离部125可以包括与栅介质层122相同的材料。
根据本公开的实施方式的闪存单元能够在一个闪存单元中实现两个存储晶体管，因此可以大大降低每个存储位的等效面积，进而获得更低的成本和更高的集成密度。
此外，根据本公开的实施方式的闪存单元中的存储晶体管可以采用结构简单的SONOS型器件结构，具有工艺简单、栅电极操作电压低、数据保持可靠性好的优点。
另外，在根据本公开的实施方式的闪存单元中通过选通晶体管隔离两个存储位的相互影响，并且抑制存储电荷的分布宽度和横向扩散，从而能够在氮化硅存储层中获得更高的存储电荷密度，避免现有的同样采用两位存储的NROM存储单元存在的电荷分布宽、相互干扰大、栅长无法缩小等问题，显著改善存储窗口和数据可靠性。
特别地，根据本公开的实施方式的闪存单元的等效沟道长度是第一存储晶体管、选通晶体管和第二存储晶体管的栅电极的长度之和。如上文所述，选通晶体管的栅电极长度由光刻工艺的工艺特征尺寸限定，通常约等于或略大于光刻工艺的关键特征尺寸（Critical Feature Size），其通常表示为F（或CF）。此外，第一存储晶体管和第二存储晶体管的栅电极长度分别由自对准侧壁硬掩模阻挡部的长度限定，因而其尺寸可以小于F。因此，根据本公开的实施方式，可以在同样的工艺特征尺寸下获得闪存单元的更小的沟道长度，进而达到缩小闪存单元的面积和制造成本的目的。
此外，在由根据本公开的实施方式的闪存单元组成的闪存阵列中，对于未被选中进行操作的闪存单元，选通晶体管以及第一和第二存储晶体管的栅电极均接地，从而闪存单元的整个串联沟道完全关断，等效沟道长度扩大，因此可以在更小的工艺特征尺寸下避免闪存单元在高操作电压情况下的源漏穿通，从而克服现有的闪存单元的栅电极长度无法随工艺特征尺寸的缩小而缩小的问题。因此，根据本公开的实施方式的闪存单元具有更好的工艺微缩能力，进而能够通过缩小工艺特征尺寸来获得更小的单元面积和制造成本。
此外，在根据本公开的实施方式的闪存单元中，通过降低第一存储晶体管和第二存储晶体管的P型沟道区的掺杂浓度或将其设计成N型掺杂沟道区，可以降低存储晶体管的阈值电压以及擦写及读取操作时的栅电极操作电压，进而可以提高存储晶体管的可靠性。同时，通过提高选通晶体管的P型沟道区的掺杂浓度，可以提高闪存单元的耐穿通电压，降低非选中的闪存单元的源极区与漏极区间的泄漏电流。
图2示出了根据本公开的实施方式的闪存单元MC 100的等效电路图。
具体地，如图2中所示，闪存单元MC 100包括依次串联连接的第一存储晶体管MS110、选通晶体管MG 120和第二存储晶体管MD 130。选通晶体管MG 120可以隔离第一存储晶体管MS 110和第二存储晶体管MD 130并且对第一存储晶体管MS 110和第二存储晶体管MD130执行选通操作。
图3示出了根据本公开的实施方式的闪存单元对200的电路示意图。图4示出了根据本公开的实施方式的闪存阵列的电路示意图。
根据本公开的实施方式，闪存阵列可以包括：多个闪存单元，沿行方向和与行方向垂直的列方向排列；多个字线组，沿行方向延伸；以及多个位线组，沿列方向延伸，其中，在字线组和位线组的交点处设置有闪存单元对，闪存单元对包括在行方向上相邻的共享同一个位线组的第一闪存单元和第二闪存单元。
如图3和图4所示，根据本公开的实施方式，闪存阵列可以包括多个如图2中所示的闪存单元，这些闪存单元可以沿行方向和与行方向垂直的列方向排列成m×2n的阵列，其中m和n是大于1的自然数。因此，多个闪存单元形成了m行×2n列的闪存阵列。
如图3所示，根据本公开的实施方式，在行方向上相邻的两个闪存单元可以构成一个闪存单元对200，其包括第一闪存单元210和第二闪存单元220。例如，第一闪存单元210可以是位于闪存阵列中的第0行第0列的闪存单元，而第二闪存单元220可以是位于闪存阵列中的第0行第1列的闪存单元。因此，根据本公开的实施方式，闪存阵列可以包括排列成m行×n列的闪存单元对。
第一闪存单元210包括在列方向上依次串联连接的第一存储晶体管211、选通晶体管212和第二存储晶体管213。第二闪存单元220包括在列方向上依次串联连接的第一存储晶体管221、选通晶体管222和第二存储晶体管223。
根据本公开的实施方式，在第一闪存单元210中，第一存储晶体管211的源极区连接到第一闪存单元210的第一电极S1，第二存储晶体管213的漏极区连接到第一闪存单元210的第二电极D1。
此外，根据本公开的实施方式，在第二闪存单元220中，第一存储晶体管221的源极区连接到第二闪存单元220的第一电极S2，第二存储晶体管223的漏极区连接到第二闪存单元220的第二电极D2。
此外，根据本公开的实施方式，闪存单元对200，即第一闪存单元210和第二闪存单元220的对，共享沿列方向延伸的位线组，该位线组包括第一位线BSL0、中间位线BLM0和第二位线BLD0。根据本公开的第一实施方式，第一位线BSL0可以连接到第一闪存单元210的第一电极S1，第二位线BLD0可以连接到第二闪存单元220的第二电极D2，并且中间位线BLM0可以连接第一闪存单元210的第二电极D1和第二闪存单元220的第一电极S2。
如上文所述，根据本公开的实施方式，在行方向上相邻的第一闪存单元210和第二闪存单元220连接到相同的第一位线BSL0、中间位线BLM0和第二位线BLD0。也就是说，根据本公开的实施方式，在闪存阵列中，闪存单元对共享同一个位线组。例如，第0列闪存单元和第1列闪存单元共享包括第一位线BLS0、中间位线BLM0和第二位线BLD0的位线组，第2列闪存单元和第3列闪存单元共享中包括第一位线BLS1、间位线BLM1和第二位线BLD1的位线组，直至第2n-2列闪存单元和第2n-1列闪存单元共享包括第一位线BLS<n-1>、中间位线BLM<n-1>和第二位线BLD<n-1>的位线组。
此外，根据本公开的实施方式，闪存阵列还包括沿行方向延伸的多个字线组，每个字线组包括第一控制线、字线和第二控制线，其中第一控制线连接到闪存单元对的第一存储晶体管的栅电极，字线连接到闪存单元对的选通晶体管的栅电极，第二控制线连接到闪存单元对的第二存储晶体管的栅电极。
根据本公开的实施方式，在闪存阵列中，同一行的闪存单元（对）共享相同的字线组，即第一控制线、字线和第二控制线。
如图3和图4所示，以闪存单元对200为例，闪存单元对200，即第一闪存单元210和第二闪存单元220，位于第0行中，与第0行中的其他闪存单元（对）共享相同的字线组，即第一控制线MS0、字线WL0和第二控制线MD0。第一控制线MS0连接到第一闪存单元210和第二闪存单元220的第一存储晶体管211和221的栅电极，字线WL0连接到第一闪存单元210和第二闪存单元220的选通晶体管212和222的栅电极，第二控制线MD0连接到第一闪存单元210和第二闪存单元220的第二存储晶体管213和223的栅电极。
相似地，第1行的闪存单元（对）中的第一存储晶体管的栅电极共同连接到第一控制线MS1，第1行的闪存单元中的选通晶体管的栅电极共同连接到字线WL1，并且第1行的闪存单元中的第二存储晶体管的栅电极共同连接到第二控制线MD1。相似地，第m-2行的闪存单元中的第一存储晶体管的栅电极共同连接到第一控制线MS<m-2>，第m-2行的闪存单元中的选通晶体管的栅电极共同连接到字线WL<m-2>，并且第m-2行的闪存单元中的第二存储晶体管的栅电极共同连接到第二控制线MD<m-2>。相似地，第m-1行的闪存单元中的第一存储晶体管的栅电极共同连接到第一控制线MS<m-1>，第m-1行的闪存单元中的选通晶体管的栅电极共同连接到字线WL<m-1>，并且第m-1行的闪存单元中的第二存储晶体管的栅电极共同连接到第二控制线MD<m-1>。
本领域技术人员应认识到，根据本公开的实施方式的闪存单元具有对称结构，因此基于如上所述的第一控制线、字线、第二控制线、第一位线、中间位线和第二位线的连接关系，在列方向上相邻的闪存单元是对向设置的，即当前行的闪存单元的第一存储晶体管与上一行的闪存单元的第一存储晶体管在列方向上相邻，并且当前行的闪存单元的第二存储晶体管与下一行的闪存单元的第二存储晶体管在列方向上相邻；或者，当前行的闪存单元的第二存储晶体管与上一行的闪存单元的第二存储晶体管在列方向上相邻，并且当前行的闪存单元的第一存储晶体管与下一行的闪存单元的第一存储晶体管在列方向上相邻。
图5示出了根据本公开的实施方式的对闪存单元中的第一存储晶体管执行写入操作的等效电路图。
如图5中所示，如图5中所示，通过控制施加到第一存储晶体管MS 110的源极区（即第一电极S）、第一存储晶体管MS 110的栅电极116、选通晶体管MG 120的栅电极123、第二存储晶体管MD 130的栅电极136和第二存储晶体管MD 130的漏极区（即第二电极D）的电压，可以实现对第一存储晶体管MS 110的写入操作。
根据本公开的实施方式，在对闪存单元MC 100执行写入操作时，可以将闪存单元MC 100的阱区PW 102接地。
具体地，根据本公开的实施方式，如图5所示，在对闪存单元MC 100的第一存储晶体管MS 110执行写入操作时，将第一写入电压VW1施加到第一电极S，将第二写入电压VW2施加到第二电极D，将第三写入电压VW3施加到第一存储晶体管MS 110的栅电极116，将第四写入电压VW4施加到选通晶体管MG 120的栅电极123，并且将第五写入电压VW5施加到第二存储晶体管MD 130的栅电极136。
根据本公开的实施方式，第一写入电压VW1高于预设电压，其中该预设电压是根据衬底与第一存储晶体管MS 100的栅介质叠层112之间的界面处的载流子势垒高度预先设定的。例如，在图1所示的闪存单元MC 100中，预设电压可以使得电子能够越过P型沟道区111与栅介质叠层112中的下部的第一氧化物层（隧穿氧化物）113之间的界面处的电子势垒。例如，在P型沟道区111包括硅并且第一氧化物层113包括二氧化硅的情况下，该势垒高度是3.2电子伏特（eV）。在该情况下，第一写入电压VW1通常大于3伏特（V）。例如，第一写入电压VW1可以在3V至6V的范围内。根据本公开的实施方式，第一写入电压VW1可以由外部恒压源提供。
根据本公开的实施方式，第二写入电压VW2等于或高于第二电源电压VSS，其中第二电源电压VSS可以是地电压GND。此外，根据本公开的实施方式，第二写入电压VW2通过恒流负载连接到第二电源电压VSS。根据本公开的实施方式，第二电源电压VSS可以是地电压。
根据本公开的实施方式，第三写入电压VW3高于第一写入电压VW1。例如，第三写入电压VW3可以在4V至12V的范围内。
根据本公开的实施方式，第四写入电压VW4等于或低于第一电源电压VDD，其中第一电源电压VDD高于第二电源电压VSS，并且可以在0.8V至5V的范围内。
根据本公开的实施方式，第一写入电压VW1、第四写入电压VW4和第五写入电压VW5高于第二写入电压VW2。例如，第五写入电压VW5可以在3V至8V的范围内。
此外，根据本公开的实施方式，在闪存单元MC 100的写入操作期间，第一至第五写入电压VW1至VW5使得第一存储晶体管MS 110、第二存储晶体管MD 130和选通晶体管MG 120均导通。
由于闪存单元MC 100的对称结构，在第一存储晶体管MS 110和第二存储晶体管MD130的写入操作期间施加的各写入电压VW1至VW5也存在对称关系。因此，为了简洁起见，这里不对在第二存储晶体管MD 130的写入操作期间施加的写入电压进行重复性的描述。
如图5所示，可以通过调节外部连接的恒流负载的恒定电流IWR来准确控制写入时的闪存单元的导通电流IDS（即，在闪存单元MC 100的第一电极S和第二电极D之间流动的电流），进而达到调节编程阈值电压，从而提高闪存阵列的写入（编程）阈值电压分布精度的目的。
根据本公开的实施方式，上文所述的对第一存储晶体管MS 110和第二存储晶体管MD 130的写入操作采用低栅压的沟道热电子注入机制。
根据本公开的实施方式，恒流负载可以通过电流镜电路实现。
具体地，如图5所示，对第一电极S施加例如约4V的恒定电压VWR（即，第一写入电压VW1），并且将具有下拉功能的恒流负载（具有恒定电流IWR）连接到第二电极D以将第二电极D处的电压（即，第二写入电压VW2）下拉到0V至1V之间，例如约0.3V。此外，对第一存储晶体管MS 110的栅电极116施加例如6V的第三写入电压VW3，对选通晶体管MG 120的栅电极123施加例如1.2V的第四写入电压VW4，并且对第二存储晶体管MD 130的栅电极136施加例如5V的第五写入电压VW5，使得闪存单元MC 100的第一存储晶体管MS 110、第二存储晶体管MD 130和选通晶体管MG 120均导通。
此外，由于选通晶体管MG 120的栅极电压VW4是低电压，使得选通晶体管MG 120处于低栅压饱和导通状态，因此选通晶体管MG 120的导通电流决定了整个闪存单元MC 100的导通电流IDS。当闪存单元MC 100的导通电流IDS大于恒流负载的恒定电流IWR时，可以对闪存单元MC 100的第二电极D充电以使其电压VW2上升，从而选通晶体管MG 120的栅极导通电压（VGS=VW4-VW2）下降，使得导通电流IDS下降并自适应地变为恒流负载的恒定电流IWR。反之，当闪存单元MC 100的导通电流IDS小于恒流负载的恒定电流IWR时，闪存单元MC 100的第二电极D放电以使其电压VW2下降，从而选通晶体管MG 120的栅极导通电压（VGS=VW4-VW2）上升，使得导通电流IDS上升并自适应地变为恒流负载的恒定电流IWR。
通过这种自适应效应，在闪存单元MC 100的编程期间，导通电流IDS恒等于恒流负载的恒定电流IWR而不受闪存单元MC 100的阈值电压、工艺偏差等因素的影响。此外，根据沟道热电子注入机制的幸运电子模型，由于根据本公开的闪存单元MC 100的写入操作期间的导通电流IDS恒定且精确可控，因此栅极编程（写入）电流为导通电流IDS（恒等于恒定电流IWR）乘以注入概率系数PINJ，即可被视为常数，从而可以显著提高编程阈值电压的精度。
图6示出了根据本公开的实施方式的对第一闪存单元210的第一存储晶体管211执行写入操作的示意图。
根据本公开的实施方式，如图6所示，在对第一闪存单元210的第一存储晶体管211执行写入操作时，将例如4V的第一写入电压VW1施加到第一位线BLS0，将例如0.2V的第二写入电压VW2施加到中间位线BLM0和第二位线BLD0，将例如6V的第三写入电压VW3施加到与第一存储晶体管211的栅电极连接的第一控制线MS0，将例如1.2V的第四写入电压VW4施加到与选通晶体管212的栅电极连接的字线WL0，并且将例如5V的第五写入电压VW5施加到与第二存储晶体管213的栅电极连接的第二控制线MD0。
图7示出了根据本公开的实施方式的对第一闪存单元210的第二存储晶体管213执行写入操作的示意图。
根据本公开的实施方式，如图7所示，在对第一闪存单元210的第二存储晶体管213执行写入操作时，将例如0.2V的第二写入电压VW2施加到第一位线BLS0，将例如4V的第一写入电压VW1施加到中间位线BLM0和第二位线BLD0，将例如5V的第五写入电压VW5施加到与第一存储晶体管211的栅电极连接的第一控制线MS0，将例如1.2V的第四写入电压VW4施加到与选通晶体管212的栅电极连接的字线WL0，并且将例如6V的第三写入电压VW3施加到与第二存储晶体管213的栅电极连接的第二控制线MD0。
图8示出了根据本公开的实施方式的对第二闪存单元220的第一存储晶体管221执行写入操作的示意图。
根据本公开的实施方式，如图8所示，在对第二闪存单元220的第一存储晶体管221执行写入操作时，将例如4V的第一写入电压VW1施加到第一位线BLS0和中间位线BLM0，将例如0.2V的第二写入电压VW2施加到第二位线BLD0，将例如6V的第三写入电压VW3施加到与第一存储晶体管221的栅电极连接的第一控制线MS0，将例如1.2V的第四写入电压VW4施加到与选通晶体管222的栅电极连接的字线WL0，并且将例如5V的第五写入电压VW5施加到与第二存储晶体管223的栅电极连接的第二控制线MD0。
图9示出了根据本公开的实施方式的对第二闪存单元220的第二存储晶体管223执行写入操作的示意图。
根据本公开的实施方式，如图9所示，在对第二闪存单元210的第二存储晶体管223执行写入操作时，将例如0.2V的第二写入电压VW2施加到第一位线BLS0和中间位线BLM0，将例如4V的第一写入电压VW1施加到第二位线BLD0，将例如5V的第五写入电压VW5施加到与第一存储晶体管221的栅电极连接的第一控制线MS0，将例如1.2V的第四写入电压VW4施加到与选通晶体管222的栅电极连接的字线WL0，并且将例如6V的第三写入电压VW3施加到与第二存储晶体管223的栅电极连接的第二控制线MD0。
根据本公开的实施方式，如图6至图9所示，在根据本公开的闪存阵列的写入方法中，在对闪存单元对200执行写入操作时，除了连接到闪存单元对200的位线组BLS0、BLM0和BLD0以及字线组MS0、WL0和MD0之外，其他字线组和位线组均可以连接到地电压，例如0V。
由此可见，在根据本公开的闪存阵列的写入方法中，在连接到一列选中的闪存单元对的位线组中，最多只有两个位线需要被充电到高的写入电压，从而极大地减少了对位线寄生电容进行充电而导致的功耗，因此较之现有的闪存阵列的写入方法具有低功耗的优势。此外，本公开的闪存阵列的写入方法的低功耗优势有利于提高并行写入的闪存单元数目，从而提高闪存阵列的数据写入吞吐率，克服现有的NOR型闪存数据写入慢的缺陷。
本领域技术人员应认识到，尽管上文结合图1所示的闪存单元MC 100描述了本公开的闪存阵列的写入方法，但是本公开的闪存阵列的写入方法不限于图1所示的闪存单元MC 100。本领域技术人员根据本公开的教导，可以设想将本公开的闪存阵列的写入方法应用于其他类型的闪存单元，例如仅包括一个存储晶体管的闪存单元或者使用一个存储晶体管存储两位数据的闪存单元，所有这些变型方案均应涵盖于本公开的范围内。
尽管已经参考本公开的实施方式描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求中公开的本公开的精神和范围的情况下，可以对本公开进行各种修改和改变。
Claims (4)
1.一种闪存阵列的写入方法，所述闪存阵列包括：
多个闪存单元，沿行方向和与所述行方向垂直的列方向排列；
多个字线组，沿所述行方向延伸；以及
多个位线组，沿所述列方向延伸，
其中，在所述字线组和所述位线组的交点处设置有闪存单元对，所述闪存单元对包括在所述行方向上相邻的共享同一个位线组的第一闪存单元和第二闪存单元，
其中，所述第一闪存单元和所述第二闪存单元中的每个包括在所述列方向上依次串联连接的第一存储晶体管、选通晶体管和第二存储晶体管，
其中，在所述第一闪存单元和所述第二闪存单元中的每个中，所述第一存储晶体管的源极区连接到该闪存单元的第一电极，所述第二存储晶体管的漏极区连接到该闪存单元的第二电极，
其中，每个位线组包括第一位线、中间位线和第二位线，所述第一位线连接到所述闪存单元对中的第一闪存单元的第一电极，所述第二位线连接到所述闪存单元对中的第二闪存单元的第二电极，所述中间位线连接所述第一闪存单元的第二电极和所述第二闪存单元的第一电极，以及
其中，每个位线组包括第一控制线、字线和第二控制线，所述第一控制线连接到所述第一存储晶体管的栅电极，所述字线连接到所述选通晶体管的栅电极，所述第二控制线连接到所述第二存储晶体管的栅电极，
所述写入方法包括：
通过将第一写入电压施加到所述第一位线，将第二写入电压施加到所述中间位线和所述第二位线，将第三写入电压施加到所述第一控制线，将第四写入电压施加到所述字线，以及将第五写入电压施加到所述第二控制线，对所述第一闪存单元的第一存储晶体管执行写入操作；
通过将所述第二写入电压施加到所述第一位线，将所述第一写入电压施加到所述中间位线和所述第二位线，将所述第五写入电压施加到所述第一控制线，将所述第四写入电压施加到所述字线，以及将所述第三写入电压施加到所述第二控制线，对所述第一闪存单元的第二存储晶体管执行写入操作；
通过将第一写入电压施加到所述第一位线和所述中间位线，将第二写入电压施加到所述第二位线，将第三写入电压施加到所述第一控制线，将第四写入电压施加到所述字线，以及将第五写入电压施加到所述第二控制线，对所述第二闪存单元的第一存储晶体管执行写入操作；以及
通过将所述第二写入电压施加到所述第一位线和所述中间位线，将所述第一写入电压施加到所述第二位线，将所述第五写入电压施加到所述第一控制线，将所述第四写入电压施加到所述字线，以及将所述第三写入电压施加到所述第二控制线，对所述第二闪存单元的第二存储晶体管执行写入操作，
其中，所述第四写入电压等于或低于第一电源电压，所述第二写入电压等于或高于第二电源电压，所述第一写入电压高于预设电压，所述第三写入电压高于所述第一写入电压，
其中，所述第一电源电压高于所述第二电源电压，
其中，所述预设电压是根据衬底与所述第一存储晶体管和所述第二存储晶体管的栅介质叠层之间的界面处的载流子势垒高度预先设定的，
其中，所述第一写入电压、所述第四写入电压和所述第五写入电压高于所述第二写入电压，
其中，所述第二写入电压通过恒流负载连接到所述第二电源电压，以及
其中，在闪存单元的写入操作期间，所述第一写入电压、所述第二写入电压、所述第三写入电压、所述第四写入电压和所述第五写入电压使得该闪存单元的第一存储晶体管、第二存储晶体管和选通晶体管均导通。
2.根据权利要求1所述的写入方法，其中，
所述第一电源电压在0.8V至5V的范围内，
所述第二电源电压为地电压，
所述第一写入电压在3V至6V的范围内，
所述第三写入电压在4V至12V的范围内，以及
所述第五写入电压在3V至8V的范围内。
3.根据权利要求1或2所述的写入方法，其中，
在闪存单元的写入操作期间，通过控制所述恒流负载的电流来控制在该闪存单元的第一电极和第二电极之间流动的电流。
4.根据权利要求1或2所述的写入方法，其中，
在闪存单元的写入操作期间，通过沟道热载流子注入机制来对该闪存单元的第一存储晶体管或第二存储晶体管执行写入操作。
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