CN101178935A - 闪存单元阵列、排列集成电路的方法 - Google Patents

Abstract

本发明提供闪存单元阵列、排列集成电路的方法。其中一排成多行和多列的闪存单元阵列包括：一第一行，包含多个单元。所述多个单元的每个包含多个闪存单元，一擦除栅极，一源极线，一字线，以及一局部控制栅极线。该擦除栅极线连接该第一行所有闪存单元的多个擦除栅极。该源极线连接该第一行所有闪存单元的多个源极节点。该字线连接该第一行所有闪存单元的多个字线节点。该局部控制栅极线只连接一单元内多个闪存单元的多个控制栅极，而在该第一行上的每条所述多条局部控制栅极线彼此互不相连。该阵列还包括多条位线，各自连接相同列上多个闪存单元的多条位线节点。

Description

闪存单元阵列、排列集成电路的方法

技术领域

本发明关于集成电路，更特别指闪存单元阵列的结构与操作方法。

背景技术

闪存(flash memory)近年来趋于热门，典型的闪存包含排列成多个区块的海量存储器单元阵列。每个存储器单元以一场效型晶体管制成，其中有一控制栅极和一浮动栅极。浮动栅极可保持电荷，而且与内含在基板中的源极和漏极以一层薄薄的氧化层分开。每个存储器单元从漏极经由氧化层注入电子至浮动栅极而充电。在擦除操作时，电子可从浮动栅极经由氧化层灌入源极而被移除。因此，由浮动栅极内电荷的存在或消失可决定在存储器单元的数据。

图1说明两闪存单元2与20。闪存单元2包含浮动栅极4，电绝缘于浮动栅极4之上的控制栅极6，以及位于沟道12之上、浮动栅极4和控制栅极6的侧壁的字线节点10。字线节点10控制位于位线节点14和源极节点16之间的沟道12的导通。在写入操作时，一电压施加在位线节点14和源极节点16之间，举例而言，位线节点电压约0.4伏特而源极节点电压约5伏特。字线节点10施以1.1伏特的电压以导通沟道12。因此，电流流经位线节点14和源极节点16之间。举例而言，一高电压约10伏特施在控制栅极6，因而电子可在高电场下写入浮动栅极4。在擦除操作期间，举例而言，一高电压11伏特施在擦除栅极18。字线节点10施以如0伏特的低电压，另一方面源极节点16、位线节点14和控制栅极6施以0伏特电压。在浮动栅极4中的电子因而驱赶至擦除栅极18。

闪存单元以行列形式排成闪存阵列。图2说明由图1中的闪存单元所组成的传统闪存阵列，其中，第一列的单元表示为闪存单元2和20。阵列剩余的部分实质上是一些一样而重复的闪存单元2和20。在阵列中的每一行，有一全局控制栅极。举例而言，在第一行的全局控制栅极30以及第二行的全局控制栅极32，各自被相同行的闪存单元所使用。擦除栅极线34由第一行和第二行共享。在擦除操作时，一行的一小部分可能需要被擦除。然而，因为事实上所有同行的闪存单元共享一条共擦除栅极线，一整个行、或是包含多列的一整个区块必需被擦除。不想被擦除的那些字节必需在非自愿性地擦除后被写回。这不仅造成擦除操作的整体时间增加，也降低闪存单元的寿命，因为多了不必要的写入与擦除操作。急需用以解决上述问题的新方法。

发明内容

根据本发明的一方面，排列成多行和多列的闪存单元阵列有第一行包含多个单元。每个单元包含多个闪存单元，一擦除栅极线连接所有第一行闪存单元的擦除栅极，一源极线连接所有第一行闪存单元的源极节点，一字线连接所有第一行闪存单元的字线节点，以及一局部控制栅极线只连接一单元内闪存单元的控制栅极，其中，在第一行中的每个局部控制栅极线彼此互不相连。该阵列进一步包含多条位线，各自连接相同列的闪存单元的位线节点。

根据本发明的另一方面，集成电路包含排列成多行和多列的存储器单元阵列。该阵列包含多个单元、多条局部控制栅极线、多条擦除栅极线、多条源极线、多条位线、以及多条全局控制栅极线。每个单元包含多于一个的相互连接存储器单元，其中，所述多个单元也排列成多行和多列。每条控制栅极线连接至一个单元内闪存单元的控制栅极，而其中相同行的控制栅极线互不相连。每条擦除栅极线连接相同行上闪存单元的擦除栅极。每条源极线连接相同行上闪存单元的源极节点。每条位线连接相同行上闪存单元的位线节点。每条全局控制栅极线连接至多个单元的局部控制栅极线。

根据本发明的另一方面，排列成多行和多列的闪存单元阵列包含第一行和第二行，包含共享一源极线和一擦除栅极线的多个共源极闪存单元，而其中第一行和第二行各包含多个单元。每个单元含有多个闪存单元、一擦除栅极线、一源极线、一字线、以及一局部控制栅极线。该擦除栅极线连接第一行与第二行上所有闪存单元的擦除栅极。该源极线连接第一行与第二行上所有闪存单元的源极节点。该字线连接第一行与第二行上所有闪存单元的字线节点。以及该局部控制栅极线，连接一单元上的闪存单元的控制栅极，其中，相同行上的局部控制栅极线互不相连而且第一行与第二行上的局部控制栅极线也不相连接。该阵列进一步包含多条位线，每条位线各自连接相同列上闪存单元的位线节点。

根据本发明的另一实施例，一种排成多行和多列的闪存单元阵列的排列和操作方法。排列包含多个单元的一第一行。该第一行上每个单元被形成以具有多个闪存单元。一擦除栅极线被形成以连接第一行上所有闪存单元的擦除栅极。一源极线被形成以连接第一行上所有闪存单元的源极节点。一字线被形成以连接第一行上所有闪存单元的字线节点。一局部控制栅极线被形成以连接一单元内闪存单元的控制栅极，其中第一行上每条局部控制栅极线彼此互不相连。以及多条位线被形成以连接相同列上所有闪存单元的位线节点。

根据本发明的另一方面，一种包含多行和多列的闪存单元阵列的集成电路的排列方法。阵列中的闪存单元被分成多个单元，每个单元包含一个或多个闪存单元，其中所述多个单元以行列形式排列。多条局部控制栅极线被形成，每条局部控制栅极线连接多个单元之一中的控制栅极，其中相同行上每条局部控制栅极线互不相连。多条擦除栅极线被形成，每条擦除栅极线连接相同行上闪存单元的擦除栅极。多条源极线被形成，每条源极线连接相同行上闪存单元的源极节点。多条位线被形成，每条位线连接相同列上闪存单元的位线节点。以及多条全局控制栅极线被形成，每条全局控制栅极线连接相同列上多个单元的局部控制栅极线。

一种排成多行和多列的闪存单元阵列的操作方法，包含提供第一电压至一行的第一单元的第一局部控制栅极线，以及提供不同于第一电压的第二电压至该行的第二单元的第二局部控制栅极线。

本发明的多种良好特性包括：降低不必要的擦除与写入操作，所以不仅缩短了操作时间，而且也会增加闪存单元的寿命。

附图说明

通过下列详细描述，结合附图，本发明的特点和优点将会变得更加清楚，其中：

图1说明有一共擦除栅极的传统两闪存单元；

图2说明一传统的存储器阵列，其中同一行的闪存单元连接至一控制栅极线；

图3和图4说明一共源极闪存单元对和其相对应的符号图；以及

图5说明本发明的一阵列，其中该阵列每个字节连接至一局部控制栅极线。

其中，附图标记说明如下：

2、20、40、60～闪存单元

6、22、44、64～控制栅极

4、26、42、62～浮动栅极

10、24、46、66～字线节点

12～沟道

14、48、68～位线节点

16、50～源极节点

18、52～擦除栅极

30、32～全局控制栅极线

34～擦除栅极线

54～基板

B11、B12、...、B42～字节

SW11、SW12、...、SW42～切换器

CG11、CG12、...、CG42～局部控制栅极线

GCG1、GCG2、GCG3、GCG4～全局控制栅极线

PS1、PS2～行对选择线

WL1～字线

EG1～擦除栅极线

CS1～共源极线

具体实施方式

制造和使用本发明的诸多实施例详述如下。然而，本发明提供许多可用的发明概念，应可实施在广泛的特定领域。以下讨论的一些特定实施例仅用特定的方式说明，以制造和使用本发明，而不应过度限制本发明权利要求的范畴。

图3说明解释用的一对闪存单元截面图，用来讨论本发明的多个实施例。第一闪存单元40包含浮动栅极42，浮动栅极42之上的控制栅极44(有时称为耦合栅极44)，邻近浮动栅极42和控制栅极44侧壁的字线节点46，以及基板54之内的位线节点48和共源极节点50。第二闪存单元60包含浮动栅极62，浮动栅极62之上的控制栅极64，邻近浮动栅极62和控制栅极64侧壁的字线节点66，以及基板54之内的位线节点68。闪存单元40和60共享共源极节点50和擦除栅极52，因而称之为共源极闪存单元。图4说明闪存单元40和60的符号图，其中对应的组件标示为相同的号码。

图5说明本发明要揭示的一实施例，其中展示了排成多行和多列的一闪存单元阵列。在一行中每8个闪存单元组成一字节，而一行通常包含多个字节。为了简化，只有8个字节B11、B12、B21、B22、B31、B32、B41、B42被标示出来，其中在字母“B”之后的第一个数字和第二个数字分别代表行数和列数。该阵列可通过在X与Y方向复制相同的字节而推演下去。在第一列上第一行和第二行的闪存单元对，大致相同于图4所示的闪存单元对，虽然闪存阵列相较于图5而言，可能包含其它型式的闪存单元。

在闪存阵列的每一行上，字线，例如第一行上的字线WL1，连接相同行上所有闪存单元的字线节点。擦除栅极线，例如擦除栅极线EG1，连接相同行上所有闪存单元的擦除栅极。同样地，源极线，例如源极线CS1，连接相同行上所有闪存单元的源极线节点。每条擦除栅极线和源极线建议由有共源极闪存单元的两相邻行共享。每个行包含一位线(图上未显示)连接相同列上闪存单元的位线节点。

在每个字节中，局部控制栅极线连接所有8个闪存单元的控制栅极。因为每行包含多个字节，所以每行有多个局部控制栅极线，其中每条局部控制栅极线排行于X方向上且彼此互不相连。所述多个局部控制栅极线也以行数和列数命名，例如图5所示的CG11、CG12、CG21、CG22、CG31、CG32、CG41、CG42。每条局部控制栅极线连接至一全局控制栅极线，例如全局控制栅极线GCG1到全局控制栅极线GCG4，建议以Y方向排列。假设每行包含N个字节，其中N是大于1的整数，因为该N个字节彼此互不相连，所以需要用N条全局控制栅极线以连接同一行的N个字节。

此外，相邻行上含共源极闪存单元的两字节称为共源极字节，而共源极字节的两条局部控制栅极线建议彼此不相连。因为共源极字节排列在相邻行上，一条全局控制栅极线可连接至交替行上的多条局部控制栅极线，其中交替行指有共源极字节的相邻两行的任意一行。在图5中所示的一解释实施例中，全局控制栅极线GCG1连接第一行与第三行上的局部控制栅极线CG11和CG31，全局控制栅极线GCG2连接第二行与第四行上的局部控制栅极线CG21和CG41。

在此实施例中，每条全局控制栅极线各别连接至交替行上所有局部控制栅极线。因此，如果每行上有N个字节，则全局控制栅极线最少要2N条。然而，一存储器阵列可分成多个区块，每个区块多于一行。一条全局控制栅极线可只用于连接一区块的局部控制栅极线，而与其它区块的局部控制栅极线分开，虽然这样的接线方式需要更多的全局控制栅极线。

全局控制栅极线与局部控制栅极线之间的连接受控于切换器，例如切换器SW11、SW12、SW21、SW22等等。在一说明实施例中，切换器SW11、SW12、SW21、SW22是金属氧化物半导体(MOS)组件。每行的多个切换器受控于一行对选择线。含共源极闪存单元的两相邻行，例如第一行和第二行，称为一个行对，建议由相同的行对选择线PS1所控制。如果一选择单元在一行中，则包含该选择单元的行对称为选择行对。全局控制栅极线和行对选择线结合用以控制每个独立字节的电压。

本发明的一良好特性在于每个字节可视为一单元而单独地被写入或擦除。相较之下，在传统的闪存阵列，一大块的闪存阵列被视为一单元而被擦除。能够单独对一字节写入和擦除而不影响其它字节的此特性，显著地降低不期望的擦除操作以及不想擦除而被擦除的字节的重新写入操作。因此，擦除操作被加速了，而闪存单元寿命得以延长。综观以上所述，如果对一字节执行写入或擦除操作，则该字节称为选择字节，而不要被执行写入或擦除操作的字节则称为未选择字节。因此，有选择字节的行与列就分别称为选择行或选择列。

在选择字节的擦除操作中，例如字节B11，一高电压(例如11伏特)施于擦除栅极线EG1，同时局部控制栅极线CG11、字线WL1、和源极线CS1建议施以如0伏特的低电压。行对选择线PS1施以如11伏特的高电压以导通切换器SW11。未选择行对的行对选择线施以如0伏特的低电压，于是未选择行对上的局部控制栅极线便通过切换器与其全局控制栅极线断连。全局控制栅极线需施以高电压。连接至选择字节B11内闪存单元的8个位线(图上未显示)建议连接至如0伏特的低电压。重回图3，假设闪存单元40是该阵列里的选择字节B11的一个闪存单元。因为控制栅极44和源极节点50是低电压，所以在浮动栅极42的耦合电压也是低电压。因为擦除栅极52的电压远大于耦合在浮动栅极42的电压，所以电子从浮动栅极42流至擦除栅极52，因此闪存单元40被擦除了。回到图5，因为选择字节B11的所有闪存单元相互连接至相同的电压，因此所有8个闪存单元同时被擦除。

在选择字节B11被擦除的同时，未选择字节如B12、B21和B22希望不要被擦除。因此，全局控制栅极线GCG4、GCG2、GCG3个别连接至高电压，例如10伏特。如此一来，在未选择字节的闪存单元就不会被擦除。此机制以图3解释如下。假设图3中闪存单元60代表选择行对中未选择字节的一闪存单元。在选择字节B11的擦除操作期间，擦除栅极52施以11伏特，因为闪存单元60和选择字节B11连接相同的擦除栅极线EG1。因为控制栅极64连接至高电压，例如11伏特，浮动栅极62也将耦合至一较高电压，其中浮动栅极62的电压，部分决定自基板54的电压、控制栅极64的电压、以及基板54与浮动栅极62构成的电容和浮动栅极62与控制栅极64构成的电容的比例。浮动栅极62的电压提升导致擦除栅极52和浮动栅极62之间的电压差减少。该电压差小于穿隧(tunneling)，如Folwer-Nordheim(FN)穿隧，发生所需的电压，因此未选择字节不会被擦除。对于未选择行对的字节(如第三行)，行对选择线(如行对选择线PS2)分别施以如0伏特的低电压，于是其切换器将会被关闭。如此一来，全局控制栅极线的高电压将不会施于这些字节，而在未选择行上的字节的擦除栅极线为低电压，因此不会发生擦除。

在选择字节的写入操作时，如字节B11，一高电压，如10伏特，施于局部控制栅极线CG11，行对选择线PS1施以如11伏特的高电压以导通切换器SW11。未选择行对的行对选择线施以如0伏特的低电压，于是局部控制栅极线各自与其连接的全局控制栅极线断开。全局控制栅极线GCG1需要施以一高电压。在字线WL1施以一电压以导通闪存单元的沟道，另一方面在擦除栅极线EG1施以一低电压，如0伏特。一电压可施于选择字节B11内8个闪存单元的源极线CS1和位线(图未显示)之间，其中，施在位线的所需电压依要写入的状态而决定。参考图3，假设闪存单元40是选择字节B11内的一个闪存单元，施在共源极节点50和位线节点48之间的电压造成一沟道电流。因为控制栅极44施以一较高电压，电子灌入浮动栅极42经由介于基板54和浮动栅极42的穿隧(tunneling)层(图未显示)，举例而言，利用一种热电子注入(hot electron injection，HEI)机制，因此闪存单元40被写入。回到图5，因为在选择字节B11内所有闪存单元相互连接至相同电压，所有闪存单元会被同时写入，而在选择字节B11内的每个位的写入是依各别位在线的电压决定。

在选择字节B11的写入时期，选择行对上的未选择字节如B12、B21、B22不希望被写入。因此，全局控制栅极线GCG4、GCG2、GCG3、分别连接至如0伏特的低电压。此机制用图3解释如下。假设图3中的闪存单元40代表选择行对上未选择字节的一闪存单元，共源极节点50是5伏特，因为其连接至与选择字节B11相同的源极线。因为控制栅极44连接至如0伏特的低电压，所以没有电场驱动电子进入浮动栅极42。在相异于选择行的其它行上的未选择单元，因为其浮动栅极为低电压，故不会被写入。而对于未选择行对的字节，因为其源极线为接地，因此没有写入发生。

在选择字节的读取时，例如字节B11，一适度的电压如操作电压VCC，在90纳米技术可能是2.5伏特，施于局部控制栅极线CG11，和一适度的低电压施于字线WL1以导通沟道，同时擦除栅极线EG1施以如0伏特的低电压。一大于0伏特的低电压施在连接字节B11的位在线。观测字节上的电压或电流以决定选择字节B11内闪存单元的状态。对于未选择行对的未选择字节，包含局部控制栅极线、擦除栅极线、源极线、位线和字线的所有线建议连接至0伏特，除非是那些有和选择字节B11共享到线才会有可能有非0的电压。与擦除与写入操作类似地，选择行对的行对选择线施以可导通其切换器的电压，同时未选择行对的行对选择线施以一低电压以关闭其切换器。

表1提供多个例子，呈现施以存储器阵列中选择与未选择字节的电压。请注意表1的电压仅是举例，而适合的电压依照闪存单元的设计有所不同。“Sel”代表选择字节，而“Unsel”代表未选择字节。“unselected row”代表与选择行共享共源极闪存单元的相邻行，而“unselected sector”代表任两相邻行彼此共同共源极闪存单元，但不与选择行共享共源极闪存单元。

表1

在上述章节讨论的多个实施例中，每条局部控制栅极线连接至8个闪存单元。在一其它实施例中，每条局部控制栅极线可能连接多于或少于8个闪存单元。当多于8个闪存单元连接一局部控制栅极线时，每个擦除或写入操作将在多于一字节被执行，而局部控制栅极线和全局控制栅极线的需求数量便会降低。然而，更多不希望被擦除的闪存单元会被擦除。相反地，当少于8个闪存单元连接至一局部控制栅极线时，不希望被擦除但被擦除的闪存单元会减少，然而，局部控制栅极线和全局控制栅极线的需求数量将会增加。所属领域普通技术人员可基于设计要求而决定最佳方案。

在本发明的多个建议实施例中，虽然共源极闪存单元用来构成存储器阵列，但本发明的概念仍可利用于没有共源极闪存单元的存储器阵列。所属领域普通技术人员将可实现其相关方案。

虽然本发明和其优点已详述如上，多种改变、替换和替代方案可用于其中而不脱离本发明权利要求书的精神与范畴。此外，本发明的应用范围不只受限于实施例说明书中所描述的程序、机械、制造、组成成份、方式、方法和步骤。所属领域普通技术人员可轻易了解本发明的揭示内容。现存或稍晚被开发的程序、机械、制造、组成成份、方式、方法或步骤，执行大致相同的功能或与本说明书所描述的多个实施例得到大致相同的结果，将可根据本发明而作利用。因此，所附的权利要求书旨在包括这样的程序、机械、制造、组成成份、方式、方法或步骤。

Claims (14)

1.一种排成多行和多列的闪存单元阵列，该阵列包括：

一第一行，包含多个单元，其中，所述多个单元中的每个包含：

多个闪存单元；

一擦除栅极线，连接该第一行上的所有所述多个闪存单元的多个擦除栅极；

一源极线，连接该第一行上的所有所述多个闪存单元的多个源极节点；

一字线，连接该第一行上的所有所述多个闪存单元的多个字线节点；以及

一局部控制栅极线，连接该单元内所述多个闪存单元的多个控制栅极，其中，在该第一行上，每条局部控制栅极线互不相连；以及多条位线，连接相同列上多个所述多个闪存单元的多个位线节点。

2.如权利要求1所述的闪存单元阵列，其中，多条局部控制栅极线的每个通过一个切换器，连接至一全局控制栅极线。

3.如权利要求2所述的闪存单元阵列，其中，该切换器由一行对选择线所控制。

4.如权利要求2所述的闪存单元阵列，其中，所述多条全局控制栅极线的每条的排列方向垂直于一局部控制栅极线的排列方向。

5.如权利要求2所述的闪存单元阵列，其中，所述多条全局控制栅极线的每条连接至交替行上的多条局部控制栅极线。

6.如权利要求1所述的闪存单元阵列，还包括一第二行，该第二行包含多个单元，其中，该第一行和该第二行包含多个共源极闪存单元，而其中，该第一行和该第二行共享一共擦除栅极线，一共源极线，以及一共行对选择线。

7.如权利要求6所述的闪存单元阵列，其中，在该第一行的多条局部控制栅极线与该第二行的多条局部控制栅极线互不相连。

8.如权利要求1所述的闪存单元阵列，其中，每个所述多个单元由一字节的多个闪存单元所组成。

9.如权利要求1所述的闪存单元阵列，其中，在该闪存单元阵列的一闪存单元包括：

一浮动栅极，在一基板之上；

一控制栅极，在该浮动栅极之上，且电绝缘于该浮动栅极；

一字线节点，在该浮动栅极与该控制栅极的侧壁，且电绝缘于该浮动栅极与该控制栅极；

一位线节点，在该基板之内且邻近于该字线节点；

一擦除栅极，在该浮动栅极与该控制栅极的侧壁，其中，该擦除栅极电绝缘于该浮动栅极与该控制栅极，而其中，该擦除栅极对于该字线节点而言，是在该浮动栅极与该控制栅极的背面；以及

一源极节点，在该基板之内，且大体上在该擦除栅极之下。

10.如权利要求9所述的闪存单元阵列，还包括一共源极闪存单元，与该闪存单元共享该擦除栅极和该源极节点。

11.一种排列一集成电路的方法，包括：

对排成多行和多列的一闪存单元阵列进行排列，该闪存单元阵列包含：

将该阵列中的多个闪存单元分成多个单元，所述多个单元的每个包含多于一个闪存单元，其中，所述多个单元以行列形式排列；

排列多条局部控制栅极线，所述多条局部控制栅极线的每条连接所述多个单元中一个单元的多个闪存单元的控制栅极，其中，相同行的

多个局部控制栅极彼此互不相连；

排列多条擦除栅极线，所述多条擦除栅极线的每条连接至相同行上多个闪存单元的多个擦除栅极；

排列多条源极线，所述多条源极线的每条连接至相同行上多个闪存单元的多个源极节点；

排列多条位线，所述多条位线的每条连接至相同列上多个闪存单元的多个位线节点；以及

排列多条全局控制栅极线，所述多条全局控制栅极线的每条连接至相同列上的多个单元的多条局部控制栅极线。

12.如权利要求11所述的方法，在擦除操作期间还包括：

提供一高电压至连接一选择单元的一擦除栅极线；

提供一低电压至连接该选择单元的一全局控制栅极线；以及

提供一高电压至连接未选择多个单元的多条全局控制栅极线。

13.如权利要求11所述的方法，在写入操作期间还包括：提供一高电压至连接一选择单元的一全局控制栅极线，以及提供一低电压至多条全局控制栅极线，连接与选择单元的相同行上的未选择多个单元。

14.如权利要求11所述的方法，在读取操作期间还包括：提供一第一电压至连接一选择单元的一全局控制栅极线，以及提供小于该第一电压的一第二电压至连接未选择多个单元的多条全局控制栅极线。

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