CN106415725A - 用于在分裂栅闪存存储器单元编程过程中减轻干扰的系统和方法 - Google Patents

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Abstract

本发明公开了一种在分裂栅闪存存储器单元编程过程中用于减轻干扰的改进的控制栅解码设计。在一个实施方案中，控制栅线解码器耦接至与第一扇区中的闪存存储器单元行相关联的第一控制栅线，并且耦接至与第二扇区中的闪存存储器单元行相关联的第二控制栅线。

Description

用于在分裂栅闪存存储器单元编程过程中减轻干扰的系统和 方法
技术领域
本发明公开了一种在分裂栅闪存存储器单元编程过程中用于减轻干扰的改进的控制栅解码设计。
背景技术
使用浮栅来在其上存储电荷的闪存单元以及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列，在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。
图1中示出一种现有技术的非易失性存储器单元10。分裂栅超快闪(SuperFlash,SF)存储器单元10包括第一导电类型（诸如P型）的半导体衬底1。衬底1具有表面，在该表面上形成第二导电类型（诸如N型）的第一区2（也称为源极线SL）。同样属于第二导电类型（诸如N型）的第二区3（也称为漏极线）形成在衬底1的该表面上。第一区2和第二区3之间是沟道区4。位线(BL) 9连接到第二区3。字线(WL) 8（也称为选择栅）被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG) 5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG) 7（也称为控制栅）位于浮栅5上方并与其绝缘。擦除栅(EG) 6在第一区2上方并与浮栅5和耦合栅7相邻，且与浮栅和耦合栅绝缘。擦除栅6也与第一区2绝缘。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅EG 6上施加高电压而使其他端子等于零伏来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过在擦除栅EG 6上施加正电压Vegp、在耦接栅CG 7上施加负电压Vcgn，并在其它端子施加零电压，得到擦除的另一个实施方案。负电压Vcgn负耦合浮栅FG 5，因此擦除操作所需的正电压Vcgp较小。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态（单元状态‘1’）的单元10。或者，字线WL 8 (Vwle)和源极线SL 2 (Vsle)可以为负，以进一步降低擦除栅FG 5上用于擦除操作所需的正电压。在本案例中，负电压Vwle和Vsle的幅值小到不足以击穿周围的氧化物，并且不足以使p/n结正向偏置。
通过源极侧热电子编程机制，借助在耦接栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压或与源极线电压相同的电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG 5之间的间隙的一部分电子获得足够的能量而注入浮栅FG 5之中，导致浮栅FG 5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
可在编程中，通过在位线BL 9上施加抑制电压来抑制单元10（例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程）。分裂栅闪存操作和各种电路在Hieu Van Tran等人的标题为“Sub Volt Flash Memory System”（亚电压闪存系统）的美国专利No. 7,990,773，以及Hieu Van Tran等人的标题为“Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells andSystems”（包括嵌入式本地和全局基准单元和系统的非易失性存储器单元阵列）的美国专利No. 8,072,815中有所描述，所述专利以引用方式并入本文。
参考图2，图1中所示类型的闪存存储器单元被布置成阵列。使用字线选定一行闪存存储器单元，并且使用位线选定一列闪存存储器单元。使用字线和位线的组合选定具体闪存存储器单元。闪存存储器单元还被布置成扇区。一个特定扇区中的闪存存储器单元共享一条擦除栅控制线，并且使用擦除栅控制线在同一时间擦除一个特定扇区中的所有闪存存储器单元。一个特定扇区中的闪存存储器单元还共享一条源极线。一个特定行中的闪存存储器单元还共享一条控制栅线。
在图2的说明性实例中，示出了闪存存储器单元的两个扇区。应当理解，闪存阵列可包括任何数量的扇区，并且每个扇区可包括任何数量的闪存存储器单元的行和列。在该例子中，根据图1的设计，示出每个闪存存储器单元（201、202、203、211、212、213、221、222、223、231、232和233）。
扇区150包括通过字线151和控制栅251访问的同一行上的单元201、单元202和单元203以及通过字线152和控制栅252访问的同一行上的单元211、单元212和单元213。扇区160包括通过字线161和控制栅261访问的同一行上的单元221、单元222和单元223以及通过字线162和控制栅162访问的同一行上的单元231、单元232和单元233。用擦除栅线155擦除扇区150中的单元，并且用擦除栅线165擦除扇区160中的单元。扇区150中的单元耦接到源极线156，并且扇区160中的单元耦接到源极线166。
针对每个单元，其各自的位线（101、102或103）附接到图1中的位线9上，其字线（151、152、161或162）附接到图1中的字线8上，其擦除栅线（155或165）附接到图1中的擦除栅6上，其控制栅线（251、252、261或262）附接到图1中的控制栅7上，并且其源极线（156或166）耦接至图1中的源极线2上。
在图2的现有技术系统中，每个扇区中的两个或更多个控制栅线耦接至控制栅线解码器。因此，在图2中，控制栅线251和控制栅线252耦接至控制栅线解码器250，并且控制栅线261和控制栅线262耦接至控制栅线解码器260。控制栅线解码器250可耦接至控制栅电压源255，并且控制栅线解码器260可耦接至控制栅电压源265。例如，如果系统期望激活控制栅线252，则它会配置控制栅线解码器250以将控制栅线252耦接至控制栅电压源255。可使用发送至控制栅线解码器250的选择信号（未示出）产生该配置。
现有技术设计的一个不合希望的后果是，在闪存存储器单元编程过程中，由于使用扇区内的控制栅线解码器，将会出现干扰。例如，如果将要对单元212编程，则字线152和位线102会被激活，并且源极线156会包含高电压。控制线解码器250会将控制栅线252耦接至控制栅电压源255。在实际操作中，一些电荷会经过控制线解码器250从控制栅电压源255泄漏至控制栅线251。由于单元202（未示出）与单元212共享位线102和源极线156，对该单元编程有时会产生非预期后果，并且由于单元203（被认为是对角干扰）和扇区150中可能其它单元与单元212共享源极线156，对这些单元编程有时会产生非预期后果。此外，由于与单元212共享字线152、控制栅线252和源极线156，单元213有时还会意外地被编程（即行干扰）。
这就需要使闪存存储器单元编程过程中干扰的发生率最小化的改进系统。
发明内容
描述了一个实施方案，其中控制栅线解码器耦接至位于不同扇区而非同一扇区中的闪存存储器单元的行。该实施方案降低了现有技术中发现的列干扰和行干扰的发生率。
附图说明
图1示出现有技术分裂栅闪存单元。
图2示出现有技术闪存阵列的布局。
图3示出闪存阵列的一个实施方案的示例性布局。
具体实施方式
参考图3，图中示出了一个实施例。图3共享了很多图2中所示的相同元件，并且使用与图2中一样的编号的元件是针对图2的前述相同元件。在图3中，控制栅线解码器360耦接至控制栅线252和控制栅线261。控制栅线252在扇区150中，控制栅线261在扇区160中。控制栅线解码器360可耦接至控制栅电压源365。控制栅线解码器350耦接至控制栅线251和不同扇区中的另一条控制栅线（未示出）。控制栅线解码器370耦接至控制栅线262和不同扇区中的另一条控制栅线（未示出）。控制栅线解码器370可耦接至控制栅电压源375。
如果要对单元212编程，则字线152和位线102会被激活，并且源极线156会包含高电压。控制线解码器360会将控制栅线252耦接至控制栅电压源365。在实际操作中，一些电荷会经过控制线解码器360从控制栅电压源365泄漏至控制栅线261。然而，因为源极线166的电压低（因为扇区160不被编程），所以与控制栅线261相关联的单元没有一个会被意外地编程。因此，图2的列干扰不体现在图3的设计中。相似地，图2的对角干扰不体现在图3中。
因此，通过将控制栅线解码器与不同扇区中的控制栅线相关联，可避免现有技术的意外编程干扰。
尽管图3的实施方案示出了耦接至两个控制栅线的每个控制栅线解码器，其中每个控制栅线在一个不同的扇区中，但是本领域的普通技术人员中将会知道，在替代方案中，每个控制栅线解码器反而可耦接至两个以上控制栅线，其中每个控制栅线在一个不同的扇区中。图3的实施方案的原理同样适用。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上面”和“在…上”均包括性地包括“直接在…上”（之间没有设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。同样，术语“邻近”包括“直接邻近”（两者间未设置中间材料、元件或空间）和“间接邻近”（两者间设置有中间材料、元件或空间）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (20)

1.一种闪存存储器系统，包括：
第一扇区，所述第一扇区包括闪存存储器单元的第一多个行，所述第一扇区与第一源极线相关联；
第二扇区，所述第二扇区包括闪存存储器单元的第二多个行，所述第二扇区与第二源极线相关联；以及
控制栅线解码器，所述控制栅线解码器耦接至控制栅电压源并且选择性地耦接至与所述第一多个行的一者相关联的控制栅线和与所述第二多个行的一者相关联的控制栅线。
2.根据权利要求1所述的闪存存储器系统，其中所述第一扇区与第一擦除栅线相关联，并且所述第二扇区与第二擦除栅线相关联。
3.根据权利要求1所述的闪存存储器系统，其中所述第一多个行中的每一个与不同的控制栅线相关联。
4.根据权利要求3所述的闪存存储器系统，其中所述第二多个行中的每一个与不同的控制栅线相关联。
5.根据权利要求1所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
6.根据权利要求2所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
7.根据权利要求3所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
8.根据权利要求4所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
9.一种对闪存存储器单元编程的方法，包括：
使用第一字线和第一位线激活第一扇区中选定的闪存存储器单元；
使用控制栅线解码器将控制栅电压源耦接至所述选定的闪存存储器单元的控制栅，其中所述控制栅线解码器可被选择性地耦接至所述第一扇区以外的一个或多个闪存存储器单元的控制栅；以及
将数字值存储于所述选定的闪存存储器单元的浮栅中。
10.根据权利要求9所述的方法，还包括使用擦除栅线擦除所述选定的闪存存储器单元。
11.根据权利要求9所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
12.根据权利要求10所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
13.一种对闪存存储器单元编程和读取的方法，包括：
使用第一字线和第一位线激活第一扇区中选定的闪存存储器单元；
使用控制栅线解码器将控制栅电压源耦接至所述选定的闪存存储器单元的控制栅，其中所述控制栅线解码器可被选择性地耦接至所述第一扇区以外的一个或多个闪存存储器单元的控制栅；
将数字值存储于所述选定的闪存存储器单元的浮栅中；以及
使用所述选定的闪存存储器单元的源极线读取所述数字值。
14.根据权利要求13所述的方法，其中存储步骤包括向所述浮栅添加电子。
15.根据权利要求13所述的方法，还包括使用擦除栅线擦除所述选定的闪存存储器单元。
16.根据权利要求15所述的方法，其中擦除步骤包括从所述浮栅去除电子。
17.根据权利要求13所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
18.根据权利要求14所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
19.根据权利要求15所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
20.根据权利要求16所述的闪存存储器系统，其中闪存存储器单元的所述第一多个行和闪存存储器单元的所述第二多个行各自包括分裂栅闪存存储器单元。
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