KR101752617B1 - 분리형 게이트 플래시 메모리 셀들의 프로그래밍 동안 외란을 감소시키기 위한 시스템 및 방법 - Google Patents

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Abstract

플래시 메모리 셀들의 프로그래밍 동안 외란을 감소시키기 위한 개선된 제어 게이트 디코딩 설계가 개시된다. 일 실시예에서, 제어 게이트 라인 디코더는 제1 섹터 내의 소정 로우의 플래시 메모리 셀들과 연관된 제1 제어 게이트 라인, 및 제2 섹터 내의 소정 로우의 플래시 메모리 셀들과 연관된 제2 제어 게이트 라인에 커플링된다.

Description

분리형 게이트 플래시 메모리 셀들의 프로그래밍 동안 외란을 감소시키기 위한 시스템 및 방법{SYSTEM AND METHOD FOR REDUCING DISTURBANCES DURING PROGRAMMING OF SPLIT GATE FLASH MEMORY CELLS}
플래시 메모리 셀들의 프로그래밍 동안 외란(disturbance)을 감소시키기 위한 개선된 제어 게이트 디코딩 설계가 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 플래시 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 분리형 게이트 타입(split gate type) 또는 적층형 게이트 타입(stacked gate type)의 것이었다.
종래 기술의 하나의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 분리형 게이트 수퍼플래시(SF) 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(1)을 포함한다. 기판(1)은 N 타입과 같은 제2 전도성 타입의 제1 영역(2)(소스 라인(SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N 타입과 같은 제2 전도성 타입의 제2 영역(3)(드레인 라인으로도 알려져 있음)이 기판(1)의 표면 상에 형성된다. 제1 영역(2)과 제2 영역(3) 사이에는 채널 영역(4)이 있다. 비트 라인(BL)(9)이 제2 영역(3)에 접속된다. 워드 라인(WL)(8)(선택 게이트로도 지칭됨)이 채널 영역(4)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(8)은 제2 영역(3)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(5)가 채널 영역(4)의 다른 부분 위에 있다. 플로팅 게이트(5)는 그로부터 절연되고, 워드 라인(8)에 인접한다. 플로팅 게이트(5)는 또한 제1 영역(2)에 인접한다. 커플링 게이트(CG)(7)(제어 게이트로도 알려져 있음)가 플로팅 게이트(5) 위에 있고 그로부터 절연된다. 소거 게이트(EG)(6)가 제1 영역(2) 위에 있고, 플로팅 게이트(5) 및 커플링 게이트(7)에 인접하며, 그들로부터 절연된다. 소거 게이트(6)는 또한 제1 영역(2)으로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그램에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(EG)(6) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 소거에 대한 다른 실시예는 소거 게이트(EG)(6) 상에 포지티브 전압(Vegp)을, 커플링 게이트(CG)(7) 상에 네거티브 전압(Vcgn)을, 그리고 다른 단자들 상에 0 전압들을 인가하는 것에 의한 것이다. 네거티브 전압(Vcgn)은 플로팅 게이트(FG)(5)에 네거티브로 커플링하며, 이 때문에 소거에 더 적은 포지티브 전압(Vcgp)이 요구된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다(셀 상태 '1'). 대안으로, 워드 라인(WL)(8)(Vwle) 및 소스 라인(SL)(2)(Vsle)은 네거티브여서 소거에 필요한 소거 게이트(FG)(5) 상의 포지티브 전압을 추가로 감소시킬 수 있다. 이러한 경우에 네거티브 전압(Vwle, Vsle)의 크기는 주변 산화물을 항복(breakdown)시키지 않을 정도로 그리고 p/n 접합을 포워드시키지 않을 정도로 충분히 작다.
셀(10)은, 커플링 게이트(CG)(7) 상에 고전압을, 소스 라인(SL)(2) 상에 고전압을, 소거 게이트(EG)(6) 상에 중간 전압 또는 소스 라인 전압과 동일한 전압을, 그리고 비트 라인(BL)(9) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(WL)(8)과 플로팅 게이트(FG)(5) 사이의 갭을 가로질러 유동하는 전자들 중 일부가 플로팅 게이트(FG)(5) 내에 주입될 충분한 에너지를 획득하여 플로팅 게이트(FG)(5)가 네거티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
셀(10)은 비트 라인(BL)(9) 상에 억제 전압을 인가함으로써 (예를 들어, 그의 로우(row) 내의 다른 셀은 프로그래밍될 것이지만 셀(10)은 프로그래밍되지 않아야 하는 경우에) 프로그래밍이 금지될 수 있다. 분리형 게이트 플래시 메모리 동작 및 다양한 회로가 Hieu Van Tran 등에 의한 미국 특허 제7,990,773호 "Sub Volt Flash Memory System", 및 Hieu Van Tran 등에 의한 미국 특허 제8,072,815호 "Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems"에 기재되어 있으며, 이들은 본 명세서에 참고로 포함된다.
도 2를 참조하면, 도 1에 도시된 타입의 플래시 메모리 셀들이 소정 어레이로 배열된다. 소정 로우의 메모리 셀들이 워드 라인을 사용하여 선택되고, 소정 컬럼의 플래시 메모리 셀들이 비트 라인을 사용하여 선택된다. 특정 플래시 메모리 셀은 워드 라인과 비트 라인의 조합을 사용하여 선택된다. 플래시 메모리 셀들은 추가로 섹터들로 배열된다. 특정 섹터 내의 플래시 메모리 셀들은 소거 게이트 제어 라인을 공유하고, 특정 섹터 내의 모든 플래시 메모리 셀들은 소거 게이트 제어 라인을 사용하여 동시에 소거된다. 특정 섹터 내의 플래시 메모리 셀들은 또한 소스 라인을 공유한다. 특정 로우 내의 플래시 메모리 셀들은 또한 제어 게이트 라인을 공유한다.
도 2의 도시된 예에는, 2개의 섹터들의 플래시 메모리 셀들이 도시되어 있다. 플래시 메모리 어레이는 임의의 개수의 섹터들을 포함할 수 있다는 것, 및 각각의 섹터는 임의의 개수의 로우들 및 컬럼들의 플래시 메모리 셀들을 포함할 수 있다는 것이 이해될 것이다. 이러한 예에서, 도시된 각각의 플래시 메모리 셀(201, 202, 203, 211, 212, 213, 221, 222, 223, 231, 232, 233)은 도 1의 설계를 따른다.
섹터(150)는 워드 라인(151) 및 제어 게이트(251)에 의해 액세스되는 로우 내의 셀(201), 셀(202) 및 셀(203)과, 워드 라인(152) 및 제어 게이트(252)에 의해 액세스되는 로우 내의 셀(211), 셀(212), 및 셀(213)을 포함한다. 섹터(160)는 워드 라인(161) 및 제어 게이트(261)에 의해 액세스되는 로우 내의 셀(221), 셀(222) 및 셀(223)과, 워드 라인(162) 및 제어 게이트(162)에 의해 액세스되는 로우 내의 셀(231), 셀(232), 및 셀(233)을 포함한다. 섹터(150) 내의 셀들은 소거 게이트 라인(155)에 의해 소거되고, 섹터(160) 내의 셀들은 소거 게이트 라인(165)에 의해 소거된다. 섹터(150) 내의 셀들은 소스 라인(156)에 커플링되고, 섹터(160) 내의 셀들은 소스 라인(166)에 커플링된다.
각각의 셀의 경우, 그의 각자의 비트 라인(101, 102, 또는 103)은 도 1에서의 비트 라인(9)에 연결되고, 그의 워드 라인(151, 152, 161, 또는 162)은 도 1에서의 워드 라인(8)에 연결되고, 그의 소거 게이트 라인(155 또는 165)은 도 1에서의 소거 게이트(6)에 연결되고, 그의 제어 게이트 라인(251, 252, 261, 또는 262)은 도 1에서의 제어 게이트(7)에 연결되고, 그의 소스 라인(156 또는 166)은 도 1에서의 소스 라인(2)에 커플링된다.
도 2의 종래 기술의 시스템에서, 각각의 섹터 내의 2개 이상의 제어 게이트 라인들은 제어 게이트 라인 디코더에 커플링된다. 따라서, 도 2에서, 제어 게이트 라인(251) 및 제어 게이트 라인(252)은 제어 게이트 라인 디코더(250)에 커플링되고, 제어 게이트 라인(261) 및 제어 게이트 라인(262)은 제어 게이트 라인 디코더(260)에 커플링된다. 제어 게이트 라인 디코더(250)는 제어 게이트 전압원(255)에 커플링될 수 있고, 제어 게이트 라인 디코더(260)는 제어 게이트 전압원(265)에 커플링될 수 있다. 예를 들어 시스템이 제어 게이트 라인(252)을 활성화시키기를 원하는 경우, 그것은 제어 게이트 라인(252)을 제어 게이트 전압원(255)에 커플링 시키도록 제어 게이트 라인 디코더(250)를 구성할 것이다. 이러한 구성은 제어 게이트 라인 디코더(250)로 전송된 선택 신호(도시되지 않음)를 이용하여 나타날 수 있다.
이러한 종래 기술의 설계의 한 가지 바람직하지 못한 결과는 섹터들 내의 제어 게이트 라인 디코더들의 사용으로 인해 플래시 메모리 셀들의 프로그래밍 프로세스 동안에 외란이 나타날 것이라는 점이다. 예를 들어, 셀(212)이 프로그래밍되어야 하는 경우, 워드 라인(152) 및 비트 라인(102)은 활성화될 것이고, 소스 라인(156)은 고전압을 포함할 것이다. 제어 라인 디코더(250)는 제어 게이트 라인(252)을 제어 게이트 전압원(255)에 커플링시킬 것이다. 실제 동작 시, 일부 전하는 제어 게이트 전압원(255)으로부터 제어 라인 디코더(250)를 통해 제어 게이트 라인(251)으로 누설될 것이다. 이는, 셀(202)이 비트 라인(102) 및 소스 라인(156)을 셀(212)과 공유함으로 인해 셀(202)을 때때로 프로그래밍하는 의도치 않은 결과(컬럼 외란(column disturbance)으로 알려져 있음), 및 셀(203) 및 섹터(150) 내의 가능성있는 다른 셀들이 소스 라인(156)을 셀(212)과 공유함으로 인해 셀(203) 및 섹터(150) 내의 가능성있는 다른 셀들을 때때로 프로그래밍하는 의도치 않은 결과(사선형 외란(diagonal disturbance)으로 알려져 있음)를 가질 것이다. 추가로, 셀(213)은 또한 때때로 워드 라인(152), 제어 게이트 라인(252), 및 소스 라인(156)을 셀(212)과 공유함으로 인해 의도치않게 프로그래밍(로우 외란(row disturbance)으로 알려져 있음)될 것이다.
플래시 메모리 셀들의 프로그래밍 동안 외란의 발생을 최소화시키는 개선된 시스템이 필요하다.
제어 게이트 라인 디코더들이 동일한 섹터 대신에 상이한 섹터들 내에 위치되는 플래시 메모리 셀들의 로우들에 커플링되는 일 실시예가 기술된다. 이러한 실시예는 종래 기술에서 발견되는 컬럼 외란 및 사선형 외란의 발생을 감소시킨다.
도 1은 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 2는 종래 기술의 플래시 메모리 어레이의 레이아웃을 도시한다.
도 3은 플래시 메모리 어레이의 일 실시예의 예시적인 레이아웃을 도시한다.
도 3을 참조하면, 일 실시예가 도시되어 있다. 도 3은 도 2에 도시된 동일한 요소들 중 많은 것을 공유하고, 도 2에서와 동일한 번호를 사용하는 요소들은 도 2에 대해 전술된 동일한 요소들이다. 도 3에서, 제어 게이트 라인 디코더(360)는 제어 게이트 라인(252) 및 제어 게이트 라인(261)에 커플링된다. 제어 게이트 라인(252)은 섹터(150) 내에 있고, 제어 게이트 라인(261)은 섹터(160) 내에 있다. 제어 게이트 라인 디코더(360)는 제어 게이트 전압원(365)에 커플링될 수 있다. 제어 게이트 라인 디코더(350)는 제어 게이트 라인(251) 및 상이한 섹터 내의 다른 제어 게이트 라인(도시되지 않음)에 커플링된다. 제어 게이트 라인 디코더(370)는 제어 게이트 라인(262) 및 상이한 섹터 내의 다른 제어 게이트 라인(도시되지 않음)에 커플링된다. 제어 게이트 라인 디코더(370)는 제어 게이트 전압원(375)에 커플링될 수 있다.
셀(212)이 프로그래밍되어야 하는 경우, 워드 라인(152) 및 비트 라인(102)은 활성화될 것이고, 소스 라인(156)은 고전압을 포함할 것이다. 제어 라인 디코더(360)는 제어 게이트 라인(252)을 제어 게이트 전압원(365)에 커플링시킬 것이다. 실제 동작 시, 일부 전하는 제어 게이트 전압원(365)으로부터 제어 라인 디코더(360)를 통해 제어 게이트 라인(261)으로 누설될 것이다. 그러나, 소스 라인(166)이 저전압에 있기 때문에(그 이유는 섹터(160)가 프로그램되는 중이 아니기 때문임), 제어 게이트 라인(261)과 연관된 셀들 중 어느 것도 의도치않게 프로그래밍되지는 않을 것이다. 따라서, 도 2의 컬럼 외란은 도 3의 설계에 존재하지 않는다. 유사하게, 도 2의 사선형 외란은 도 3에 존재하지 않는다.
따라서, 각각의 제어 게이트 라인 디코더를 상이한 섹터들 내의 제어 게이트 라인들과 연관시킴으로써, 종래 기술의 의도치않은 프로그래밍 외란이 회피될 수 있다.
도 3의 실시예가 각각이 상이한 섹터 내에 있는 2개의 제어 게이트 라인들에 커플링된 각각의 제어 게이트 라인 디코더를 도시하지만, 당업자는, 대안예에서, 대신, 각각의 제어 게이트 라인 디코더가 각각이 상이한 섹터 내에 있는 2개 초과의 제어 게이트 라인들에 커플링될 수 있다는 것을 이해할 것이다. 도 3의 실시예의 동일한 원리들이 적용될 것이다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (20)

  1. 플래시 메모리 시스템으로서,
    제1 복수의 로우(row)들의 플래시 메모리 셀들을 포함하고 제1 소스 라인과 연관되는 제1 섹터;
    제2 복수의 로우들의 플래시 메모리 셀들을 포함하고 제2 소스 라인과 연관되는 제2 섹터; 및
    제어 게이트 전압원에 커플링되고, 상기 제1 복수의 로우들 중 하나의 로우와 연관된 오직 하나의 제어 게이트 라인 및 상기 제2 복수의 로우들 중 하나의 로우와 연관된 오직 하나의 제어 게이트 라인에 커플링될 수 있는 제어 게이트 라인 디코더를 포함하고,
    상기 제1 및 제2 소스 라인 중 하나가 고전압이고, 상기 제1 및 제2 소스 라인 중 다른 것이 저전압이며, 상기 제어 게이트 라인 디코더는 상기 제1 복수의 로우들 중 하나의 로우와 연관된 제어 게이트 라인 및 상기 제2 복수의 로우들 중 하나의 로우와 연관된 제어 게이트 라인 중 오직 하나에만 커플링되는 플래시 메모리 시스템.
  2. 청구항 1에 있어서,
    상기 제1 섹터는 제1 소거 게이트 라인과 연관되고, 상기 제2 섹터는 제2 소거 게이트 라인과 연관되는, 플래시 메모리 시스템.
  3. 청구항 1에 있어서,
    상기 제1 복수의 로우들 각각은 상이한 제어 게이트 라인과 연관되는, 플래시 메모리 시스템.
  4. 청구항 3에 있어서,
    상기 제2 복수의 로우들 각각은 상이한 제어 게이트 라인과 연관되는, 플래시 메모리 시스템.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 복수의 로우들의 플래시 메모리 셀들 및 상기 제2 복수의 로우들의 플래시 메모리 셀들 각각은 분리형 게이트 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  6. 플래시 메모리 셀을 프로그래밍하는 방법으로서,
    제1 워드 라인 및 제1 비트 라인을 사용하여 제1 소스 라인과 연관되는 제1 섹터 내의 제1 로우 내의 선택된 플래시 메모리 셀을 활성화시키는 단계;
    제어 게이트 라인 디코더를 사용하여 제어 게이트 전압원을 상기 선택된 플래시 메모리 셀의 제어 게이트에 커플링시키는 단계 -상기 제어 게이트 라인 디코더는 상기 제1 섹터 내의 다른 로우에 선택적으로 커플링될 수 없고, 상기 제어 게이트 라인 디코더가 상기 제1 섹터 내의 제1 로우에 커플링되지 않는 경우에만 제2 섹터 내의 플래시 메모리 셀들의 오직 하나의 로우에 선택적으로 커플링될 수 있으며, 상기 제2 섹터는 제2 소스 라인과 연관되며, 상기 제1 소스 라인은 고전압이며, 상기 제2 소스 라인은 저전압임-; 및
    상기 선택된 플래시 메모리 셀의 플로팅 게이트에 디지털 값을 저장하는 단계를 포함하는, 방법.
  7. 청구항 6에 있어서,
    소거 게이트 라인을 사용하여 상기 선택된 플래시 메모리 셀을 소거시키는 단계를 추가로 포함하는, 방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 선택된 플래시 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 방법.
  9. 플래시 메모리 셀을 프로그래밍 및 판독하는 방법으로서,
    제1 워드 라인 및 제1 비트 라인을 사용하여 제1 소스 라인과 연관되는 제1 섹터 내의 제1 로우 내의 선택된 플래시 메모리 셀을 활성화시키는 단계;
    제어 게이트 라인 디코더를 사용하여 제어 게이트 전압원을 상기 제1 로우에 커플링시키는 단계 -상기 제어 게이트 전압원은 상기 제1 섹터 내의 다른 로우에 선택적으로 커플링될 수 없고, 상기 제어 게이트 라인 디코더가 상기 제1 섹터 내의 제1 로우에 커플링되지 않는 경우에만 상기 제어 게이트 라인 디코더는 제2 섹터 내의 오직 하나의 로우에 선택적으로 커플링될 수 있으며, 상기 제2 섹터는 제2 소스 라인과 연관되며, 상기 제1 소스 라인은 고전압이며, 상기 제2 소스 라인은 저전압임-;
    상기 선택된 플래시 메모리 셀의 플로팅 게이트에 디지털 값을 저장하는 단계; 및
    상기 선택된 플래시 메모리 셀의 소스 라인을 사용하여 상기 디지털 값을 판독하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 저장하는 단계는 전자들을 상기 플로팅 게이트에 추가하는 단계를 포함하는, 방법.
  11. 청구항 9에 있어서,
    소거 게이트 라인을 사용하여 상기 선택된 플래시 메모리 셀을 소거시키는 단계를 추가로 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 소거시키는 단계는 상기 플로팅 게이트로부터 전자들을 제거하는 단계를 포함하는, 방법.
  13. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
    상기 제1 로우는 분리형 게이트 플래시 메모리 셀들을 포함하는, 방법.
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