JP2003141889A - 記憶サイト選択方法、コントロール・ゲート線デコーダ、及びコントロール・ゲート信号デコード装置 - Google Patents
記憶サイト選択方法、コントロール・ゲート線デコーダ、及びコントロール・ゲート信号デコード装置Info
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Abstract
(57)【要約】
【課題】 ツインＭＯＮＯＳ ＥＥＰＲＯＭメモリ・ア
レーのコントロール・ゲート線デコーダを提供すること
を目的とする。 【解決手段】 メモリの各々のコントロール・ゲート線
へ接続されたデコーディング・ユニットは、読み出し、
プログラム、及び消去操作を実行するため、選択電圧、
開放電圧、非選択電圧を提供するように制御される。デ
コーディング・ユニットは奇数及び偶数アドレスへ分割
され、隣接するメモリ・セルのコントロール・ゲートへ
別々の電圧を印加することができる。選択されるセルの
動作が、隣接したメモリ・セル記憶サイトへ影響を及ぼ
さないようにする開放電圧は、選択されるセルのすぐ近
くの隣接セルのコントロール・ゲートへ印加されること
ができる。遠隔セルにおける遮断状態を防止するためす
るため、すぐ近くの隣接セルを越えて非選択電圧を印加
することができる。
レーのコントロール・ゲート線デコーダを提供すること
を目的とする。 【解決手段】 メモリの各々のコントロール・ゲート線
へ接続されたデコーディング・ユニットは、読み出し、
プログラム、及び消去操作を実行するため、選択電圧、
開放電圧、非選択電圧を提供するように制御される。デ
コーディング・ユニットは奇数及び偶数アドレスへ分割
され、隣接するメモリ・セルのコントロール・ゲートへ
別々の電圧を印加することができる。選択されるセルの
動作が、隣接したメモリ・セル記憶サイトへ影響を及ぼ
さないようにする開放電圧は、選択されるセルのすぐ近
くの隣接セルのコントロール・ゲートへ印加されること
ができる。遠隔セルにおける遮断状態を防止するためす
るため、すぐ近くの隣接セルを越えて非選択電圧を印加
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの集
積回路設計に関し、更に具体的には、デュアル・ゲート
・メモリ・セル、具体的にはツインＭＯＮＯＳ ＥＥＰ
ＲＯＭのコントロール・ゲート・デコーダに関する。
積回路設計に関し、更に具体的には、デュアル・ゲート
・メモリ・セル、具体的にはツインＭＯＮＯＳ ＥＥＰ
ＲＯＭのコントロール・ゲート・デコーダに関する。
【０００２】
【従来の技術】フラッシュ及びＭＯＮＯＳ ＥＥＰＲＯ
Ｍは、独立的にプログラム（書き込み）及び読み出しの
できるセルのアレーから構成される。選択トランジスタ
は配線容量を切断するためにアレーに付け加えることが
でき、セルの消去が可能になるよう使用できる。
Ｍは、独立的にプログラム（書き込み）及び読み出しの
できるセルのアレーから構成される。選択トランジスタ
は配線容量を切断するためにアレーに付け加えることが
でき、セルの消去が可能になるよう使用できる。
【０００３】ＭＯＳ電界効果トランジスタは、両方の型
のＥＥＰＲＯＭ個々のメモリ単位である。フラッシュＭ
ＯＳトランジスタは、ソース、ドレイン、及びフローテ
ィング・ゲートを含み、コントロール・ゲートはワード
線（ＷＬ）へ接続される。セルをバイナリー「１」又は
「０」でプログラムするか、セルを消去するため、様々
な電圧がワード線へ印加される。
のＥＥＰＲＯＭ個々のメモリ単位である。フラッシュＭ
ＯＳトランジスタは、ソース、ドレイン、及びフローテ
ィング・ゲートを含み、コントロール・ゲートはワード
線（ＷＬ）へ接続される。セルをバイナリー「１」又は
「０」でプログラムするか、セルを消去するため、様々
な電圧がワード線へ印加される。
【０００４】従来技術のＭＯＮＯＳ ＭＯＳトランジス
タでは、ツインＭＯＮＯＳアレーの断面図である図１で
示されるように、ＭＯＮＯＳデバイスの中のコントロー
ル・ゲートの下にあるプログラム可能な構成要素ははチ
ッ化層である。ツインＭＯＮＯＳメモリ・ユニットはコ
ントロール・ゲートＣＧを含み、コントロール・ゲート
ＣＧは左側コンポーネントＣＧ＿Ｌ及び右側コンポーネ
ントＣＧ＿Ｒを有する。それらコンポーネントの下で、
２つの別々のサイトＭＬ及びＭＲが複合チッ化層の中の
記憶サイトとして使用される。ビット線拡散ＢＬはコン
トロール・ゲートＣＧの下にあり、独立した多結晶シリ
コン・ワード線ＷＬは、隣接したセルのコントロール・
ゲートの間にある。米国特許６，０１１，７２５（Eita
n）のアレー構成は、ワード線ＷＬへ接続されたセルの
コントロール・ゲートの上を通る多結晶シリコン・ワー
ド線へ向けられる。ツインＭＯＮＯＳメモリ構造につい
ては、米国特許６，２４８，６３３（Oguraほか）を参
照されたい。左側及び右側のセル・コンポーネントをバ
イナリー「１」又は「０」でプログラムするため、コン
トロール・ゲートＣＧへ印加される様々な電圧が、ビッ
ト線ＢＬ及びワード線ＷＬの電圧と組み合わせて使用さ
れる。別個の多結晶シリコン・ワード線が、コントロー
ル・ゲートの動作を可動にする追加のコントロールを提
供する。
タでは、ツインＭＯＮＯＳアレーの断面図である図１で
示されるように、ＭＯＮＯＳデバイスの中のコントロー
ル・ゲートの下にあるプログラム可能な構成要素ははチ
ッ化層である。ツインＭＯＮＯＳメモリ・ユニットはコ
ントロール・ゲートＣＧを含み、コントロール・ゲート
ＣＧは左側コンポーネントＣＧ＿Ｌ及び右側コンポーネ
ントＣＧ＿Ｒを有する。それらコンポーネントの下で、
２つの別々のサイトＭＬ及びＭＲが複合チッ化層の中の
記憶サイトとして使用される。ビット線拡散ＢＬはコン
トロール・ゲートＣＧの下にあり、独立した多結晶シリ
コン・ワード線ＷＬは、隣接したセルのコントロール・
ゲートの間にある。米国特許６，０１１，７２５（Eita
n）のアレー構成は、ワード線ＷＬへ接続されたセルの
コントロール・ゲートの上を通る多結晶シリコン・ワー
ド線へ向けられる。ツインＭＯＮＯＳメモリ構造につい
ては、米国特許６，２４８，６３３（Oguraほか）を参
照されたい。左側及び右側のセル・コンポーネントをバ
イナリー「１」又は「０」でプログラムするため、コン
トロール・ゲートＣＧへ印加される様々な電圧が、ビッ
ト線ＢＬ及びワード線ＷＬの電圧と組み合わせて使用さ
れる。別個の多結晶シリコン・ワード線が、コントロー
ル・ゲートの動作を可動にする追加のコントロールを提
供する。
【０００５】米国特許６，２４８，６３３（Oguraら）
は、チッ化記憶サイトへのバリスティック電子注入及び
高速低電圧プログラミングを伴う超短コントロール・ゲ
ート・チャネルを有するツインＭＯＮＯＳセル構造を、
導いている。２００２年３月１５日の米国特許出願１０
／０９９，０３０は、ＭＯＮＯＳでは、メモリ・セルで
広いプログラム帯域幅及びＥＥＰＲＯＭ消去能力を得る
ため、メモリ・セルを選択及び動作させる方法を、導い
ている。２００１年３月１９日の米国特許出願０９／８
１０，１２２は、不揮発性メモリのアレー・アーキテク
チャ、及び金属ビット拡散アレーを使用するその動作方
法へ向けられている。
は、チッ化記憶サイトへのバリスティック電子注入及び
高速低電圧プログラミングを伴う超短コントロール・ゲ
ート・チャネルを有するツインＭＯＮＯＳセル構造を、
導いている。２００２年３月１５日の米国特許出願１０
／０９９，０３０は、ＭＯＮＯＳでは、メモリ・セルで
広いプログラム帯域幅及びＥＥＰＲＯＭ消去能力を得る
ため、メモリ・セルを選択及び動作させる方法を、導い
ている。２００１年３月１９日の米国特許出願０９／８
１０，１２２は、不揮発性メモリのアレー・アーキテク
チャ、及び金属ビット拡散アレーを使用するその動作方
法へ向けられている。
【０００６】行及び列を含むアレーの中のＥＥＰＲＯＭ
メモリ・セルは、例えばＮＡＮＤ又はＮＯＲといった様
々な構成で接続されてよい。ＮＡＮＤ及びＮＯＲの双方
は、コントロール・ゲート線及びワード線について異な
ったデコード手法を必要とする。ＮＡＮＤ配列では、列
の中のセルは、次の行の中のセルのドレインに接続され
た１つのセルのソースと直列に接続される。（ＭＯＮＯ
Ｓ ＥＥＰＲＯＭの）コントロール・ゲートは、ワード
線に沿って行の中の列を横切って接続され、従ってワー
ド線の行の中の全てのセルが選択されなければならな
い。ワード線デコーダは、１つのワード線へ選択電圧を
供給する一方で、ブロック内の全ての非選択ワード線へ
開放電圧（オーバーライド電圧）を印加する。
メモリ・セルは、例えばＮＡＮＤ又はＮＯＲといった様
々な構成で接続されてよい。ＮＡＮＤ及びＮＯＲの双方
は、コントロール・ゲート線及びワード線について異な
ったデコード手法を必要とする。ＮＡＮＤ配列では、列
の中のセルは、次の行の中のセルのドレインに接続され
た１つのセルのソースと直列に接続される。（ＭＯＮＯ
Ｓ ＥＥＰＲＯＭの）コントロール・ゲートは、ワード
線に沿って行の中の列を横切って接続され、従ってワー
ド線の行の中の全てのセルが選択されなければならな
い。ワード線デコーダは、１つのワード線へ選択電圧を
供給する一方で、ブロック内の全ての非選択ワード線へ
開放電圧（オーバーライド電圧）を印加する。
【０００７】他の型のデコーダが、行方向にセルのコン
トロール・ゲートが接続されるＮＯＲ型のメモリ構成と
共に使用される。列方向にあるセルのドレインはビット
線へ接続され１つの行の中のセルのソースは一緒に接続
される。この典型的なＮＯＲ配列において、デコーダは
１つのワード線を選択することによって１つの行を選択
するが、他の全てのワード線は選択されない。
トロール・ゲートが接続されるＮＯＲ型のメモリ構成と
共に使用される。列方向にあるセルのドレインはビット
線へ接続され１つの行の中のセルのソースは一緒に接続
される。この典型的なＮＯＲ配列において、デコーダは
１つのワード線を選択することによって１つの行を選択
するが、他の全てのワード線は選択されない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ツイ
ンＭＯＮＯＳ ＥＥＰＲＯＭメモリ・アレーのコントロ
ール・ゲート線デコーダを提供することである。
ンＭＯＮＯＳ ＥＥＰＲＯＭメモリ・アレーのコントロ
ール・ゲート線デコーダを提供することである。
【０００９】更に、本発明の目的は、読み出し及びプロ
グラム操作の間に、ワード線の中で１つ又は複数のビッ
トの選択を可能にするコントロール・ゲート線デコーダ
を提供することである。
グラム操作の間に、ワード線の中で１つ又は複数のビッ
トの選択を可能にするコントロール・ゲート線デコーダ
を提供することである。
【００１０】更に、本発明の他の目的は、２ビット消去
のためのコントロール・ゲート線デコーダを提供するこ
とである。
のためのコントロール・ゲート線デコーダを提供するこ
とである。
【００１１】更に、本発明の他の目的は、ブロック消去
のためのコントロール・ゲート線デコーダを提供するこ
とである。
のためのコントロール・ゲート線デコーダを提供するこ
とである。
【００１２】更に、本発明の他の目的は、デュアルビッ
ト・メモリ・アレーの電圧選択要件を組み込んだコント
ロール・ゲート線デコーダを提供することである。
ト・メモリ・アレーの電圧選択要件を組み込んだコント
ロール・ゲート線デコーダを提供することである。
【００１３】更に、本発明の他の目的は、左側及び右側
の隣接コントロール・ゲートの電圧を開放にすることの
できるコントロール・ゲート線デコーダを提供すること
である。
の隣接コントロール・ゲートの電圧を開放にすることの
できるコントロール・ゲート線デコーダを提供すること
である。
【００１４】
【課題を解決するための手段】高密度デュアルビット型
アレー、例えば図１に示されるツインＭＯＮＯＳメモリ
・アレーでは、セルの１つのビット線は「ハードビッ
ト」と呼ばれる２つの記憶サイトの間で共用される。選
択されるメモリ・セルは、選択されるセルのビット線の
上だけでなく、隣接するセルのビット線の上で、特別の
電圧条件を必要とする。隣接するセルのビット線は、選
択されるセルの選択される記憶サイトに隣接している。
従って、もしセルの左側のハードビットが選択される
と、隣接するセルは左側にあり、もしセルの右側のハー
ドビットが選択されると、隣接するセルは右側にある。
アレー、例えば図１に示されるツインＭＯＮＯＳメモリ
・アレーでは、セルの１つのビット線は「ハードビッ
ト」と呼ばれる２つの記憶サイトの間で共用される。選
択されるメモリ・セルは、選択されるセルのビット線の
上だけでなく、隣接するセルのビット線の上で、特別の
電圧条件を必要とする。隣接するセルのビット線は、選
択されるセルの選択される記憶サイトに隣接している。
従って、もしセルの左側のハードビットが選択される
と、隣接するセルは左側にあり、もしセルの右側のハー
ドビットが選択されると、隣接するセルは右側にある。
【００１５】単一のハードビット操作の間、１つのビッ
ト線はソース電圧を提供し、隣接するビット線はドレイ
ン電圧を与える。デュアルビット型アレーは、ワード線
の下を通る全てのビット線拡散が個々のビット線へ別々
に接続される点でＮＯＲ型構成に類似しているが、列の
中の全ての拡散がそれぞれのビット線へ接続される点で
ＮＯＲと異なっている。マトリックス構成では、ワード
線は行の中の全てのワード線多結晶シリコン部分へ接続
され、従って１つの行のアレーが選択されるメカニズム
になっている。しかし、セルの各々のコントロール・ゲ
ートは行のワード線から分離され、列は、ワード線に対
して垂直でビット線に対して平行なコントロール・ゲー
ト線（ＣＧ）を介して接続される。これは、メモリ・セ
ルの行の中で特定のコントロール・ゲート線の選択を可
能にする。
ト線はソース電圧を提供し、隣接するビット線はドレイ
ン電圧を与える。デュアルビット型アレーは、ワード線
の下を通る全てのビット線拡散が個々のビット線へ別々
に接続される点でＮＯＲ型構成に類似しているが、列の
中の全ての拡散がそれぞれのビット線へ接続される点で
ＮＯＲと異なっている。マトリックス構成では、ワード
線は行の中の全てのワード線多結晶シリコン部分へ接続
され、従って１つの行のアレーが選択されるメカニズム
になっている。しかし、セルの各々のコントロール・ゲ
ートは行のワード線から分離され、列は、ワード線に対
して垂直でビット線に対して平行なコントロール・ゲー
ト線（ＣＧ）を介して接続される。これは、メモリ・セ
ルの行の中で特定のコントロール・ゲート線の選択を可
能にする。
【００１６】コントロール・ゲートの選択は、単一のハ
ードビット操作の間に、選択されるセルの電圧に加えて
隣接セルのビット線電圧を必要とするＮＯＲ型マトリッ
クス構成のビット線選択と類似している。もし特定のモ
ードの間に、Ｙ個のセルから１つのセルが選択される
と、Ｙ本のコントロール・ゲート線の１つが、選択電圧
ＶＣＧｓを保持し、対応する隣接セルのコントロール・
ゲートは、開放電圧ＶＣＧｏで印加されることができ
る。選択されるワード線は、選択される行を決定する
が、コントロール・ゲート線は、その行の中の選択され
る列を決定する。正しい電圧をコントロール・ゲート線
に与える場合、コントロール・ゲート線のために特に設
計されたデコーダが、メモリ・マトリックスへ接続され
る必要がある。
ードビット操作の間に、選択されるセルの電圧に加えて
隣接セルのビット線電圧を必要とするＮＯＲ型マトリッ
クス構成のビット線選択と類似している。もし特定のモ
ードの間に、Ｙ個のセルから１つのセルが選択される
と、Ｙ本のコントロール・ゲート線の１つが、選択電圧
ＶＣＧｓを保持し、対応する隣接セルのコントロール・
ゲートは、開放電圧ＶＣＧｏで印加されることができ
る。選択されるワード線は、選択される行を決定する
が、コントロール・ゲート線は、その行の中の選択され
る列を決定する。正しい電圧をコントロール・ゲート線
に与える場合、コントロール・ゲート線のために特に設
計されたデコーダが、メモリ・マトリックスへ接続され
る必要がある。
【００１７】読み出し操作条件及びプログラム操作条件
の双方において、ＭＯＮＯＳメモリは、選択されるセル
のコントロール・ゲートに隣接するコントロール・ゲー
トへ特定の開放電圧の印加を必要とする。もしセルの左
側記憶サイトが、読み出し又はプログラムのために選択
されるならば、その記憶サイトの左側にある隣接コント
ロール・ゲートは開放電圧を必要とする。同様に、もし
右側の記憶サイトが選択されるならば、右側の隣接コン
トロール・ゲートが開放電圧を必要とする。
の双方において、ＭＯＮＯＳメモリは、選択されるセル
のコントロール・ゲートに隣接するコントロール・ゲー
トへ特定の開放電圧の印加を必要とする。もしセルの左
側記憶サイトが、読み出し又はプログラムのために選択
されるならば、その記憶サイトの左側にある隣接コント
ロール・ゲートは開放電圧を必要とする。同様に、もし
右側の記憶サイトが選択されるならば、右側の隣接コン
トロール・ゲートが開放電圧を必要とする。
【００１８】読み出し操作の間に使用される開放電圧
は、隣接するセルが、読み出しのために選択されるセル
の上に及ぼす影響を遮断する。プログラム操作及び消去
操作の間、選択されるセルが、選択されない隣接セルに
及ぼす影響を遮断するため、開放電圧が隣接セルの上で
使用される。読み出し操作の場合、選択されるセルのコ
ントロール・ゲート電圧よりも大きい開放電圧が、隣接
するセルのコントロール・ゲートへ印加され、隣接する
セルが、選択されるセルの読み出し操作に影響を与えな
いようにする。プログラム操作の場合、選択されるセル
のコントロール・ゲート電圧よりも低い開放電圧が、隣
接セルのコントロール・ゲートへ印加され、隣接するセ
ルが選択されないようにする。
は、隣接するセルが、読み出しのために選択されるセル
の上に及ぼす影響を遮断する。プログラム操作及び消去
操作の間、選択されるセルが、選択されない隣接セルに
及ぼす影響を遮断するため、開放電圧が隣接セルの上で
使用される。読み出し操作の場合、選択されるセルのコ
ントロール・ゲート電圧よりも大きい開放電圧が、隣接
するセルのコントロール・ゲートへ印加され、隣接する
セルが、選択されるセルの読み出し操作に影響を与えな
いようにする。プログラム操作の場合、選択されるセル
のコントロール・ゲート電圧よりも低い開放電圧が、隣
接セルのコントロール・ゲートへ印加され、隣接するセ
ルが選択されないようにする。
【００１９】読み出し及びプログラム操作に対し、左側
又は右側の記憶サイトを選択する様々な機構がある。図
２Ａにおいて、セル［ｘ］の左側が選択されるときの１
つの方法は、選択されるセルのすぐ近くの隣接セルへの
みコントロール・ゲート開放電圧を印加することであろ
う。隣接したセルの（左右の）ビット線電圧は同じであ
ってよい。なぜなら、左側／右側の開放選択は、コント
ロール・ゲートを介して行なわれるからである。図２Ｂ
に示される第２の方法は、選択されるセルの左側及び右
側の隣接セルに同じ開放電圧を印加し、ＢＬ電圧（ビッ
ト線電圧）を介して開放セルの位置を区別することであ
る。これらの方法は、双方とも、ここで提案されるデコ
ーディング機構を使用して実行可能である。
又は右側の記憶サイトを選択する様々な機構がある。図
２Ａにおいて、セル［ｘ］の左側が選択されるときの１
つの方法は、選択されるセルのすぐ近くの隣接セルへの
みコントロール・ゲート開放電圧を印加することであろ
う。隣接したセルの（左右の）ビット線電圧は同じであ
ってよい。なぜなら、左側／右側の開放選択は、コント
ロール・ゲートを介して行なわれるからである。図２Ｂ
に示される第２の方法は、選択されるセルの左側及び右
側の隣接セルに同じ開放電圧を印加し、ＢＬ電圧（ビッ
ト線電圧）を介して開放セルの位置を区別することであ
る。これらの方法は、双方とも、ここで提案されるデコ
ーディング機構を使用して実行可能である。
【００２０】ツインＭＯＮＯＳメモリ・ユニットの左側
及び右側コンポーネントを同時に消去するためには、そ
れぞれのコントロール・ゲートへ負の電圧を印加し、対
応するビット線へ正の電圧を印加することが必要であ
る。選択されないコントロール・ゲートは０Ｖに保持さ
れてよく、開放電圧を考慮する必要はない。
及び右側コンポーネントを同時に消去するためには、そ
れぞれのコントロール・ゲートへ負の電圧を印加し、対
応するビット線へ正の電圧を印加することが必要であ
る。選択されないコントロール・ゲートは０Ｖに保持さ
れてよく、開放電圧を考慮する必要はない。
【００２１】読み出し又はプログラムの間、デコーダ
は、隣接するセルの左側及び右側コントロール・ゲート
の上、又は選択されるコントロール・ゲート・コンポー
ネントのすぐ近くに隣接したコントロール・ゲートの上
に、開放電圧を与える。コントロール・ゲート・デコー
ダは、選択されないセル（開放セルを含まない）に、非
選択電圧、典型的には０Ｖを供給する。個々のコントロ
ール・ゲート線に関連づけられたコントロール・ゲート
・デコーディング・ユニットは、パス・トランジスタの
２つのブロックを含む。
は、隣接するセルの左側及び右側コントロール・ゲート
の上、又は選択されるコントロール・ゲート・コンポー
ネントのすぐ近くに隣接したコントロール・ゲートの上
に、開放電圧を与える。コントロール・ゲート・デコー
ダは、選択されないセル（開放セルを含まない）に、非
選択電圧、典型的には０Ｖを供給する。個々のコントロ
ール・ゲート線に関連づけられたコントロール・ゲート
・デコーディング・ユニットは、パス・トランジスタの
２つのブロックを含む。
【００２２】電圧の選択及び要求されるタイミングによ
って、デコーディング・ユニットのブロックは、単一の
高電圧トランジスタか、相補型伝達ゲートとして実現さ
れてよい。１つのブロックは、ＰＭＯＳトランジスタを
メイン・コンポーネントとして使用し高電圧を通す。こ
のメイン・コンポーネントは、ソースで高コントロール
・ゲート電圧を使用し、それぞれのメモリ・セルへ接続
されたコントロール・ゲート線をドレインとして使用す
る。デコーディング・ブロックによって通された高コン
トロール・ゲート電圧は、読み出し又はプログラムの間
に使用される選択及び開放コントロール・ゲート電圧で
あり、消去の間に使用される非選択セル電圧である。
って、デコーディング・ユニットのブロックは、単一の
高電圧トランジスタか、相補型伝達ゲートとして実現さ
れてよい。１つのブロックは、ＰＭＯＳトランジスタを
メイン・コンポーネントとして使用し高電圧を通す。こ
のメイン・コンポーネントは、ソースで高コントロール
・ゲート電圧を使用し、それぞれのメモリ・セルへ接続
されたコントロール・ゲート線をドレインとして使用す
る。デコーディング・ブロックによって通された高コン
トロール・ゲート電圧は、読み出し又はプログラムの間
に使用される選択及び開放コントロール・ゲート電圧で
あり、消去の間に使用される非選択セル電圧である。
【００２３】デコーディング・ユニットの第２のブロッ
クは、低電圧をコントロール・ゲート線へ通す。基本的
コンポーネントとしてのＮＭＯＳトランジスタは、ソー
ス・バイアスのために低コントロール・ゲート電圧を使
用し、ドレイン接続のためにコントロール・ゲート線を
使用する。双方のブロックは、論理回路によって提供さ
れる入力信号ＹＣＧを共用する。論理回路はコントロー
ル・ゲート線を高電圧と低電圧との間で切り替える。コ
ントロール・ゲート・デコーダは、それ自身メモリ・ア
レーと平行なデコーディング・ユニットのアレーであ
り、１つのデコーディング・ユニットが各々のコントロ
ール・ゲート線に対応する。コントロール・ゲート・デ
コーダを含む１つのグループは、個々のＹＣＧ入力信号
を有し、従って対応するコントロール・ゲート線は、正
しい電圧へ選択的に接続されてよい。偶数のコントロー
ル・ゲート線へ属する偶数のデコーディング・ユニット
の全ては、単一のＶＣＧＨＩＥＶ線へ接続された高電圧
線を有する。同様に、奇数コントロール・ゲート線に属
する奇数デコーディング・ユニットの全ては、単一のＶ
ＣＧＨＩＯＤ線へ接続された高電圧線を有する。従っ
て、偶数又は奇数のセルは、選択されるコントロール・
ゲート高電圧を有することができ、同時に、隣接したセ
ルは、コントロール・ゲートを開放にする異なった高電
圧を有する。本発明のコントロール・ゲート・デコーデ
ィング機構では、デコーディング・ユニットからの全て
の低電圧線は、偶数セルであるか奇数セルであるかに関
係なく単一のＶＣＧＬＯ線へ接続される。本発明のツイ
ンＭＯＮＯＳメモリの低電圧は、読み出し又はプログラ
ムの間、全ての非選択セルへ印加され、消去モードの
間、選択されるセルへ印加される。
クは、低電圧をコントロール・ゲート線へ通す。基本的
コンポーネントとしてのＮＭＯＳトランジスタは、ソー
ス・バイアスのために低コントロール・ゲート電圧を使
用し、ドレイン接続のためにコントロール・ゲート線を
使用する。双方のブロックは、論理回路によって提供さ
れる入力信号ＹＣＧを共用する。論理回路はコントロー
ル・ゲート線を高電圧と低電圧との間で切り替える。コ
ントロール・ゲート・デコーダは、それ自身メモリ・ア
レーと平行なデコーディング・ユニットのアレーであ
り、１つのデコーディング・ユニットが各々のコントロ
ール・ゲート線に対応する。コントロール・ゲート・デ
コーダを含む１つのグループは、個々のＹＣＧ入力信号
を有し、従って対応するコントロール・ゲート線は、正
しい電圧へ選択的に接続されてよい。偶数のコントロー
ル・ゲート線へ属する偶数のデコーディング・ユニット
の全ては、単一のＶＣＧＨＩＥＶ線へ接続された高電圧
線を有する。同様に、奇数コントロール・ゲート線に属
する奇数デコーディング・ユニットの全ては、単一のＶ
ＣＧＨＩＯＤ線へ接続された高電圧線を有する。従っ
て、偶数又は奇数のセルは、選択されるコントロール・
ゲート高電圧を有することができ、同時に、隣接したセ
ルは、コントロール・ゲートを開放にする異なった高電
圧を有する。本発明のコントロール・ゲート・デコーデ
ィング機構では、デコーディング・ユニットからの全て
の低電圧線は、偶数セルであるか奇数セルであるかに関
係なく単一のＶＣＧＬＯ線へ接続される。本発明のツイ
ンＭＯＮＯＳメモリの低電圧は、読み出し又はプログラ
ムの間、全ての非選択セルへ印加され、消去モードの
間、選択されるセルへ印加される。
【００２４】本発明を添付の図面を参照して説明する。
【００２５】
【発明の実施の形態】図１は、従来技術のツインＭＯＮ
ＯＳメモリ・アレーの基本的断面図である。アレーの中
の各々のセル、例えばセル［ｘ］は２つの記憶サイト
（メモリ・セル）を含む。これらの記憶サイトは別々の
チッ化層であり、一方は左側のＭＬの上にあり、他方は
右側のＭＲの上にある。双方の記憶サイト（メモリ・セ
ル）は、左側及び右側のコンポーネントＣＧ＿Ｌ及びＣ
Ｇ＿Ｒを有する１つのコントロール・ゲートＣＧの下の
酸化層の中にある。ビット線拡散ＢＬは、コントロール
・ゲートＣＧ及びワード線多結晶シリコンＷＬの下にあ
る。ワード線ＷＬはコントロール・ゲートの上にあり、
個々のメモリ・セルのコントロール・ゲートを分離して
いる。読み出し及びプログラムの操作条件では、ツイン
ＭＯＮＯＳメモリは、アレー内の選択されるセルのコン
トロール・ゲートＣＧｓに隣接した、選択されない隣接
コントロール・ゲートＣＧｏへ開放電圧ＶＣＧｏを印加
する必要がある。
ＯＳメモリ・アレーの基本的断面図である。アレーの中
の各々のセル、例えばセル［ｘ］は２つの記憶サイト
（メモリ・セル）を含む。これらの記憶サイトは別々の
チッ化層であり、一方は左側のＭＬの上にあり、他方は
右側のＭＲの上にある。双方の記憶サイト（メモリ・セ
ル）は、左側及び右側のコンポーネントＣＧ＿Ｌ及びＣ
Ｇ＿Ｒを有する１つのコントロール・ゲートＣＧの下の
酸化層の中にある。ビット線拡散ＢＬは、コントロール
・ゲートＣＧ及びワード線多結晶シリコンＷＬの下にあ
る。ワード線ＷＬはコントロール・ゲートの上にあり、
個々のメモリ・セルのコントロール・ゲートを分離して
いる。読み出し及びプログラムの操作条件では、ツイン
ＭＯＮＯＳメモリは、アレー内の選択されるセルのコン
トロール・ゲートＣＧｓに隣接した、選択されない隣接
コントロール・ゲートＣＧｏへ開放電圧ＶＣＧｏを印加
する必要がある。
【００２６】読み出し及びプログラム操作の双方につい
て、セルの左側又は右側を選択する様々な機構が存在す
る。図２Ａおよび図２Ｂは、セル［ｘ］の左側Ｍｓを選
択する本発明の２つの機構を示す。もしセル［ｘ］の左
側のコントロール・ゲートＣＧ＿Ｌが読み出し又はプロ
グラムのために選択されるとすれば、左側にある隣接コ
ントロール・ゲートは、開放電圧ＶＣＧｏを必要とする
開放コントロール・ゲートＣＧｏとなる。開放電圧ＶＣ
Ｇｏは、選択されるセルのコントロール・ゲート電圧Ｖ
ＣＧｓ及び選択されないセルのコントロール・ゲート電
圧ＶＣＧｕとは異なっている。同様に、もし右側のセル
ＣＧ＿Ｒが選択されるならば、選択されるセルのコント
ロール・ゲートＣＧｓの右側にある隣接コントロール・
ゲートは、開放電圧ＶＣＧｏを必要とする。この方法
は、開放電圧ＶＣＧｏを、選択されるセルのすぐ近くの
隣接セルへのみ印加する。従って、隣接セルのビット線
電圧は、両側ともＶＢＬｏに等しくてよい。なぜなら、
左側又は右側の開放選択は、コントロール・ゲートを介
して行なわれるからである。
て、セルの左側又は右側を選択する様々な機構が存在す
る。図２Ａおよび図２Ｂは、セル［ｘ］の左側Ｍｓを選
択する本発明の２つの機構を示す。もしセル［ｘ］の左
側のコントロール・ゲートＣＧ＿Ｌが読み出し又はプロ
グラムのために選択されるとすれば、左側にある隣接コ
ントロール・ゲートは、開放電圧ＶＣＧｏを必要とする
開放コントロール・ゲートＣＧｏとなる。開放電圧ＶＣ
Ｇｏは、選択されるセルのコントロール・ゲート電圧Ｖ
ＣＧｓ及び選択されないセルのコントロール・ゲート電
圧ＶＣＧｕとは異なっている。同様に、もし右側のセル
ＣＧ＿Ｒが選択されるならば、選択されるセルのコント
ロール・ゲートＣＧｓの右側にある隣接コントロール・
ゲートは、開放電圧ＶＣＧｏを必要とする。この方法
は、開放電圧ＶＣＧｏを、選択されるセルのすぐ近くの
隣接セルへのみ印加する。従って、隣接セルのビット線
電圧は、両側ともＶＢＬｏに等しくてよい。なぜなら、
左側又は右側の開放選択は、コントロール・ゲートを介
して行なわれるからである。
【００２７】図２Ｂに示される第２の機構は、同じ開放
電圧ＶＣＧｏを、左側及び右側の隣接コントロール・ゲ
ートＣＧｏに印加し、ビット線電圧を介して開放セルの
位置を区別する。これらのこれら両方の方法は、ここで
提案されるデコーディング機構を使用できるが、説明を
簡単にするため、第２のＣＧコントロール・ゲート・デ
コーディング機構に焦点を絞って説明する。この第２の
機構では、選択されるセル・コンポーネントが左側であ
るか右側であるかに関わらず、開放電圧が両側の隣接コ
ントロール・ゲートへ印加される。
電圧ＶＣＧｏを、左側及び右側の隣接コントロール・ゲ
ートＣＧｏに印加し、ビット線電圧を介して開放セルの
位置を区別する。これらのこれら両方の方法は、ここで
提案されるデコーディング機構を使用できるが、説明を
簡単にするため、第２のＣＧコントロール・ゲート・デ
コーディング機構に焦点を絞って説明する。この第２の
機構では、選択されるセル・コンポーネントが左側であ
るか右側であるかに関わらず、開放電圧が両側の隣接コ
ントロール・ゲートへ印加される。
【００２８】
【表１】
【００２９】コントロール・ゲートの一般的電圧条件
は、表１に要約される。全ての操作モードは、パス・ト
ランジスタ・ユニットが高電圧ＶＣＧＨＩ又は低電圧Ｖ
ＣＧＬＯを個々のコントロール・ゲート線へ通すことを
必要とする。読み出しの間、ＶＣＧＨＩ＝ＶＣＧＨＩＡ
（これは約１．５Ｖ）であるか、ＶＣＧＨＩ＝ＶＣＧＨ
ＩＢ（これは、選択及び開放電圧について３．０Ｖ）で
ある。プログラムの間、ＶＣＧＨＩ＝ＶＣＧＨＩＣ（約
５．０Ｖ）であるか、選択及び開放電圧についてＶＣＧ
ＨＩ＝ＶＣＧＨＩＤ（約３．０Ｖ）である。低電圧ＶＣ
ＧＬＯ＝ＶＳＳは、読み出し又はプログラムの間に非選
択電圧として接続され、消去の間の選択電圧は、ＶＣＧ
ＬＯ＝ＶＣＧＬＯＡ（約−３Ｖ）である。消去の間、非
選択電圧はＶＣＧＨＩ＝ＶＣＧＨＩＥ（約０〜３Ｖの範
囲）である。電圧ＶＣＧＨＩは、モードに依存してＶＣ
ＧＨＩＡ、ＶＣＧＨＩＢ、ＶＣＧＨＩＣ、ＶＣＧＨＩ
Ｄ、及びＶＣＧＨＩＥの間で切り替わる。電圧ＶＣＧＬ
Ｏは、ＶＳＳとＶＣＧＬＯＡとの間で切り替わる。
は、表１に要約される。全ての操作モードは、パス・ト
ランジスタ・ユニットが高電圧ＶＣＧＨＩ又は低電圧Ｖ
ＣＧＬＯを個々のコントロール・ゲート線へ通すことを
必要とする。読み出しの間、ＶＣＧＨＩ＝ＶＣＧＨＩＡ
（これは約１．５Ｖ）であるか、ＶＣＧＨＩ＝ＶＣＧＨ
ＩＢ（これは、選択及び開放電圧について３．０Ｖ）で
ある。プログラムの間、ＶＣＧＨＩ＝ＶＣＧＨＩＣ（約
５．０Ｖ）であるか、選択及び開放電圧についてＶＣＧ
ＨＩ＝ＶＣＧＨＩＤ（約３．０Ｖ）である。低電圧ＶＣ
ＧＬＯ＝ＶＳＳは、読み出し又はプログラムの間に非選
択電圧として接続され、消去の間の選択電圧は、ＶＣＧ
ＬＯ＝ＶＣＧＬＯＡ（約−３Ｖ）である。消去の間、非
選択電圧はＶＣＧＨＩ＝ＶＣＧＨＩＥ（約０〜３Ｖの範
囲）である。電圧ＶＣＧＨＩは、モードに依存してＶＣ
ＧＨＩＡ、ＶＣＧＨＩＢ、ＶＣＧＨＩＣ、ＶＣＧＨＩ
Ｄ、及びＶＣＧＨＩＥの間で切り替わる。電圧ＶＣＧＬ
Ｏは、ＶＳＳとＶＣＧＬＯＡとの間で切り替わる。
【００３０】図３Ａは、ＶＣＧＨＩ又はＶＣＧＬＯを特
定のコントロール・ゲート線ＣＧ［Ｘ］に通すデコーデ
ィング・ユニットの記号である。図３Ｂは、デコーディ
ング・ユニットの略図であって、２つのトランジスタ、
即ち、ＶＣＧＨＩを通す第１のトランジスタ１０及びＶ
ＣＧＬＯを通す第２のトランジスタ１２を含む。図３Ｃ
は、ＰＭＯＳ及びＮＭＯＳトランジスタから構成される
インバータ・ユニットのようなデコーディング・ユニッ
トを示す。ＰＭＯＳトランジスタのソースはＶＣＧＨＩ
へ接続され、ＮＭＯＳトランジスタのソースはＶＣＧＬ
Ｏへ接続される。２つのトランジスタの双方のドレイン
は、コントロール・ゲート線ＣＧ［Ｘ］へ接続され、双
方のゲートは入力信号ＹＣＧ［Ｙ］へ接続される。もし
ＹＣＧ入力が高（ＶＣＧＨＩＦ＝ＶＣＧＨＩよりも大き
いか等しい）であれば、ＶＣＧＬＯがコントロール・ゲ
ートへ通され、もしＹＣＧが低（ＶＣＧＬＯよりも小さ
いか等しい）であれば、ＶＣＧＨＩがコントロール・ゲ
ート線ＣＧ［Ｘ］へ通される。一般的に、レベル・シフ
タは、論理信号をＶＤＤの高論理レベルからＶＣＧＨＩ
Ｆへ上昇させ、０Ｖの低論理レベルをＶＣＧＬＯＡ（消
去の間の０Ｖ又は−３Ｖ）へ低下させて、ＹＣＧ信号を
生成する。
定のコントロール・ゲート線ＣＧ［Ｘ］に通すデコーデ
ィング・ユニットの記号である。図３Ｂは、デコーディ
ング・ユニットの略図であって、２つのトランジスタ、
即ち、ＶＣＧＨＩを通す第１のトランジスタ１０及びＶ
ＣＧＬＯを通す第２のトランジスタ１２を含む。図３Ｃ
は、ＰＭＯＳ及びＮＭＯＳトランジスタから構成される
インバータ・ユニットのようなデコーディング・ユニッ
トを示す。ＰＭＯＳトランジスタのソースはＶＣＧＨＩ
へ接続され、ＮＭＯＳトランジスタのソースはＶＣＧＬ
Ｏへ接続される。２つのトランジスタの双方のドレイン
は、コントロール・ゲート線ＣＧ［Ｘ］へ接続され、双
方のゲートは入力信号ＹＣＧ［Ｙ］へ接続される。もし
ＹＣＧ入力が高（ＶＣＧＨＩＦ＝ＶＣＧＨＩよりも大き
いか等しい）であれば、ＶＣＧＬＯがコントロール・ゲ
ートへ通され、もしＹＣＧが低（ＶＣＧＬＯよりも小さ
いか等しい）であれば、ＶＣＧＨＩがコントロール・ゲ
ート線ＣＧ［Ｘ］へ通される。一般的に、レベル・シフ
タは、論理信号をＶＤＤの高論理レベルからＶＣＧＨＩ
Ｆへ上昇させ、０Ｖの低論理レベルをＶＣＧＬＯＡ（消
去の間の０Ｖ又は−３Ｖ）へ低下させて、ＹＣＧ信号を
生成する。
【００３１】ＰＭＯＳトランジスタの基板を、対応する
ＶＣＧＨＩソースへ接続し、ＮＭＯＳトランジスタの基
板を、対応するＶＣＧＬＯソースへ接続することが可能
である。しかし、読み出し・モード及びプログラム・モ
ードで異なったセルを選択する間に、ＶＣＧＨＩ電圧は
選択電圧と開放電圧との間で切り替わるかも知れず、か
なりの基板負荷を負担しなければならないであろう。従
って、全てのＰＭＯＳ基板は、読み出し又はプログラム
間の最高ＶＣＧＨＩ電圧であるＶＣＧＨＩＦへ一緒に接
続される。更に、ＮＭＯＳ基板は、読み出し・モード及
びプログラム・モードの最低電圧であるＶＣＧＬＯＡへ
一緒に接続される（ＶＣＧＬＯＡは、読み出し及びプロ
グラムの間、ＶＳＳに等しいか、又はそれよりも低く、
消去の間、−３Ｖに等しい）。
ＶＣＧＨＩソースへ接続し、ＮＭＯＳトランジスタの基
板を、対応するＶＣＧＬＯソースへ接続することが可能
である。しかし、読み出し・モード及びプログラム・モ
ードで異なったセルを選択する間に、ＶＣＧＨＩ電圧は
選択電圧と開放電圧との間で切り替わるかも知れず、か
なりの基板負荷を負担しなければならないであろう。従
って、全てのＰＭＯＳ基板は、読み出し又はプログラム
間の最高ＶＣＧＨＩ電圧であるＶＣＧＨＩＦへ一緒に接
続される。更に、ＮＭＯＳ基板は、読み出し・モード及
びプログラム・モードの最低電圧であるＶＣＧＬＯＡへ
一緒に接続される（ＶＣＧＬＯＡは、読み出し及びプロ
グラムの間、ＶＳＳに等しいか、又はそれよりも低く、
消去の間、−３Ｖに等しい）。
【００３２】図３ＣのＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタは、図３Ｄ及び図３Ｅで示されるよう
に、相補型スイッチ（又はＣＭＯＳ伝達ゲート）で置換
されることができる。ＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの双方は、プログラム及び消去における
高低両電圧に耐えうる高電圧デバイスでなければならな
い。より低いＶＣＧＨＩ（これは、ＰＭＯＳデバイスの
閾値電圧に近い）が使用される読み出しの間、パス・ト
ランジスタの駆動低下が考慮すべき問題となるだろう。
相補型論理デバイス、より高いＹＣＧのＯＮ電圧、更に
ＶＣＧＨＩの時間調節されたオーバシュートを使用すれ
ば、動作を早くすることができるかも知れない。ＶＣＧ
ＨＩ線をチャージアップする時間がタイミング問題を提
起しないように、デコーダの全てのＶＣＧＨＩ線を動作
モードの最高電圧（読み出しの間ではＶＣＧＨＩＢ、プ
ログラムの間ではＶＣＧＨＩＣ）へプリチャージするこ
とができる。デコーディング・ユニットが非選択コント
ロール・ゲート電圧ＶＣＧｕを通す消去の間、もしＶＣ
ＧＨＩＥがＰＭＯＳトランジスタの閾値電圧に近いか、
その下であれば、相補型スイッチが必要である。
Ｓトランジスタは、図３Ｄ及び図３Ｅで示されるよう
に、相補型スイッチ（又はＣＭＯＳ伝達ゲート）で置換
されることができる。ＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタの双方は、プログラム及び消去における
高低両電圧に耐えうる高電圧デバイスでなければならな
い。より低いＶＣＧＨＩ（これは、ＰＭＯＳデバイスの
閾値電圧に近い）が使用される読み出しの間、パス・ト
ランジスタの駆動低下が考慮すべき問題となるだろう。
相補型論理デバイス、より高いＹＣＧのＯＮ電圧、更に
ＶＣＧＨＩの時間調節されたオーバシュートを使用すれ
ば、動作を早くすることができるかも知れない。ＶＣＧ
ＨＩ線をチャージアップする時間がタイミング問題を提
起しないように、デコーダの全てのＶＣＧＨＩ線を動作
モードの最高電圧（読み出しの間ではＶＣＧＨＩＢ、プ
ログラムの間ではＶＣＧＨＩＣ）へプリチャージするこ
とができる。デコーディング・ユニットが非選択コント
ロール・ゲート電圧ＶＣＧｕを通す消去の間、もしＶＣ
ＧＨＩＥがＰＭＯＳトランジスタの閾値電圧に近いか、
その下であれば、相補型スイッチが必要である。
【００３３】図３Ｅは図３Ｄと類似したもので、更に伝
達ゲートを単純な図３ＢにおけるＮＭＯＳトランジスタ
［１２］で置換したものである。これによって、電圧が
高でＮＭＯＳトランジスタの閾値に近いとき、電圧ＶＣ
ＧＬＯを早く通すことができる。これによって、ＮＭＯ
Ｓトランジスタの閾値よりも高い高電圧をＣＧ［ｘ］へ
通すことができる。このようにして、電圧ＶＣＧＬＯ
は、低電圧又は高電圧（特に消去操作では、ＶＣＧｓ又
はＶＣＧｕ）を通すために使用されてよい。
達ゲートを単純な図３ＢにおけるＮＭＯＳトランジスタ
［１２］で置換したものである。これによって、電圧が
高でＮＭＯＳトランジスタの閾値に近いとき、電圧ＶＣ
ＧＬＯを早く通すことができる。これによって、ＮＭＯ
Ｓトランジスタの閾値よりも高い高電圧をＣＧ［ｘ］へ
通すことができる。このようにして、電圧ＶＣＧＬＯ
は、低電圧又は高電圧（特に消去操作では、ＶＣＧｓ又
はＶＣＧｕ）を通すために使用されてよい。
【００３４】図４は、メモリ・アレーへ接続されたサブ
ユニット・コントロール・ゲート・デコーダの構造の例
を示す。すぐ近くの隣接コントロール・ゲート線又は両
側の隣接コントロール・ゲート線のいずれかが高開放電
圧ＶＣＧｏへ高められても、選択されるセルのコントロ
ール・ゲートは、開放にされる隣接セルとは異なった高
電圧ＶＣＧｓを有するであろう。従って、全ての偶数セ
ルに対するデコーディング・ユニットからの全てのＶＣ
ＧＨＩ線（図３Ａに示される）は、全ての奇数セル・コ
ントロール・ゲート線に対する高電圧線ＶＣＧＨＩＯＤ
とは別に、高電圧線ＶＣＧＨＩＥＶへ接続される。選択
されるセルが偶数か奇数かに依存して、ＶＣＧＨＩＥＶ
線及びＶＣＧＨＩＯＤ線は、表２で詳細に示されるよう
に、読み出し又はプログラム操作のために正しい選択電
圧ＶＣＧｓ及び開放電圧ＶＣＧｏの間で切り替わる必要
がある。
ユニット・コントロール・ゲート・デコーダの構造の例
を示す。すぐ近くの隣接コントロール・ゲート線又は両
側の隣接コントロール・ゲート線のいずれかが高開放電
圧ＶＣＧｏへ高められても、選択されるセルのコントロ
ール・ゲートは、開放にされる隣接セルとは異なった高
電圧ＶＣＧｓを有するであろう。従って、全ての偶数セ
ルに対するデコーディング・ユニットからの全てのＶＣ
ＧＨＩ線（図３Ａに示される）は、全ての奇数セル・コ
ントロール・ゲート線に対する高電圧線ＶＣＧＨＩＯＤ
とは別に、高電圧線ＶＣＧＨＩＥＶへ接続される。選択
されるセルが偶数か奇数かに依存して、ＶＣＧＨＩＥＶ
線及びＶＣＧＨＩＯＤ線は、表２で詳細に示されるよう
に、読み出し又はプログラム操作のために正しい選択電
圧ＶＣＧｓ及び開放電圧ＶＣＧｏの間で切り替わる必要
がある。
【００３５】
【表２】
【００３６】図５Ａは、ＣＧＨＩスイッチのブロック図
である。ＣＧＨＩスイッチは、入力電圧ＶＣＧＨＩＡ、
ＶＣＧＨＩＢ、ＶＣＧＨＩＣ、ＶＣＧＨＩＤ、ＶＣＧＨ
ＩＥ、及び読み出し、プログラム、消去の操作モード入
力信号、並びにＢＬ＿ＯＤから正しいＶＣＧＨＩＥＶ及
びＶＣＧＨＩＯＤを生成する。高レベル「Ｈ」であると
き、選択されるセルは奇数であり、その対応するビット
線ＢＬ及びコントロール・ゲートＣＧは奇数である。従
って、選択されるセルの電圧ＶＣＧｓがＶＣＧＨＩＯＤ
へ印加され、開放にされるセルの電圧はＶＣＧｏ＝ＶＣ
ＧＨＩＥＶにされる。同様に、ＢＬ＿ＯＤが低レベル
「Ｌ」であるとき、選択されるセルは偶数であり、その
対応するビット線ＢＬ及びコントロール・ゲートＣＧは
偶数である。従って、選択されるセルの電圧ＶＣＧｓが
ＶＣＧＨＩＥＶへ印加され、開放にされるセルの電圧は
ＶＣＧｏ＝ＶＣＧＨＩＯＤにされる。読み出し又はプロ
グラムの間、選択されないセルのコントロール・ゲート
ＣＧｕの残りの全ては、低電圧ＶＣＧｕ＝ＶＳＳにされ
る。この電圧はＶＣＧＬＯ線へ接続される。選択及び開
放電圧は、別々の線を搬送されるから、デコード用のパ
ス・トランジスタは、ＹＣＧ入力信号によって制御され
るＶＣＧＬＯとＶＣＧＨＩとの間を切り替わるだけでよ
い。ここで、偶数セルのコントロール・ゲートについて
はＶＣＧＨＩ＝ＶＣＧＨＩＥＶであり、奇数セルのコン
トロール・ゲートについてはＶＣＧＨＩ＝ＶＣＧＨＩＯ
Ｄである。
である。ＣＧＨＩスイッチは、入力電圧ＶＣＧＨＩＡ、
ＶＣＧＨＩＢ、ＶＣＧＨＩＣ、ＶＣＧＨＩＤ、ＶＣＧＨ
ＩＥ、及び読み出し、プログラム、消去の操作モード入
力信号、並びにＢＬ＿ＯＤから正しいＶＣＧＨＩＥＶ及
びＶＣＧＨＩＯＤを生成する。高レベル「Ｈ」であると
き、選択されるセルは奇数であり、その対応するビット
線ＢＬ及びコントロール・ゲートＣＧは奇数である。従
って、選択されるセルの電圧ＶＣＧｓがＶＣＧＨＩＯＤ
へ印加され、開放にされるセルの電圧はＶＣＧｏ＝ＶＣ
ＧＨＩＥＶにされる。同様に、ＢＬ＿ＯＤが低レベル
「Ｌ」であるとき、選択されるセルは偶数であり、その
対応するビット線ＢＬ及びコントロール・ゲートＣＧは
偶数である。従って、選択されるセルの電圧ＶＣＧｓが
ＶＣＧＨＩＥＶへ印加され、開放にされるセルの電圧は
ＶＣＧｏ＝ＶＣＧＨＩＯＤにされる。読み出し又はプロ
グラムの間、選択されないセルのコントロール・ゲート
ＣＧｕの残りの全ては、低電圧ＶＣＧｕ＝ＶＳＳにされ
る。この電圧はＶＣＧＬＯ線へ接続される。選択及び開
放電圧は、別々の線を搬送されるから、デコード用のパ
ス・トランジスタは、ＹＣＧ入力信号によって制御され
るＶＣＧＬＯとＶＣＧＨＩとの間を切り替わるだけでよ
い。ここで、偶数セルのコントロール・ゲートについて
はＶＣＧＨＩ＝ＶＣＧＨＩＥＶであり、奇数セルのコン
トロール・ゲートについてはＶＣＧＨＩ＝ＶＣＧＨＩＯ
Ｄである。
【００３７】Ｙが４（１つの選択されるセル＋開放にさ
れるコントロール・ゲートを有する１つのセル＋２つの
選択されないセル、又は１つの選択されるセル＋開放に
されるコントロール・ゲートを有する２つのセル＋１つ
の選択されないセル）よりも大きいか等しい偶数である
とき、セルのデコーディング・ユニットがＹ本のＣＧを
一組として複数組配列される限り、選択されるコントロ
ール・ゲート・サブユニット・デコーダ（図５Ａに示さ
れる）の中で、Ｙ個のセルあたり１つを同時に読み出し
もしくはプログラムすることができる。もしＹ本のＣＧ
を持つデコーダがＭ組あれば、選択されるサブユニット
の中で、Ｍ個のセルが同時に読み出されるかプログラム
される。デコーダへの入力ＹＣＧ［ｙ］（ここで、ｙ＝
０．．．Ｙ−１）は、コントロール・ゲートＣＧ［ｍ＊
Ｙ＋ｙ］（ここで、ｍ＝０．．．Ｍ−１）がデコード入
力信号ＹＣＧ［ｙ］に対応するように、個々のデコーデ
ィング・ユニットへ逐次に接続される。選択されるコン
トロール・ゲート及び選択されない隣接コントロール・
ゲートＣＧｏの対応するＹＣＧ［ｙ］入力信号は、ＶＣ
ＧＨＩ電圧の印加を可能とするように低レベル「Ｌ」へ
選択されることができる。高レベル「Ｈ」グループに属
する残りのＹＣＧ信号により、選択されないセルのＣＧ
ｕへＶＣＧＬＯが通される。左側もしくは右側のコント
ロール・ゲートが選択される第１のデコード機構におい
ては、ＣＧ［ｍ＊Ｙ＋ｙ］が選択コントロール・ゲート
線であれば、ＹＣＧ［ｙ］は低レベルとなる。もし左側
のセルが選択されるならば、ＹＣＧ［ｙ−１］は低レベ
ルであり、一方他の全てのＹＣＧ信号は高レベルであ
る。もし右側のセルが選択されるならば、ＹＣＧ［ｙ］
及びＹＣＧ［ｙ＋１］は低であり、その間に全てのＹＣ
Ｇ信号は高である。両側の隣接セルが開放電圧にされる
機構では、選択されるセルのＹＣＧ［ｙ］に加えて、両
側のＹＣＧ［ｙ−１］及びＹＣＧ［ｙ＋１］が低レベル
である。双方の機構において、もし選択されるメモリ・
セルがサブグループ中のｙ＝０である最初のセル（左端
のセル）であれば、左側の隣接メモリ・セルは左側の隣
接サブグループ中のｙ＝Ｙ−１にある。もし選択される
セルがサブグループ中のＹ−１である最後のセル（右端
のセル）であれば、右側の隣接セルは右側の隣接サブグ
ループ中のｙ＝０にある。メモリ・アレーの端及びサブ
ブロック内の冗長セルを考慮するときは、注意が必要で
ある。左端コントロール・ゲート（ＣＧＥＬ）及び右端
コントロール・ゲート（ＣＧＥＲ）へ別々のＹＣＧ信
号、例えばＹＣＧＥＬ及びＹＣＧＥＲを与えることがで
きる。同様に、冗長ＣＧＲ［０．．．Ｒ−１］のために
個々のＹＣＧＲ［０．．．Ｒ−１］を与えることができ
る。ここで、Ｒはサブブロックの中の冗長セルの数と等
しい。
れるコントロール・ゲートを有する１つのセル＋２つの
選択されないセル、又は１つの選択されるセル＋開放に
されるコントロール・ゲートを有する２つのセル＋１つ
の選択されないセル）よりも大きいか等しい偶数である
とき、セルのデコーディング・ユニットがＹ本のＣＧを
一組として複数組配列される限り、選択されるコントロ
ール・ゲート・サブユニット・デコーダ（図５Ａに示さ
れる）の中で、Ｙ個のセルあたり１つを同時に読み出し
もしくはプログラムすることができる。もしＹ本のＣＧ
を持つデコーダがＭ組あれば、選択されるサブユニット
の中で、Ｍ個のセルが同時に読み出されるかプログラム
される。デコーダへの入力ＹＣＧ［ｙ］（ここで、ｙ＝
０．．．Ｙ−１）は、コントロール・ゲートＣＧ［ｍ＊
Ｙ＋ｙ］（ここで、ｍ＝０．．．Ｍ−１）がデコード入
力信号ＹＣＧ［ｙ］に対応するように、個々のデコーデ
ィング・ユニットへ逐次に接続される。選択されるコン
トロール・ゲート及び選択されない隣接コントロール・
ゲートＣＧｏの対応するＹＣＧ［ｙ］入力信号は、ＶＣ
ＧＨＩ電圧の印加を可能とするように低レベル「Ｌ」へ
選択されることができる。高レベル「Ｈ」グループに属
する残りのＹＣＧ信号により、選択されないセルのＣＧ
ｕへＶＣＧＬＯが通される。左側もしくは右側のコント
ロール・ゲートが選択される第１のデコード機構におい
ては、ＣＧ［ｍ＊Ｙ＋ｙ］が選択コントロール・ゲート
線であれば、ＹＣＧ［ｙ］は低レベルとなる。もし左側
のセルが選択されるならば、ＹＣＧ［ｙ−１］は低レベ
ルであり、一方他の全てのＹＣＧ信号は高レベルであ
る。もし右側のセルが選択されるならば、ＹＣＧ［ｙ］
及びＹＣＧ［ｙ＋１］は低であり、その間に全てのＹＣ
Ｇ信号は高である。両側の隣接セルが開放電圧にされる
機構では、選択されるセルのＹＣＧ［ｙ］に加えて、両
側のＹＣＧ［ｙ−１］及びＹＣＧ［ｙ＋１］が低レベル
である。双方の機構において、もし選択されるメモリ・
セルがサブグループ中のｙ＝０である最初のセル（左端
のセル）であれば、左側の隣接メモリ・セルは左側の隣
接サブグループ中のｙ＝Ｙ−１にある。もし選択される
セルがサブグループ中のＹ−１である最後のセル（右端
のセル）であれば、右側の隣接セルは右側の隣接サブグ
ループ中のｙ＝０にある。メモリ・アレーの端及びサブ
ブロック内の冗長セルを考慮するときは、注意が必要で
ある。左端コントロール・ゲート（ＣＧＥＬ）及び右端
コントロール・ゲート（ＣＧＥＲ）へ別々のＹＣＧ信
号、例えばＹＣＧＥＬ及びＹＣＧＥＲを与えることがで
きる。同様に、冗長ＣＧＲ［０．．．Ｒ−１］のために
個々のＹＣＧＲ［０．．．Ｒ−１］を与えることができ
る。ここで、Ｒはサブブロックの中の冗長セルの数と等
しい。
【００３８】図５Ｂは、幾つかのサブユニットのコント
ロール・ゲート・デコーダへ接続されたＣＧＨＩドライ
バのブロック図である。ここで、Ｓはサブユニットの数
に等しい。多くのサブブロックの中から１つのサブブロ
ックを選択する場合、各々のコントロール・ゲート・サ
ブユニット・デコーダへの負論理であるＹＣＧ信号入力
は、読み出し又はプログラム操作の間、負論理のサブユ
ニット信号ＳＵ［ｓ］（ここで、ｓ＝０．．．Ｓ−１）
と（正論理における）論理和（もしくは負論理における
論理積）結合されることができる。従って、そのサブブ
ロックに対する対応するサブユニット信号ＳＵ［ｓ］
が、読み出し及びプログラム操作の間、負論理動作にお
ける「Ｌ」（低レベル）であるときにのみ、ＹＣＧ
［ｙ］が低レベル「Ｌ」になる。表２で分かるように、
図６に示されるＣＧＬＯスイッチは、読み出し及びプロ
グラム操作の絶対に必要な部分ではない。なぜなら、選
択されるか選択されないサブユニットの中で全ての選択
されないセルＣＧｕは、どのコントロール・ゲート線が
選択されるかに関係なく、同じ低電圧ＶＳＳを必要とす
るからである。ＣＧＬＯスイッチが、選択されるコント
ロール・ゲートＣＧｓへ印加されるＶＣＧＬＯ電圧を生
成し、ＣＧＨＩドライバがＶＣＧＨＩＥＶ及びＶＣＧＨ
ＩＯＤを生成して、選択されないＣＧｕ電圧を与えると
き、サブユニットの動作を許可する入力信号ＹＣＧＬＯ
ＥＮを有するＣＧＬＯスイッチは、表３に記載される消
去条件で重要になる。
ロール・ゲート・デコーダへ接続されたＣＧＨＩドライ
バのブロック図である。ここで、Ｓはサブユニットの数
に等しい。多くのサブブロックの中から１つのサブブロ
ックを選択する場合、各々のコントロール・ゲート・サ
ブユニット・デコーダへの負論理であるＹＣＧ信号入力
は、読み出し又はプログラム操作の間、負論理のサブユ
ニット信号ＳＵ［ｓ］（ここで、ｓ＝０．．．Ｓ−１）
と（正論理における）論理和（もしくは負論理における
論理積）結合されることができる。従って、そのサブブ
ロックに対する対応するサブユニット信号ＳＵ［ｓ］
が、読み出し及びプログラム操作の間、負論理動作にお
ける「Ｌ」（低レベル）であるときにのみ、ＹＣＧ
［ｙ］が低レベル「Ｌ」になる。表２で分かるように、
図６に示されるＣＧＬＯスイッチは、読み出し及びプロ
グラム操作の絶対に必要な部分ではない。なぜなら、選
択されるか選択されないサブユニットの中で全ての選択
されないセルＣＧｕは、どのコントロール・ゲート線が
選択されるかに関係なく、同じ低電圧ＶＳＳを必要とす
るからである。ＣＧＬＯスイッチが、選択されるコント
ロール・ゲートＣＧｓへ印加されるＶＣＧＬＯ電圧を生
成し、ＣＧＨＩドライバがＶＣＧＨＩＥＶ及びＶＣＧＨ
ＩＯＤを生成して、選択されないＣＧｕ電圧を与えると
き、サブユニットの動作を許可する入力信号ＹＣＧＬＯ
ＥＮを有するＣＧＬＯスイッチは、表３に記載される消
去条件で重要になる。
【００３９】
【表３】
【００４０】図６に示されるＣＧＬＯ＿ＳＷＩＴＣＨ
は、消去モードの間に、選択されるコントロール・ゲー
トの電圧ＶＣＧｓについて出力電圧ＶＣＧＬＯをＶＣＧ
ＬＯＡ（約−３Ｖ）へ切り替える。しかし、そうでない
場合、電圧ＶＳＳ及びＶＣＧＬＯのために、入力ＹＣＧ
ＬＯＥＮ及びＹＣＧＬＯＥＮ＿Ｘを有するパス・トラン
ジスタを使用して、ＶＳＳとＶＣＧＬＯＡとの間を切り
替えることができる。入力ＹＣＧＬＯＥＮは、選択され
るサブユニットについて高（ＶＤＤ）であり、電圧ＶＣ
ＧＬＯＡがコントロール・ゲート・デコーダＶＣＧＬＯ
へ通されることを可能にする。もしサブユニットが選択
されないで、信号ＹＣＧＬＯＥＮが低レベルであれば
（ＶＣＧＬＯＡよりも小さいか等しい）、ＶＣＧＬＯ＝
ＶＳＳにされる。従って、ＹＣＧ［ｘ］（図４）を介し
て選択されるセルは、選択されないセルの電圧ＶＳＳを
通される。読み出し又はプログラム操作の間、入力ＹＣ
ＧＬＯＥＮは同じ状態に留まることができ、従って表４
に記載されるように、どのサブユニットが選択されよう
と、ＶＣＧＬＯはＶＳＳにされる。
は、消去モードの間に、選択されるコントロール・ゲー
トの電圧ＶＣＧｓについて出力電圧ＶＣＧＬＯをＶＣＧ
ＬＯＡ（約−３Ｖ）へ切り替える。しかし、そうでない
場合、電圧ＶＳＳ及びＶＣＧＬＯのために、入力ＹＣＧ
ＬＯＥＮ及びＹＣＧＬＯＥＮ＿Ｘを有するパス・トラン
ジスタを使用して、ＶＳＳとＶＣＧＬＯＡとの間を切り
替えることができる。入力ＹＣＧＬＯＥＮは、選択され
るサブユニットについて高（ＶＤＤ）であり、電圧ＶＣ
ＧＬＯＡがコントロール・ゲート・デコーダＶＣＧＬＯ
へ通されることを可能にする。もしサブユニットが選択
されないで、信号ＹＣＧＬＯＥＮが低レベルであれば
（ＶＣＧＬＯＡよりも小さいか等しい）、ＶＣＧＬＯ＝
ＶＳＳにされる。従って、ＹＣＧ［ｘ］（図４）を介し
て選択されるセルは、選択されないセルの電圧ＶＳＳを
通される。読み出し又はプログラム操作の間、入力ＹＣ
ＧＬＯＥＮは同じ状態に留まることができ、従って表４
に記載されるように、どのサブユニットが選択されよう
と、ＶＣＧＬＯはＶＳＳにされる。
【００４１】
【表４】
【００４２】消去モードの間、もしＷＬの中の全てのセ
ルが消去されるのであれば、コントロール・ゲート電圧
ＶＣＧＬＯＡは、正しい選択消去電圧（約−３Ｖ）へ低
くされるだけでよく、全てのデコーダ入力信号ＹＣＧ
［０．．．Ｙ−１］が高レベルに設定されて、電圧ＶＣ
ＧＬＯＡを全ての選択されるコントロール・ゲートＣＧ
ｓへ通すだけでよい。しかし、読み出し・モード及びプ
ログラム・モードと同じように、Ｙ個のコントロール・
ゲートから成るグループの中の１つのコントロール・ゲ
ートを、現在正論理の対応するデコーダ入力信号を介し
て、消去のために選択し、ＹＣＧ［ｙ］が高レベルであ
り、残りの入力信号ＹＣＧが低レベルとなるようにする
ことができる。ＶＣＧＬＯＡスイッチがＶＣＧＬＯＡ＝
−３ＶをＶＣＧＬＯへ通すため、サブユニットは入力信
号ＹＣＧＬＯＥＮ（正論理）を介して選択される。続い
て、選択されるセルのコントロール・ゲートへＶＣＧＬ
ＯＡ＝−３Ｖが通される。選択されないサブユニットの
場合、ＹＣＧＬＯＥＮは低レベルであり、ＶＳＳをＶＣ
ＧＬＯへ通す。ＶＣＧＬＯは、選択されないコントロー
ル・ゲートへ印加される。注意すべきは、任意の操作モ
ードにおけるこれらの電圧条件において、１つの時点で
は、サブユニット内の低電圧が１つだけ必要とされるこ
とである。従って、１つのＶＣＧＬＯ線のみが、サブユ
ニット内の全てのデコーディング・ユニットへ接続され
る。しかし、もし消去が読み出し及びプログラムと類似
した機構であり、隣接セルが、選択されるセル及び他の
選択されないセルとは異なった低電圧を必要とするので
あれば、別個のＶＣＧＬＯＥＶ線及びＶＣＧＬＯＯＤ線
を設けることができる。もし、例えば他の選択されない
電圧が必要であれば、読み出し又はプログラム操作の間
に、単一のＶＣＧＬＯ線の代わりに別個のＶＣＧＬＯＥ
Ｖ線及びＶＣＧＬＯＯＤ線を使用することができる。
ルが消去されるのであれば、コントロール・ゲート電圧
ＶＣＧＬＯＡは、正しい選択消去電圧（約−３Ｖ）へ低
くされるだけでよく、全てのデコーダ入力信号ＹＣＧ
［０．．．Ｙ−１］が高レベルに設定されて、電圧ＶＣ
ＧＬＯＡを全ての選択されるコントロール・ゲートＣＧ
ｓへ通すだけでよい。しかし、読み出し・モード及びプ
ログラム・モードと同じように、Ｙ個のコントロール・
ゲートから成るグループの中の１つのコントロール・ゲ
ートを、現在正論理の対応するデコーダ入力信号を介し
て、消去のために選択し、ＹＣＧ［ｙ］が高レベルであ
り、残りの入力信号ＹＣＧが低レベルとなるようにする
ことができる。ＶＣＧＬＯＡスイッチがＶＣＧＬＯＡ＝
−３ＶをＶＣＧＬＯへ通すため、サブユニットは入力信
号ＹＣＧＬＯＥＮ（正論理）を介して選択される。続い
て、選択されるセルのコントロール・ゲートへＶＣＧＬ
ＯＡ＝−３Ｖが通される。選択されないサブユニットの
場合、ＹＣＧＬＯＥＮは低レベルであり、ＶＳＳをＶＣ
ＧＬＯへ通す。ＶＣＧＬＯは、選択されないコントロー
ル・ゲートへ印加される。注意すべきは、任意の操作モ
ードにおけるこれらの電圧条件において、１つの時点で
は、サブユニット内の低電圧が１つだけ必要とされるこ
とである。従って、１つのＶＣＧＬＯ線のみが、サブユ
ニット内の全てのデコーディング・ユニットへ接続され
る。しかし、もし消去が読み出し及びプログラムと類似
した機構であり、隣接セルが、選択されるセル及び他の
選択されないセルとは異なった低電圧を必要とするので
あれば、別個のＶＣＧＬＯＥＶ線及びＶＣＧＬＯＯＤ線
を設けることができる。もし、例えば他の選択されない
電圧が必要であれば、読み出し又はプログラム操作の間
に、単一のＶＣＧＬＯ線の代わりに別個のＶＣＧＬＯＥ
Ｖ線及びＶＣＧＬＯＯＤ線を使用することができる。
【００４３】ここで説明される変形において、サブユニ
ットの選択は、プログラム及び読み出し操作の間、負論
理入力信号を得るためＹＣＧ［０．．．Ｙ−１］と論理
的に結合されることができる。消去の間、サブユニット
の選択は、ＶＣＧＬＯスイッチへのＹＣＧＬＯＥＮ入力
信号を介して行われた。しかし、ＹＣＧ入力信号をサブ
ユニットの選択と組み合わせて、消去の間に正論理入力
信号を与えることができる。同様に、もし各々のサブユ
ニットが、動作許可信号ＹＣＧＨＩＥＮを有するそれ自
身の個別のＶＣＧＨＩスイッチを有するならば、選択さ
れないサブユニットの電圧ＶＣＧＨＩは、非選択サブユ
ニット電圧へ切り替えられることができよう。
ットの選択は、プログラム及び読み出し操作の間、負論
理入力信号を得るためＹＣＧ［０．．．Ｙ−１］と論理
的に結合されることができる。消去の間、サブユニット
の選択は、ＶＣＧＬＯスイッチへのＹＣＧＬＯＥＮ入力
信号を介して行われた。しかし、ＹＣＧ入力信号をサブ
ユニットの選択と組み合わせて、消去の間に正論理入力
信号を与えることができる。同様に、もし各々のサブユ
ニットが、動作許可信号ＹＣＧＨＩＥＮを有するそれ自
身の個別のＶＣＧＨＩスイッチを有するならば、選択さ
れないサブユニットの電圧ＶＣＧＨＩは、非選択サブユ
ニット電圧へ切り替えられることができよう。
【００４４】表５は、選択又は非選択コントロール・ゲ
ートのためにコントロール・ゲート・デコーダによって
提供される電圧消去条件の要約を示す。これらの電圧条
件は、メモリ・ユニット内の全てのセルが消去される場
合、全てのサブユニット内のＹ個のセルの中の１つのセ
ルが消去される場合、選択されるサブユニット内のＹ個
のセルの中の１つのセルが消去される場合、全てのサブ
ユニット内のＹ個のセルの中の１つのセル（奇数番号又
は偶数番号）が消去される場合、選択されるサブユニッ
ト内のＹ個のセルの中の１つのセル（奇数番号又は偶数
番号）が消去される場合に対応する。
ートのためにコントロール・ゲート・デコーダによって
提供される電圧消去条件の要約を示す。これらの電圧条
件は、メモリ・ユニット内の全てのセルが消去される場
合、全てのサブユニット内のＹ個のセルの中の１つのセ
ルが消去される場合、選択されるサブユニット内のＹ個
のセルの中の１つのセルが消去される場合、全てのサブ
ユニット内のＹ個のセルの中の１つのセル（奇数番号又
は偶数番号）が消去される場合、選択されるサブユニッ
ト内のＹ個のセルの中の１つのセル（奇数番号又は偶数
番号）が消去される場合に対応する。
【００４５】
【表５】
【００４６】本発明は、好ましい実施形態を参照して詳
細に図示及び説明されたが、本発明の趣旨及び範囲から
逸脱することなく、形式及び詳細部分について様々な変
更が行なわれてよいことが当業者によって理解されるで
あろう。
細に図示及び説明されたが、本発明の趣旨及び範囲から
逸脱することなく、形式及び詳細部分について様々な変
更が行なわれてよいことが当業者によって理解されるで
あろう。
【図１】従来技術のツインＭＯＮＯＳアレーの断面図で
ある。
ある。
【図２Ａ】従来技術のツインＭＯＮＯＳアレーの断面図
であって、選択されるセルについて本発明の電圧を示
し、すぐ近くの隣接セルについて開放電圧を示す図であ
る。
であって、選択されるセルについて本発明の電圧を示
し、すぐ近くの隣接セルについて開放電圧を示す図であ
る。
【図２Ｂ】従来技術のツインＭＯＮＯＳアレーの断面図
であって、選択されるセルについて本発明の電圧を示
し、すぐ近くの隣接セルについて開放電圧を示す図であ
る。
であって、選択されるセルについて本発明の電圧を示
し、すぐ近くの隣接セルについて開放電圧を示す図であ
る。
【図３Ａ】本発明のパス・トランジスタの様々な形式を
示す図である。
示す図である。
【図３Ｂ】本発明のパス・トランジスタの様々な形式を
示す図である。
示す図である。
【図３Ｃ】本発明のパス・トランジスタの様々な形式を
示す図である。
示す図である。
【図３Ｄ】本発明のパス・トランジスタの様々な形式を
示す図である。
示す図である。
【図３Ｅ】本発明のパス・トランジスタの様々な形式を
示す図である。
示す図である。
【図４】本発明のメモリ・アレーへ接続されるサブユニ
ット・コントロール・ゲート・デコーダの構造を示す図
である。
ット・コントロール・ゲート・デコーダの構造を示す図
である。
【図５Ａ】本発明のＣＧＨＩスイッチを示すブロック図
である。
である。
【図５Ｂ】本発明の複数のサブユニットを含むコントロ
ール・ゲート・デコーダへ接続されるＣＧＨＩスイッチ
を示すブロック図である。
ール・ゲート・デコーダへ接続されるＣＧＨＩスイッチ
を示すブロック図である。
【図６Ａ】本発明のＣＧＬＯスイッチを示すブロック図
である。
である。
【図６Ｂ】本発明のＣＧＬＯスイッチを示す略図であ
る。
る。
１０、１２ トランジスタ
ＢＬ ビット線拡散
ＢＬ＿ＯＤ 低レベル「Ｌ」か高レベル「Ｈ」であるか
によって、選択されるセル、ビット線、コントロール・
ゲートを偶数又は奇数として決定する信号 ＢＬｏ 開放にされるビット線 ＢＬｓ 選択されるビット線 ＢＬｕ 選択されないビット線 ＣＧ コントロール・ゲート ＣＧ＿Ｌ 左側コンポーネント（左側コントロール・ゲ
ート） ＣＧ＿Ｒ 右側コンポーネント（右側コントロール・ゲ
ート） ＣＧｏ 開放にされるコントロール・ゲート ＣＧｓ 選択されるコントロール・ゲート ＣＧｕ 選択されないコントロール・ゲート ＭＬ 左側記憶サイト（メモリ・セル） ＭＲ 右側記憶サイト（メモリ・セル） Ｍｓ セルの選択される左側 Ｍｕ セルの選択されない右側 ＳＵ サブユニット信号 ＶＢＬｏ 開放にされるビット線の電圧 ＶＢＬｓ 選択されるビット線の電圧 ＶＢＬｕ 選択されないビット線の電圧 ＶＣＧ コントロール・ゲート電圧 ＶＣＧＨＩ 高電圧 ＶＣＧＨＩＡ 約１．５Ｖ ＶＣＧＨＩＢ ３．０Ｖ ＶＣＧＨＩＣ 約５．０Ｖ ＶＣＧＨＩＤ 約３．０Ｖ ＶＣＧＨＩＥ 約０〜３Ｖ ＶＣＧＨＩＦ ＶＣＧＨＩより大きいか等しい電圧 ＶＣＧＬＯ 低電圧 ＶＣＧＬＯＡ ＶＳＳ以下、及び３Ｖ、０Ｖ又は−３Ｖ ＶＣＧＨＩＥＶ 偶数デコーディング・ユニットの高電
圧線が接続される線 ＶＣＧＨＩＯＤ 奇数デコーディング・ユニットの高電
圧線が接続される線 ＶＣＧＬＯ 全てのデコーディング・ユニットの低電圧
線が接続される線 ＶＣＧＬＯＡ 約−３Ｖ ＶＣＧｏ 開放にされるコントロール・ゲートの電圧 ＶＣＧｓ 選択されるコントロール・ゲートの電圧 ＶＣＧｕ 選択されないコントロール・ゲートの電圧 ＶＳＳ 非選択電圧 ＷＬ ワード線 ＹＣＧ 高電圧と低電圧とを切り替える入力信号 ＹＣＧＨＩＥＮ、ＹＣＧＬＯＥＮ サブユニット選択可
動信号
によって、選択されるセル、ビット線、コントロール・
ゲートを偶数又は奇数として決定する信号 ＢＬｏ 開放にされるビット線 ＢＬｓ 選択されるビット線 ＢＬｕ 選択されないビット線 ＣＧ コントロール・ゲート ＣＧ＿Ｌ 左側コンポーネント（左側コントロール・ゲ
ート） ＣＧ＿Ｒ 右側コンポーネント（右側コントロール・ゲ
ート） ＣＧｏ 開放にされるコントロール・ゲート ＣＧｓ 選択されるコントロール・ゲート ＣＧｕ 選択されないコントロール・ゲート ＭＬ 左側記憶サイト（メモリ・セル） ＭＲ 右側記憶サイト（メモリ・セル） Ｍｓ セルの選択される左側 Ｍｕ セルの選択されない右側 ＳＵ サブユニット信号 ＶＢＬｏ 開放にされるビット線の電圧 ＶＢＬｓ 選択されるビット線の電圧 ＶＢＬｕ 選択されないビット線の電圧 ＶＣＧ コントロール・ゲート電圧 ＶＣＧＨＩ 高電圧 ＶＣＧＨＩＡ 約１．５Ｖ ＶＣＧＨＩＢ ３．０Ｖ ＶＣＧＨＩＣ 約５．０Ｖ ＶＣＧＨＩＤ 約３．０Ｖ ＶＣＧＨＩＥ 約０〜３Ｖ ＶＣＧＨＩＦ ＶＣＧＨＩより大きいか等しい電圧 ＶＣＧＬＯ 低電圧 ＶＣＧＬＯＡ ＶＳＳ以下、及び３Ｖ、０Ｖ又は−３Ｖ ＶＣＧＨＩＥＶ 偶数デコーディング・ユニットの高電
圧線が接続される線 ＶＣＧＨＩＯＤ 奇数デコーディング・ユニットの高電
圧線が接続される線 ＶＣＧＬＯ 全てのデコーディング・ユニットの低電圧
線が接続される線 ＶＣＧＬＯＡ 約−３Ｖ ＶＣＧｏ 開放にされるコントロール・ゲートの電圧 ＶＣＧｓ 選択されるコントロール・ゲートの電圧 ＶＣＧｕ 選択されないコントロール・ゲートの電圧 ＶＳＳ 非選択電圧 ＷＬ ワード線 ＹＣＧ 高電圧と低電圧とを切り替える入力信号 ＹＣＧＨＩＥＮ、ＹＣＧＬＯＥＮ サブユニット選択可
動信号
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３３Ｄ
29/792 ６４１
(72)発明者 トモコ オグラ
アメリカ合衆国 12533 ニューヨーク州、
ホープウェル ジャンクション、モナーク
ドライブ 10
(72)発明者 ノリ オグラ
アメリカ合衆国 12533 ニューヨーク州、
ホープウェル ジャンクション、モナーク
ドライブ 10
Ｆターム(参考） 5B025 AA03 AB01 AC02 AC03 AD01
AD02 AD03 AD08 AE00 AE08
5F083 EP18 EP22 EP28 EP48 EP77
ER22 GA15 GA16 GA30 JA04
KA08 LA04 LA05 LA10 ZA10
ZA21
5F101 BA45 BB02 BB03 BD02 BD10
BE01 BE07 BF05 BF10
Claims (27)
- 【請求項１】 読み出し及びプログラミングのために、
コントロール・ゲートの開放(override)、選択(select)
を使用してツインＭＯＮＯＳフラッシュ・メモリの中
の記憶サイトを選択する方法であって、 （ａ）第１及び第２の記憶サイトを含む第１のメモリ・
セルを選択し、 （ｂ）前記第１のメモリ・セルの中の前記第１の記憶サ
イトを選択し、 （ｃ）前記第１の記憶サイトの上の第１のコントロール
・ゲートを選択し、 （ｄ）前記第１のコントロール・ゲートへ「選択」電圧
を印加し、 （ｅ）第２のメモリ・セルの中の、選択されない記憶サ
イトの上にあって前記第１の記憶サイトのすぐ近くに隣
接した第２のコントロール・ゲートを選択し、 （ｆ）前記第２のコントロール・ゲートへ「開放」電圧
を印加し、 （ｇ）第３のメモリ・セルの中の、選択されない第２の
セルの上にあり、前記第１の記憶サイトのすぐ近くに隣
接しない第３のコントロール・ゲートを選択し、 （ｈ）前記第３のコントロール・ゲートへ「非選択」電
圧を印加する、ことを含む記憶サイト選択方法。 - 【請求項２】 更に、（ａ）前記第１のメモリ・セルに
接続された第１のビット線へビット線選択電圧を印加
し、 （ｂ）前記第１のメモリ・セルの左側及び右側に隣接し
たメモリ・セルに接続された第２のビット線へビット線
開放電圧を印加し、 （ｃ）前記第１のメモリ・セルのすぐ近くに隣接してい
ないメモリ・セルの第３のビット線へビット線非選択電
圧を印加する、ことを含む請求項１に記載の方法。 - 【請求項３】 前記第１のメモリ・セルの中の前記第１
の記憶サイトが左側の記憶サイトであり、前記第２のコ
ントロール・ゲートを含む前記第２のメモリ・セルが前
記第１のメモリ・セルのすぐ左側に隣接している請求項
１に記載の方法。 - 【請求項４】 前記第３のコントロール・ゲートを含む
前記第３のメモリ・セルが、前記第１のメモリ・セルの
すぐ右側に隣接している請求項２に記載の方法。 - 【請求項５】 前記第１のメモリ・セルの中の前記第１
の記憶サイトが右側の記憶サイトであり、前記第２のコ
ントロール・ゲートを含む前記第２のメモリ・セルが前
記第１のメモリ・セルのすぐ右側に隣接している請求項
１に記載の方法。 - 【請求項６】 前記第３のコントロール・ゲートを含む
前記第３のメモリ・セルが、前記第１のメモリ・セルの
すぐ左側に隣接している請求項４に記載の方法。 - 【請求項７】 読み出し及びプログラミングのために、
ビット線の開放選択を使用してツインＭＯＮＯＳフラッ
シュ・メモリの中の記憶サイトを選択する方法であっ
て、 （ａ）第１及び第２の記憶サイトを含む第１のメモリ・
セルを選択し、 （ｂ）前記第１のメモリ・セルの中の前記第１の記憶サ
イトを選択し、 （ｃ）前記第１の記憶サイトの上の第１のコントロール
・ゲートを選択し、 （ｄ）前記第１のコントロール・ゲートへ「選択」電圧
を印加し、 （ｅ）第２のメモリ・セルの中の、選択されない記憶サ
イトの上にあって前記第１のメモリ・セルのいずれかの
側部のすぐ近くに隣接した第２のコントロール・ゲート
を選択し、 （ｆ）前記第２のコントロール・ゲートへ「開放」電圧
を印加し、 （ｇ）第３のメモリ・セルの中の、前記第１のメモリ・
セルのすぐ近くに隣接しない第３のコントロール・ゲー
トを選択し、 （ｈ）前記第３のコントロール・ゲートへ「非選択」電
圧を印加する、ことを含む記憶サイト選択方法。 - 【請求項８】 更に、（ａ）前記第１のメモリ・セルに
接続された第１のビット線へビット線選択電圧を印加
し、 （ｂ）前記第１の記憶サイトのすぐ近くに隣接したメモ
リ・セルに接続された第２のビット線へビット線開放電
圧を印加し、 （ｃ）前記第１の記憶サイトのすぐ近くに隣接していな
いメモリ・セルの第３のビット線へビット線非選択電圧
を印加する、ことを含む請求項７に記載の方法。 - 【請求項９】 前記第１のメモリ・セルの中の前記第１
の記憶サイトが左側の記憶サイトであり、前記第２のビ
ット線を含む前記第２のメモリ・セルが前記第１のメモ
リ・セルのすぐ左側に隣接している請求項８に記載の方
法。 - 【請求項１０】 前記第３のビット線を含む前記第３の
メモリ・セルが、前記第１のメモリ・セルのすぐ右側に
隣接している請求項９に記載の方法。 - 【請求項１１】 前記第１のメモリ・セルの中の前記第
１の記憶サイトが右側の記憶サイトであり、前記第２の
ビット線を含む前記第２のメモリ・セルが前記第１のメ
モリ・セルのすぐ右側に隣接している請求項８に記載の
方法。 - 【請求項１２】 前記第３のビット線を含む前記第３の
メモリ・セルが、前記第１のメモリ・セルのすぐ左側に
隣接している請求項１１に記載の方法。 - 【請求項１３】 ツインＭＯＮＯＳフラッシュ・メモリ
・セルを含むアレーのコントロール・ゲート線デコーダ
であって、 （ａ）メモリ・アレーのコントロール・ゲート線のデコ
ーダと、 （ｂ）前記コントロール・ゲート線は、前記メモリ・ア
レーの中の複数のツインＭＯＮＯＳメモリ・セルへ接続
されることと、 （ｃ）前記デコーダは、複数の前記コントロール線へ接
続された複数のデコーディング・ユニットを含むこと
と、 （ｄ）前記複数のデコーディング・ユニットは、前記メ
モリ・セルのアドレスとマッチする複数の奇数割り当て
アドレス及び複数の偶数割り当てアドレスへ分割される
ことと、 （ｅ）前記複数の奇数割り当てアドレス・デコーディン
グ・ユニットは、低電圧又は奇数割り当て電圧を、奇数
割り当てアドレスを有するコントロール・ゲート線へ接
続することと、 （ｆ）前記複数の偶数割り当てアドレス・デコーディン
グ・ユニットは、前記低電圧又は偶数割り当て電圧を、
偶数割り当てアドレスを有するコントロール・ゲート線
へ接続することと、を具備するコントロール・ゲート線
デコーダ。 - 【請求項１４】 前記デコーディング・ユニットは２つ
以上のトランジスタを含み、前記２つ以上のトランジス
タは、デコーダ信号を受け取ると、コントロール・ゲー
ト低電圧又はコントロール・ゲート高電圧を前記コント
ロール・ゲート線へ接続する請求項１３に記載のコント
ロール・ゲート線デコーダ。 - 【請求項１５】 前記複数の偶数割り当てアドレス・デ
コーディング・ユニットの偶数アドレス・デコーディン
グ・ユニットは、コントロール・ゲート選択電圧を偶数
アドレス・コントロール・ゲート線へ与え、前記複数の
奇数割り当てアドレス・デコーディング・ユニットの奇
数アドレス・デコーディング・ユニットは、コントロー
ル・ゲート開放電圧を、前記偶数アドレス・コントロー
ル・ゲート線のすぐ近くに隣接したアドレスの奇数アド
レス・コントロール・ゲート線へ与える請求項１３に記
載のコントロール・ゲート線デコーダ。 - 【請求項１６】 前記複数の偶数割り当てアドレス・デ
コーディング・ユニットの偶数アドレス・デコーディン
グ・ユニットは、コントロール・ゲート選択電圧を偶数
アドレス・コントロール・ゲート線へ与え、前記複数の
奇数割り当てアドレス・デコーディング・ユニットの第
１の奇数アドレス・デコーディング・ユニットは、コン
トロール・ゲート開放電圧を、前記偶数アドレス・コン
トロール・ゲート線のすぐ近くに隣接したアドレスの第
１の奇数アドレス・コントロール・ゲート線へ与え、前
記複数の奇数割り当てアドレス・デコーディング・ユニ
ットの第２の奇数アドレス・デコーディング・ユニット
は、前記コントロール・ゲート開放電圧を、前記偶数ア
ドレス・コントロール・ゲート線のすぐ近くに隣接した
アドレスの第２の奇数アドレス・コントロール・ゲート
線へ与える請求項１３に記載のコントロール・ゲート線
デコーダ。 - 【請求項１７】 前記複数の奇数割り当てアドレス・デ
コーディング・ユニットの奇数アドレス・デコーディン
グ・ユニットは、コントロール・ゲート選択電圧を奇数
アドレス・コントロール・ゲート線へ与え、前記複数の
偶数割り当てアドレス・デコーディング・ユニットの偶
数アドレス・デコーディング・ユニットは、コントロー
ル・ゲート開放電圧を、前記奇数アドレス・コントロー
ル・ゲート線のすぐ近くに隣接したアドレスの偶数アド
レス・コントロール・ゲート線へ与える請求項１３に記
載のコントロール・ゲート線デコーダ。 - 【請求項１８】 前記複数の奇数割り当てアドレス・デ
コーディング・ユニットの奇数アドレス・デコーディン
グ・ユニットは、コントロール・ゲート選択電圧を奇数
アドレス・コントロール・ゲート線へ与え、前記複数の
偶数割り当てアドレス・デコーディング・ユニットの第
１の偶数アドレス・デコーディング・ユニットは、コン
トロール・ゲート開放電圧を、前記奇数アドレス・コン
トロール・ゲート線のすぐ近くに隣接したアドレスの第
１の偶数アドレス・コントロール・ゲート線へ与え、前
記複数の偶数割り当てアドレス・デコーディング・ユニ
ットの第２の偶数アドレス・デコーディング・ユニット
は、前記コントロール・ゲート開放電圧を、前記奇数ア
ドレス・コントロール・ゲート線のすぐ近くに隣接した
アドレスの第２の偶数アドレス・コントロール・ゲート
線へ与える請求項１３に記載のコントロール・ゲート線
デコーダ。 - 【請求項１９】 前記デコーディング・ユニットは、デ
コーダ信号によって制御されて、選択されないコントロ
ール・ゲート線へ「非選択」電圧を与える請求項１３に
記載のコントロール・ゲート線デコーダ。 - 【請求項２０】 前記デコーディング・ユニットは、デ
コーダ信号によって制御されて、選択されたコントロー
ル・ゲート線へ「選択」電圧を与える請求項１３に記載
のコントロール・ゲート線デコーダ。 - 【請求項２１】 前記デコーディング・ユニットは、デ
コーダ信号によって制御されて、選択されるコントロー
ル・ゲート線の左側又は右側に隣接した前記コントロー
ル・ゲート線の上に開放電圧を与える請求項１３に記載
のコントロール・ゲート線デコーダ。 - 【請求項２２】 ツインＭＯＮＯＳフラッシュ・メモリ
のためにコントロール・ゲート信号をデコードする装置
であって、 （ａ）第１の複数の電圧から第１の電圧を選択して第１
のコントロール・ゲート線へ接続する第１のデコーディ
ング手段と、 （ｂ）第２の複数の電圧から第２の電圧を選択して第２
のコントロール・ゲート線へ接続する第２のデコーディ
ング手段と、 （ｃ）前記第１の複数の電圧又は前記第２の複数の電圧
から第３の電圧を選択して第３のコントロール・ゲート
線へ接続する第３のデコーディング手段と、 （ｄ）前記第１の複数の電圧を偶数アドレス・コントロ
ール線へ割り当てる第１のアドレス手段と、 （ｅ）前記第２の複数の電圧を奇数アドレス・コントロ
ール線へ割り当てる第２のアドレス手段と、を具備する
コントロール・ゲート信号デコード装置。 - 【請求項２３】 更に、（ａ）前記第１の電圧を選択す
る第１のデコーディング手段が、コントロール・ゲート
選択電圧を、選択されるメモリ・セルのコントロール・
ゲートへ接続することと、 （ｂ）前記第２の電圧を選択する第２のデコーディング
手段が、開放電圧を前記選択されるメモリ・セルに隣接
したメモリ・セルのコントロール・ゲートへ接続するこ
とと、を具備する請求項２２に記載の装置。 - 【請求項２４】 前記第２のデコーディング手段が、前
記第２の電圧を選択して、前記開放電圧を前記選択され
るメモリ・セルの両側の隣接セルへ接続する請求項２３
に記載の装置。 - 【請求項２５】 更に、（ａ）前記第２の電圧を選択す
る第２のデコーディング手段が、コントロール・ゲート
選択電圧を、選択されるメモリ・セルのコントロール・
ゲートへ接続することと、 （ｂ）前記第１の電圧を選択する第１のデコーディング
手段が、開放電圧を前記選択されるメモリ・セルに隣接
したメモリ・セルのコントロール・ゲートへ接続するこ
とと、を具備する請求項２２に記載の装置。 - 【請求項２６】 前記第１のデコーディング手段が、前
記第１の電圧を選択して、前記開放電圧を前記選択され
るメモリ・セルの両側の隣接セルへ接続する請求項２５
に記載の装置。 - 【請求項２７】 前記第３の電圧を選択する手段が、非
選択電圧をメモリ操作のために選択されないメモリ・セ
ルのコントロール・ゲートへ接続する請求項２２に記載
の装置。
Applications Claiming Priority (2)
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