KR20020069092A

KR20020069092A - 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로

Info

Publication number: KR20020069092A
Application number: KR1020010056526A
Authority: KR
Inventors: 이영택
Original assignee: 삼성전자 주식회사
Priority date: 2001-02-22
Filing date: 2001-09-13
Publication date: 2002-08-29
Also published as: US20090073775A1; US7453729B2; CN1371101A; DE60127651T2; US20020114188A1; JP2002251896A; US20030026145A1; DE60127651D1; US6813187B2; US6480419B2; EP1235230B1; TW525175B; CN1196137C; EP1235230A2; US20030021154A1; US6751124B2; KR100454116B1; US7835191B2; JP4169965B2; EP1235230A3

Abstract

본 발명의 비트라인 격리 구조를 갖는 낸드(NAND)형 EEPROM(electrically erasable and progrmmable read only memory)은 비트라인들이 챠지되거나 또는 디스챠지될 때 전원 전압 그리고 접지 노이즈를 감소시킨다. 상기 EEPROM은 가상 전원 노드와 접지 사이에 직렬로 연결된 PMOS 풀-업 트랜지스터와 NMOS 풀-다운 트랜지스터를 포함한다. 제어 회로는, 상기 가상 전원 노드를 통하여 비트 라인들을 챠지하거나 또는 디스챠지할 때 발생되는 피크 전류를 제한하기 위하여, 상기 PMOS 및 NMOS 트랜지스터들의 게이트 전압을 제어해서 비트 라인들을 챠지하거나 또는 디스챠지한다. 특히, 상기 제어 회로는 전류 제한을 위해서 상기 PMOS 또는 NMOS 트랜지스터를 불포화 모드로 동작시킨다. 이와 같은 제어 회로는 전류 미러를 형성해서 또는 기준 전압을 제어 게이트 전압으로 제공한다. 프로그래밍 방법은, 프로그램 회로 내의 래치들이 자신에 각각 저장된 데이터 비트들에 따라서 선택된 비트 라인들을 챠지하거나 디스챠지하는 동안, 제어되는 게이트 전압을 가지는 PMOS 풀-업 트랜지스터를 통하여 비선택된 비트 라인들을 프리챠지해서 비트라인들을 셋업한다. 또다른 비트라인 셋업은 두 단계를 포함한다. 1 단계는 PMOS 풀-업 트랜지스터를 통하여 모든 비트 라인들을 프리챠지하는 것이고, 2 단계는 상기 래치들을 이용해서 거기에 저장된 데이터 비트들에 따라 상기 선택된 비트 라인들을 디스챠지하거나 또는 챠지된 상태를 유지시키는 것이다. 상기 프로그래밍 회로 내의 NMOS 트랜지스터들의 게이트 전압들은 래치를 통하여 상기 선택된 비트 라인들을디스챠지하는 것에 의해 야기되는 노이즈를 감소시키기 위해 제어될 수 있다.

Description

비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및 디스차지 회로{BIT LINE SETUP AND DISCHARGE CIRCUIT FOR PROGRAMMING NON-VOLATILE MEMORY}

본 발명은 비휘발성 반도체 메모리 장치들에 관한 것으로, 더 자세하게는 비휘발성 반도체 메모리 장치들에 대한 기입 또는 프로그래밍 절차들에 관한 것이다.

많은 다른 비휘발성 메모리들과는 달리, 전기적으로 소거 및 프로그램이 가능한 롬들(electrically erasable and programmable read only memorys : EEPROMs)은 이미 기록되어 있는 데이터를 전기적으로 소거하고 새로운 데이터를 기입할 수 있다. 이와 같은 데이터 관리의 유연성으로 인해 EEPROM은 시스템 프로그래밍에 적합한 비휘발성 메모리로 사용되며, EEPROM에 저장된 데이터는 시스템이 파워 업될 때 사용될 수 있도록 리프레시될 수 있다.

전기적으로 소거 및 프로그램이 가능한 롬에 있어서 종래의 메모리 셀은 N-채널 셀 트랜지스터를 포함한다. 상기 트랜지스터는 N+ 소오스와 P-형 기판 사이에서 정의되는 채널 영역 위에 형성되는 부유 게이트 및 상기 부유 게이트 위에 형성되는 제어 게이트를 갖는다. 상기 부유 및 제어 게이트들은 폴리실리콘, 실리사이드 또는 금속과 같은 도전 물질을 사용하여 만들어진다. 상기 부유 및 제어 게이트들 사이와 상기 부유 게이트 및 채널 영역 사이에는 각각 절연층이 존재한다.

플래시(flash) EEPROM에 있어서, 메모리 셀들을 소거 및 프로그래밍하는 일반적인 메커니즘은 파울러-노드하임 터널링(Fowler-Nordhiem(F-N) tunneling)이다. F-N 터널링은 상기 셀 트랜지스터의 부유 게이트 상에 인가된 전하량을 변화시켜 셀 트랜지스터의 문턱 전압을 변화시킨다. 예를들어, 전형적인 소거 동작은 로우(low) 또는 음의 전압(negative voltage)을 N-채널 셀 트랜지스터의 제어 게이트로 인가하는 동안 고전압을 기판에 인가한다. 상기 제어 게이트와 상기 기판 사이에 존재하는 상기 부유 게이트는 상기 부유 게이트에 인가된 넷 전하(net charge), 상기 제어 게이트와 상기 부유 게이트 사이에 있는 커패시턴스 및 상기 부유 게이트와 상기 기판 사이에 존재하는 커패시턴스에 의존하는 전압을 갖는다. 만일 상기 부유 게이트 및 상기 기판 사이의 전압차가 상기 F-N 터널링을 위해 요구되는 전압차보다 크면, 부유 게이트 내에 유지되는 전자들은 부유 게이트에서 기판으로 뚫고 나간다. 상기 부유 게이트로부터 상기 기판으로의 전자들의 터널링은 상기 셀 트랜지스터의 문턱전압(V_t)을 낮춘다.

상기 문턱전압(V_t)이 충분히 낮을 때, 0V가 상기 셀 트랜지스터의 제어 게이트 및 소오스로 인가되고 양의 전압이 상기 셀 트랜지스터의 드레인으로 인가되면 상기 셀 트랜지스터는 채널 전류를 도통한다. 이러한 낮은 문턱전압을 갖는 셀 트랜지스터는 "소거된 셀(erased cell)" 또는 "소거된 상태(erased state)"라 불리며 이는 데이터 값 "1"을 나타낸다.

셀 트랜지스터에 데이터 "0"을 기입하는 전형적인 프로그래밍 동작에서, 저전압(가령, 0V)이 상기 셀 트랜지스터의 소오스 및 드레인에 인가되고 고전압(통상 10V 이상)이 상기 셀 트랜지스터의 제어 게이트로 인가된다. 그에 따라, 역전층이 상기 부유 게이트 아래에 있는 채널 영역에 형성된다. 이러한 채널 영역(즉, 역전층)은 소오스 및 드레인과 같은 전압(0V)을 갖는다. 상기 부유 게이트 및 채널 전압 사이의 전압차가 F-N 터널링을 야기시킬 정도로 충분히 높은 전압이 될 때, 전자들은 채널 영역으로부터 부유 게이트로 유입되고, 그 결과 셀 트랜지스터의 문턱전압은 증가된다. 프로그래밍 동작은 양의 독출 전압이 제어 게이트로 인가되고, 소오스가 접지되고 그리고 양의 전압이 드레인으로 인가될 때 셀 트랜지스터를 통한 채널 전류를 방지하기 위해 셀 트랜지스터의 문턱 전압을 충분히 올린다. 문턱전압이 높아진 셀 트랜지스터는 "프로그램된 셀(programmed cell)" 또는 "프로그램된 상태(programmed state)"라 불리어지며 데이터 값 "0"을 나타낸다.

또한, EEPROM은 저렴한 비휘발성 메모리에서 필연적인 고집적도를 달성할 수 있다. 특히, 플래시 EEPROM은 대용량의 보조 저장 요소들에 적용될 수 있는 고집적도를 달성한다. 특히, 낸드형(NAND-type) 플래시 EEPROM은 잘 알려진 다른 타입들의 EEPROMs(가령, 노아(NOR) 또는 앤드(AND)형 EEPROM)보다 더 높은 집적도를 제공한다.

종래의 낸드형 EEPROM은 낸드 스트링들(strings)을 포함하는 셀 어레이를 갖는다. 상기 낸드 스트링들 각각은 직렬로 연결된 일련의 셀 트랜지스터들을 포함한다. 도 1은 다수 개의 낸드 스트링들(112)을 포함하는 셀 어레이(110)를 갖는 종래의 낸드형 플래시 EEPROM(100)을 보여준다. 셀 어레이(110)에서, 각 낸드 스트링(112)은 직렬로 연결된 제 1 선택 트랜지스터(ST), M0부터 MM까지 M+1개(예컨대, 16개)의 셀 트랜지스터들 및 제 2 선택 트랜지스터(GT)를 포함한다. 각각의 제 1 선택 트랜지스터(ST)는 대응하는 비트라인에 연결된 드레인을 갖는다. 일반적으로, 셀 어레이(110)의 하나의 열(column) 내에 있는 모든 낸드 스트링들은 동일한 비트라인을 공유한다. 상기 제 2 선택 트랜지스터(GT)는 낸드 스트링을 포함하는 섹터에 대하여 공통 소오스 라인(common source line : CSL)에 연결되는 소오스를 갖는다. 낸드 스트링(112)의 행에 있는 상기 제 1 및 제 2 선택 트랜지스터들(ST, GT)의 게이트들은 행(row)에 대응하는 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에 각각 연결된다. 셀 어레이(110) 내의 워드라인들(WL0-WLm) 각각은 셀 어레이(110)의 대응하는 행 내의 모든 셀 트랜지스터들의 제어 게이트들에 연결된다.

낸드형 플래시 메모리(100)는 래치 회로들(130)을 갖는 페이지 버퍼(135), 센스 회로들(도시되지 않음) 그리고 Y 또는 열 디코더(Y 패스 게이트들 140)를 더 포함한다. 상기 센스 회로들은 독출 동작 동안 출력 데이터를 발생하기 위해 선택된 비트라인들의 상태를 감지한다. 래치 회로들(130)은 아래에 상세히 기술된 바와 같이 기입 동작 동안 선택된 비트라인들의 전압들을 제어한다. X 또는 행 디코더(미 도시됨)는 일련의 낸드 스트링들(112) 및 액세스될 셀 트랜지스터들의 제어 게이트들에 연결되는 워드라인을 선택하기 위해 스트링 선택 라인을 활성화시킨다. 아래에 더 자세히 기술된 이유들로, 스위칭 트랜지스터들(126 및 122e 또는 122o)은 짝수의 번호가 매겨진 비트라인들 또는 홀수의 번호가 매겨진 비트라인들을 상기 센스 회로들 또는 래치 회로들에 연결시킨다. Y 패스 게이트들(140)은 센스 및 래치 회로들의 데이터 입/출력을 제어하고 선택한다.

어레이(110)에서, 페이지는 상기 페이지와 관련이 있는 워드라인에 연결된 일련의 셀 트랜지스터들을 포함하고 블록 또는 섹터는 페이지 그룹이다. 블록은 비트라인당 하나 이상의 낸드 스트링들(112)을 포함한다. 일반적으로, 독출 또는 기입 동작은 전체 메모리 셀들의 페이지를 동시에 독출하거나 프로그램하고, 소거 동작은 전체 블록 또는 섹터를 소거한다. 낸드 플래시 메모리(100) 내에 있는 선택된 메모리 셀(M1)을 프로그램 하기 위해서, 선택된 메모리 셀(M1)을 포함하는 메모리 스트링(112)에 할당된 비트라인(BL0)은 0V로 바이어스된다. 상기 선택된 메모리 셀(M1)을 포함하는 상기 낸드 스트링(112)을 위한 상기 스트링 선택 라인(SSL)은 상기 제 1 선택 트랜지스터(ST)를 턴 온시키기 위해 전원전압(Vcc)으로 바이어스되고 상기 제 2 선택 트랜지스터(GT)를 턴 오프시키기 위해 상기 그라운드 선택 라인(GSL)은 0V로 바이어스된다.

선택된 메모리 셀(M1)의 제어 게이트와 연결된 상기 워드라인(WL1)은 고전압으로 바이어스된다. 제어 게이트와 플로팅 게이트 사이에 형성된 커패시턴스는 플로팅 게이트의 전압을 고전압에 근접하게 상승시킨다. 상기 선택된 메모리 셀(M1)의 채널 영역과 플로팅 게이트 사이의 전압 차에 응답해서 선택된 메모리 셀(M1)의채널 영역으로부터 플로팅 게이트로 전자들이 터널링되고, 그 결과 선택된 메모리 셀(M1)의 문턱 전압이 양의 레벨(positive level)로 상승된다.

기입 동작에서 선택된 페이지에 포함된 메모리 셀들의 모든 제어 게이트에는 고전압이 인가된다. 반면, 비트 값 "0"을 저장하도록 프로그램될 메모리 셀들과 나머지 메모리 셀들을 포함하는 페이지는 소거 상태로 남아서 데이터 값 "1"을 나타낸다(즉, 프로그램되지 않는다). 동일한 페이지에서 프로그램될 메모리 셀들과 같은 메모리 셀들이 프로그램되는 것을 방지하기 위하여, 플로팅 게이트와 채널 영역 사이의 전압 차가 감소되도록 메모리 셀의 채널 전압은 승압된다. 이와 같은 낮은 전압 차는 동일한 페이지 내의 나머지 메모리 셀들이 프로그램되는 동안 F-N 터널링을 방지하고, 메모리 셀들이 소거된 상태를 유지하도록 한다.

메모리 셀의 채널 전압을 선택적으로 상승시키는데 유용한 기술 가운데 하나가 "셀프-부스팅(self-boosting)"이다. 셀프-부스팅 동안, 플로팅 게이트와 채널 영역 사이의 커플링 커패시턴스는 워드라인 및 플로팅 게이트 전압들의 상승만큼 메모리 셀의 채널 전압을 증가시킨다. 한편, 프로그램될 셀과 연결되지 않은 비트라인과 스트링 선택 라인(SSL)은 전원 전압(Vcc)으로 바이어스된다. 상기 선택된 워드라인을 제외한 나머지 워드라인들은 패스 전압(Vpass)으로 바이어스된다. 상기 패스 전압은 메모리 셀을 턴 온시키는데 필요한 제어 게이트 전압과 프로그램하는데 충분한 고전압 사이의 범위에 속한다. 이러한 바이어스에 의해서, 대응하는 스트링 내의 셀 트랜지스터의 채널 전압이 (Vcc-Vth)에 도달하면 게이트로 전원 전압(Vcc)이 인가되는 스트링 선택 트랜지스터가 턴 오프된다. 여기서, Vth는 상기스트링 선택 트랜지스터의 문턱 전압이다. 상기 채널 전압은 (Vcc-Vth)부터 상기 워드라인이 프로그램 전압으로 바이어스됨에 따라서 고전압으로 상승될 수 있다.

프로그래밍 이전에, "비트라인 셋업(bit line setup)"은 선택된 메모리 셀들이 프로그램되도록 비트라인들을 0V로 프리챠지하고, 프로그램될 메모리 셀들과 연결되지 않은 비트라인들은 전원 전압(Vcc)으로 프리챠지한다. 프로그래밍 이후에, "비트라인 디스챠지(bit line discharge)"동안 모든 비트라인들은 0V로 디스챠지된다.

최근의 낸드 플래시 EEPROM 칩들은 고집적화를 달성하기 위하여 고집적 디자인 룰을 사용한다(즉, 라인 간격이 더욱 더 좁아진다). 증가된 집적도는 비트라인들과 같은 인접한 도전 라인들 사이의 커플링 커패시턴스를 증가시킨다. 인접한 비트라인들 간의 큰 커플링 커패시턴스는, 인접한 비트라인들이 서로 다른 값들을 기입하기 위하여 챠지될 때 오동작을 유발시킨다. 특히, 0V로 바이어스된 비트라인은 전원전압(Vcc)으로 바이어스된 인접한 비트라인의 전압을 풀 다운(pull down)할 수 있고, 기입 동작이 불안정하게 되거나 또는 소거된 상태로 남아야할 셀 트랜지스터를 프로그램시킬 수 있다.

이러한 문제점들을 해결하기 위한 방법 가운데 하나는 서로 연관되어 있는 인접한 비트라인 쌍들과 연결된 메모리 셀들을 서로 다른 페이지에 두는 것이다. 이와 같은 "격리된 비트라인(shielded bit lines)" 구조에 의하면, 감지 증폭기들과 래치 회로들(13)은 비트라인들의 절반만을 사용할 수 있으며 페이지 선택 트랜지스터들(122e, 122o)은 독출 또는 프로그램 동작을 위하여 페이지(짝수 또는 홀수비트라인들)를 선택한다. 독출 및 프로그램 동작은 여전히 페이지 단위로 수행되고 비선택된 비트라인은 선택된 페이지 내의 인접한 비트라인들을 격리하는 역할을 한다. 그러므로, 선택된 비트라인들 사이의 영향은 현저히 감소된다.

그러나, 격리된 비트라인 구조에서의 프로그램 금지는 비선택된 페이지에 할당된 비트라인들(이하, 격리된 비트라인들)과 선택된 페이지 내의 프로그램되지 않아야 할 메모리 셀들과 연결된 비트라인들을 챠지시킨다. 페이지 버퍼(135)는 대응하는 래치 회로들(130)에 래치되어 있는 대응하는 데이터 비트들에 따라서 선택된 페이지 내의 비트라인들을 전원 전압(Vcc) 또는 0V로 챠지할 수 있다. 격리된 비트라인들을 전원 전압(Vcc)으로 챠지하는 것은 부가적인 회로 즉, 페이지 버퍼(135)가 선택된 페이지를 액세스하는데 필요한 회로를 요구한다.

도 1에 도시된 종래의 메모리(100)는 비트라인 셋업 및 디스챠징을 수행하기 위한 회로를 포함한다. 도 1을 참조하면, MOS 트랜지스터들(102e, 102o)들은 연결 회로로 동작하는데, 상기 MOS 트랜지스터들(102e, 102o)의 드레인들은 각각 짝수 및 홀수 번째 비트라인들과 연결되고, 그들의 소스들은 가상 전원 노드(VIRPWR)와 연결된다.

인버터(104)는 비트라인 셋업 동안 노드(VIRPWR)를 전원 전압(Vcc)으로 챠지하고 비트라인 디스챠지 전체에서 상기 노드(VIRPWR)를 접지(OV)시킨다.

비트라인 셋업에서, 인버터(104)는 노드(VIRPWR)를 전원 전압(Vcc)으로 챠지한다. 프로그램 동작에서 짝수 번째 비트라인들이 선택된 것으로 가정하면, MOS 트랜지스터(102o)를 턴 온시키기 위해 신호(VBLo)가 활성화되고 그에 따라서 비선택된 비트라인들(즉, 홀수 번째 비트라인들)이 전원 전압(Vcc)으로 챠지된다(만일 프로그램 동작에서 짝수 번째 비트라인들이 선택되면 비트라인 셋업 동안 게이트 선택 신호(VBLe)는 비활성 상태로 남는다). 프로그래밍 동작이 종료되고 나면, 노드(VIRPWR)는 0V로 되고, MOS 트랜지스터들(102o 및 102e)을 모두 턴 온시키기 위하여 신호들(VBLe 및 VBLo)은 모두 활성화된다. 따라서, 모든 비트라인들은 0V로 디스챠지된다.

회로 집적도, 데이터 접근율, 그리고 요구되는 챠징 및 디스챠징 용량이 증가됨에 따라 비트라인 셋업 및 비트라인 디스챠지는 전원 전압(Vcc) 또는 접지 전압에 있어서 더 많은 노이즈(noise)를 야기한다. 특히, 가상 전원 노드(VIRPWR)가 전원 전압(Vcc) 또는 접지로 구동될 때의 빠른 스위칭은 매우 큰 과도 노이즈 피크(transient noise peak)를 만든다. 프로그래밍을 수행하기 이전에는 비트라인 셋업 동안 비트라인들의 절반(즉, 짝수 또는 홀수 번째 비트라인들)을 전원 전압(Vcc)으로 상승시켜야 하므로, 이러한 노이즈는 메모리 회로의 집적도가 증가될수록 악화된다. 더욱이,프로그래밍 이후 모든 비트라인들을 접지(0V)으로 디스챠지해야 하는 것은 매우 큰 과도 노이즈를 유발한다.

따라서 본 발명의 목적은 비트 라인들을 전원 전압으로 챠지하거나 또는 비트 라인들을 접지 전압으로 디스챠지할 때의 노이즈를 감소시킬 수 있는 비휘발성 메모리를 제공하는데 있다.

도 1은 종래의 낸드 플래시 EEPROM을 보여주는 도면;

도 2는 본 발명의 바람직한 실시예에 따른 낸드 플래시 EEPROM을 보여주는 도면;

도 3a 및 도 3b는 도 2에 도시된 NAND 플래시 EEPROM에서 사용되는 제어 회로를 보여주는 회로도;

도 4는 기준 전압발생기를 보여주는 회로도;

도 5는 도 3a에 도시된 제어 회로의 변형예를 보여주는 회로도;

도 6은 도 2에 도시된 NAND 플래시 EEPROM의 프로그래밍 동작을 보여주는 타이밍도;

도 7은 본 발명의 바람직한 실시예에 따른 감지 및 래치 회로의 회로도; 그리고

도 8은 도 2에 도시된 낸드 플래시 EEPROM에서 선택적인 프로그래밍 동작을 보여주는 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명

110 : 메모리 셀 어레이112 : 낸드 스트링

130 : 래치 회로135 : 페이지 버퍼

140 : Y-패스 게이트200 : 낸드 플래시 EEPROM

202 : PMOS 트랜지스터204 : NMOS 트랜지스터

210, 220, 230 : 제어 회로310, 360 : 스위치

410 : 기준 전압 발생기420 : 레벨 쉬프터

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 낸드 EEPROM은 격리된 비트 라인 구조를 채용한다. 상기 낸드 EEPROM은 상기 비트 라인들을 챠지 또는 디스챠지하기 위해 상기 비트 라인들과 연결되는 가상 전원 노드를 포함한다. PMOS 풀-업(pull-up) 트랜지스터와 NMOS 풀-다운(pull-down) 트랜지스터는 상기 가상 전원 노드와 연결되고, 상기 비트 라인들을 챠지 또는 디스챠지할 때 피크 전류를 제한하기 위하여, 제어 회로는 상기 PMOS 풀-업 트랜지스터와 상기 NMOS 풀-다운 트랜지스터의 게이트 전압들을 제어한다. 특히, 상기 제어 회로는 전류 제한을 위하여 상기 PMOS 또는 NMOS 트랜지스터를 불포화 모드로 동작시킨다. 이와 같은 상기 제어 회로는 전류 미러(current mirror)를 형성하거나 또는 기준 전압을 제어 게이트 전압들로 제공한다.

본 발명에 따른 프로그래밍 동작은 상기 가상 노드와 제어된 게이트 전압을 가지는 상기 PMOS 풀-업 트랜지스터를 통하여 비선택된 비트 라인들을 프리챠지함으로서 비트 라인들을 셋업한다. EEPROM의 프로그래밍 회로 내의 래치들은 저장된 데이터 비트들 각각에 따라서 선택된 비트 라인들을 챠지 또는 디스챠지한다. 사기 프로그래밍 동작이 완료되면, 비트 라인들 전체는 가상 전원 노드와 게이트 전압에 의해 제어되는 상기 NMOS 풀-업 트랜지스터를 통하여 디스챠지된다.

또다른 비트 라인 셋업 동작은 두 단계로 수행된다. 1 단계는 상기 가상 전원 노드와 PMOS 풀-업 트랜지스터를 통하여 모든 비트라인들을 프리챠지시키는 것이다. 2 단계는 페이지 버퍼내의 래치들 각각에 저장된 데이터 비트들에 따라서선택된 비트 라인들을 디스챠지하거나 또는 챠지된 상태를 유지시킨다. 상기 프로그래밍 회로 내의 NMOS 트랜지스터들의 게이트 전압들은 상기 페이지 버퍼를 상기 비트 라인들과 연결하고, 상기 래치들을 통하여 선택된 비트 라인들이 디스챠징되는 것에 의해 야기되는 노이즈를 감소시키기 위하여 제어될 수 있다.

본 발명의 또다른 특징에 따른 비휘발성 메모리 장치는 격리된 비트 라인 구조를 가지는 낸드 플래시 EEPROM이다. 상기 비휘발성 메모리 장치는 메모리 셀들의 어레이와 비트 라인 바이어스 회로를 포함한다. 상기 메모리 셀들의 어레이는 상기 어레이의 열들 각각 내의 메모리 셀들과 연결된 비트라인들과 상기 어레이의 행들 각각 내의 메모리 셀들과 연결된 워드라인들을 포함한다. 상기 바이어스 회로는 상기 비트라인들과 연결되며, 스위치와 제어 회로를 포함한다. 상기 제어 회로는, 상기 비트라인들의 세트의 전압이 동시에 변화될 때 전류 흐름이 제한되도록 상기 스위치를 동작시킨다.

바람직한 실시예에 있어서, 상기 스위치는 전원 전압과 가상 전원 노드 사이에 연결된 제 1 PMOS 트랜지스터 그리고/또는 접지와 상기 가상 전원 노드 사이에 연결된 제 1 NMOS 트랜지스터를 포함한다. 접속 회로는 상기 가상 전원 노드를 짝수 및 홀수 뻔째 비트 라인들과 선택적으로 연결한다. 다른 실시예에서, 상기 바이어스 회로는 상기 비트 라인들과 상기 메모리 장치에 제공된 페이지 버퍼 내의 래치들 각각의 사이에 연결되는 NMOS 트랜지스터를 포함한다.

상기 제어 회로는 상기 PMOS 그리고/또는 NMOS 트랜지스터들의 게이트 전압을 제어한다. 특히, 상기 제어 회로는 상기 비트라인들이 챠지될 때, 상기 PMOS 트랜지스터가 포화 전류보다 적은 전류를 전도하도록 상기 PMOS 트랜지스터를 바이어스한다. 상기 비트라인들의 챠지된 상태를 유지시키기 위해서는 상기 PMOS 트랜지스터들을 턴 온시키고, 상기 비트라인들을 디스챠지시키기 위해서는 상기 PMOS 트랜지스터들을 턴 오프시킨다. 유사한 방법으로, 상기 비트라인들이 디스챠지될 때, 상기 제어 회로는 NMOS 트랜지스터가 포화 전류보다 낮은 제어 전류를 전도하도록 바이어스 할 수 있다. 즉, 비트라인들의 디스챠지된 상태를 유지시키기 위해서는 상기 NMOS 트랜지스터를 턴 온시키고, 상기 비트 라인들을 챠지시키기 위해서는 상기 NMOS 트랜지스터를 턴 오프시킨다. 따라서, 비휘발성 메모리 장치는 사기 가상 전원 노드가 비트 라인들을 챠지 또는 디스챠지하기 위해 사용되거나 또는 페이지 버퍼가 비트 라인들을 디스챠지할 때 노이즈를 감소시키고 전류를 제한할 수 있다.

바람직한 실시예에 있어서, 상기 제어 회로는, 상기 제 1 PMOS 트랜지스터의 게이트와 연결된 출력 단자와; 기준 전압 소오스, 전원 전압 및 접지; 그리고 상기 기준 전압, 상기 전원 전압 및 상기 접지 가운데 하나를 상기 출력 단자와 연결하는 스위치 회로를 포함한다. 상기 기준 전압 소오스는 상기 전원 전압과 상기 접지 사이에 직렬로 연결된 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터를 포함한다. 상기 제 2 PMOS 트랜지스터의 게이트와 드레인은 공통으로 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트와 드레인으로부터 제공되는 기준 전압에 의해서 상기 스위치 회로가 상기 기준 전압을 상기 출력 단자에 연결할 때, 상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류가 상기 제2 PMOS 트랜지스터의 전류를 미러한다.

본 발명의 다른 특징에 의하면 비휘발성 메모리는: 셀 어레이와, 가상 전원 노드 그리고 접속 회로를 포함한다. 상기 접속 회로는, 상기 가상 전원 노드와 연결된 비트 라인들을 챠지 또는 디스챠지하기 위해서 상기 가상 전원 노드와 상기 셀 어레이 내의 비트라인들의 접속을 제어한다. PMOS 트랜지스터, NMOS 트랜지스터, 그리고 제어 회로는 상기 가상 전원 노드를 통해 흐르는 전류를 제어한다. 상기 PMOS 트랜지스터는 상기 가상 전원노드와 전원 전압 사이에 연결되고, 상기 NMOS 트랜지스터는 상기 가상 전원 노드와 접지 사이에 연결된다. 상기 제어 회로는 제 1 제어 신호를 상기 PMOS 트랜지스터의 게이트로 인가하고, 제 2 제어 신호를 상기 NMOS 트랜지스터의 게이트로 인가한다.

바람직한 실시예에 있어서, 상기 제어 회로는 제 1 기준 전압의 소오스와 상기 제 1 제어 신호를 출력하는 제 1 노드 사이에 연결된 제 1 스위치를 포함한다. 상기 제 1 스위치가 활성화되면 상기 제 1 제어 신호는 제 1 기준 전압으로 되고, 상기 제 1 기준 전압은 상기 PMOS 트랜지스터의 게이트로 인가되어서 상기 PMOS 트랜지스터가 피크 전류를 감소를 야기한다.

상기 제어 회로는 제 2 기준 전압의 소오스와 상기 제 2 제어 신호가 출력되는 제 2 노드 사이에 연결된 제 2 스위치를 더 포함한다.

상기 제 2 스위치가 활성화되면, 상기 제 2 제어 신호가 제 2 기준 전압으로 되고, 상기 제 2 기준 전압은 상기 NMOS 트랜지스터의 게이트로 인가되어서 상기 NMOS 트랜지스터가 불포화 전류를 전도하도록 한다.

상기 제어 회로는 직렬로 연결된 제 1 및 제 2의 한쌍의 트랜지스터들을 포함한다. 제 1의 한쌍의 트랜지스터들은 전원 전압과 접지 사이에 직렬로 연결되고, 상기 제 1 노드는 상기 제 1의 한쌍의 트랜지스터들 사이의 연결 노드이다. 상기 제 2의 한쌍의 트랜지스터들은 상기 전원 전압과 접지 사이에 직렬로 연결되고, 상기 제 2 노드는 상기 제 2의 한쌍의 트랜지스터들 사이의 연결 노드이다.

상기 한 쌍의 트랜지스터들 가운데 하나를 턴 온시킴으로서, 상기 가상 전원 노드를 비트라인 챠지 및 디스챠지에서 요구되는 전압으로 유지되도록 상기 제 1 및 제 2 제어 신호들을 접지 또는 전원 전압으로 설정할 수 있다.

바람직한 실시예에서 상기 비휘발성 메모리는 페이지 버퍼, 상기 페이지 버퍼와 상기 셀 어레이의 상기 비트라인들 사이에 연결된 복수의 NMOS 트랜지스터들 그리고 제어 회로를 포함한다. 상기 제어 회로는 상기 페이지 버퍼가 하나 또는 그 이상의 비트라인들을 디스챠지할 때 상기 NMOS 트랜지스터들이 불포화 전류를 전도하도록 제어한다.

본 발명의 다른 특징에 따른 비휘발성 메모리를 프로그래밍하는 방법은 복수의 비트라인들을 제 1 전압으로 프리챠지하는 단계를 포함한다. 상기 프리챠징 단계는 상기 제 1 전압과 복수의 비트라인들 사이에 연결된 스위치를 동작시켜서 상기 복수의 비트라인들로 흐르는 피크 전류를 제한한다. 다음, 하나 또는 그 이상의 선택된 메모리 셀들을 프로그램하기 위해서 제 2 전압을 선택된 워드라인으로 인가한다. 상기 비트라인들 가운데 하나 및 선택된 워드라인과 연결된 메모리 셀의 프로그래밍을 방지하기 위해 상기 비트라인의 상기 제 1 전압은 유지된다. 상기 스위치는 트랜지스터를 포함하며, 상기 스위치의 동작 단계는 상기 트랜지스터가 상기 트랜지스터의 포화 전류보다 적은 전류를 전도하도록 제어하는 단계를 포함한다. 예컨대, 상기 트랜지스터를 통하여 흐르는 전류를 제한하기 위해 전류 미러 회로에 상기 트랜지스터를 연결한다.

상기 프리챠징 단계는 모든 비트라인 또는 비선택된 비트라인들 만을 챠지할 수 있다. 비선택된 비트 라인들만이 챠지되는 경우, 메모리에 제공되는 페이지 버퍼 내의 래치들은 자신에 기록된 대응하는 데이터 비트들에 따라서 선택된 비트 라인들을 챠지 또는 디스챠지한다. 모든 비트 라이들을 프리챠지하는 경우, 상기 페이지 버퍼는 기록된 데이터 비트들에 따라서 선택된 비트 라인들을 디스챠지하거나 또는 챠지된 상태를 유지한다. 상기 래치들을 통해 흐르는 전류는 상기 비트 라인들을 접지로 디스챠지하고, NMOS 트랜지스터들의 게이트 전압들은 래치들을 상기 비트 라인들과 연결해서 상기 래치들을 통해 흐르는 전류에 의해서 야기되는 노이즈를 감소시킬 수 있으며 전류를 제어할 수 있다.

본 발명의 또다른 특징에 의한 비휘발성 메모리의 프로그래밍 방법은: PMOS 트랜지스터를 통하여 흐르는 전류를 이용하여 어레이 내의 선택된 비트라인들과 비선택된 비트라인들을 제 1 전압으로 프리챠지하는 단계를 포함한다. 상기 PMOS 트랜지스터는 상기 선택 및 비선택된 비트라인들을 통해 흐르는 전류를 제한하기 위해 제어되는 게이트 전압을 갖는다. 상기 비선택된 비트라인들은 상기 선택된 비트라인들과 교대로 배열된다. 프리챠징 단계가 수행된 후, 상기 프로그래밍 방법은 상기 선택된 비트라인들과 데이터 래치들 사이에 연결된 복수의 NMOS 트랜지스터들을 통하여 대응하는 데이터 래치들로 상기 선택된 비트라인들을 디스챠징하는단계를 더 포함한다. 상기 디스챠징 단계에서, 상기 NMOS 트랜지스터들의 게이트 전압들은 상기 NMOS 트랜지스터들을 통해 흐르는 전류를 제한하기 위해 제어된다. 계속해서, 상기 프로그래밍 방법은, 선택된 워드라인과 연결된 하나 또는 그 이상의 선택된 메모리 셀들을 프로그램하기 위해서 상기 선택된 워드라인으로 제 2 전압을 인가하는 단계를 포함한다. 단, 상기 비트라인들 가운데 하나와 선택된 워드라인과 연결된 메모리 셀의 프로그램을 방지하기 위해 상기 비트라인은 상기 제 1 전압으로 유지된다.

(실시예)

도 2는 본 발명의 바람직한 실시예에 따른 낸드 플래시 EEPROM을 보여주는 도면이다. 낸드 플래시 EEPROM(200)은 도 1에 도시된 바와 같은 낸드 어레이인 셀 어레이(110)를 포함한다. 특히, 셀 어레이(110)는 비트라인들(BL0-BLN)에 연결된 NAND 스트링들(112)을 포함한다. 도 2에서는 각 비트라인과 연결된 오직 하나의 낸드 스트링(112)만을 도시하였으나, 각 비트라인에는 다중 낸드 스트링들이 연결될 수 있다.

각 NAND 스트링(112)은 제 1 및 제 2 선택 트랜지스터들(ST, GT)과 M+1개의 셀 트랜지스터들(MO-MN)을 포함한다. 상기 제 1 선택 트랜지스터(ST), 셀 트랜지스터들(M0-MN) 그리고 제 2 선택 트랜지스터(GT)는 직렬로 순차적으로 연결된다. 각 제 1 선택 트랜지스터(ST)는 비트라인들(BL0-BLN) 가운데 대응하는 하나와 연결된 드레인 및 연관된 낸드 스트링(112) 내의 셀 트랜지스터(M0)와 연결된 소오스를 갖는다. 낸드 스트링들(112)의 각 행 내의 상기 제 1 선택 트랜지스터들(ST)은 스트링 선택 라인(SSL)과 연결된 게이트들을 갖는다. 각 제 2 선택 트랜지스터(GT)는 관련된 낸드 스트링(112) 내의 셀 트랜지스터(MN)와 연결된 드레인 및 공통 소오스 라인(CSL)과 연결된 소오스를 갖는다. 낸드 스트링들(112)의 각 행 내의 상기 제 2 선택 트랜지스터들(GT)은 접지 선택 라인(GSL)과 연결된 게이트들을 갖는다.

셀 어레이(110)는 격리된 비트라인 구조(shielded-bit line architecture)를 채용한다. 특히, 어레이(110)의 각 행에서, 낸드 스트링(112e) 내의 셀 트랜지스터들은 일군의 페이지의 짝수 번째 비트라인들(BL0-BL(N-1))과 연결되고 낸드 스트링(112o) 내의 셀 트랜지스터들은 타군의 페이지의 홀수 번째 비트라인들(BL1-BLN)과 연결된다. 선택 트랜지스터들(122e, 122o)은 셀 트랜지스터들을 액세스하기 위해서 짝수 페이지 또는 홀수 페이지 가운데 하나를 선택한다. 각 워드라인(WL0-WLM)은 낸드 스트링(112)의 행 내의 셀 트랜지스터들과 연결되고, 특정 워드라인의 활성화는 활성화된 워드라인과 관련있는 어레이(110)의 행을 선택한다.

일반적으로, 격리된 비트라인 구조를 갖는 메모리 어레이 내의 워드라인은 두 개의 페이지들 또는 그 이상의 페이지들(예컨대, 4 개의 페이지)에 대응한다. 행이 4 개의 페이지들에 대응하는 경우, 액세스 동작은 감지 및 래치 회로(130)에 1/4 개의 비트라인들(즉, 선택된 페이지와 관련있는 비트라인들)을 연결한다. 3/4 개의 비트라인들(즉, 비선택된 페이지와 관련있는 비트라인들)은 비트라인들 사이의 커플링 커패시턴스 효과를 감소시키기 위한 격리 역할을 한다. 행마다 2개 또는 그 이상의 페이지들을 갖는 메모리에서의 격리 프로세스는 행마다 두 개의 페이지들을 갖는 메모리에서의 격리 프로세스와 실질적으로 동일하다. 설명의 편의를 위하여 행마다 두 개의 페이지들이 있는 경우가 이하 예시적으로 상세히 설명된다.

종래의 낸드 플래시 메모리들은 가상 전원 노드 및 비트라인들을 챠징 및 디스챠징하기 위하여 인버터들을 사용하였으나, 본 발명의 낸드 플래시 메모리(200)는 제어 신호(VIRPWRP)를 받아들이는 게이트를 가지는 PMOS 트랜지스터(202)와 제어 신호(VIRPWRN)를 받아들이는 게이트를 가지는 NMOS 트랜지스터(204)를 구비한다. PMOS 트랜지스터(202)는 노드(VIRPWR)를 전원 전압(Vcc)으로 챠지 업하고, NMOS 트랜지스터(204)는 노드(VIRPWR)를 0V로 풀 다운한다. 제어 회로(210)는 제어 신호(VIRPWRP)를 발생하고, 그리고 제어 회로(220)는 제어 신호(VIRPWRN)를 발생한다.

도 3a 및 도 3b는 제어 신호들(VIRPWRP, VIRPWRN)을 각각 발생하는 제어 회로들(210, 220)의 바람직한 실시예를 보여주는 도면이다.

도 3a를 참조하면, 제어 회로(210)는 두 개의 PMOS 트랜지스터들(302, 306)과 2 개의 NMOS 트랜지스터들(304, 308) 그리고 스위치(310)를 포함한다. PMOS 트랜지스터(302) 및 NMOS 트랜지스터(304)는 전원 전압(Vcc)과 접지 사이에 직렬로 연결되고, 제어 신호(VIRPWRP)는 트랜지스터들(302, 304)의 사이의 출력 노드로부터 발생된다. PMOS 트랜지스터(306) 및 NMOS 트랜지스터(308)도 전원 전압(Vcc)과 접지 사이에 직렬로 연결되고, 트랜지스터(306)의 게이트는 트랜지스터들(306, 308) 사이의 노드와 연결된다. 스위치(310)는 트랜지스터들(306, 308) 사이의 노드를 트랜지스터들(302, 304) 사이의 출력 노드와 전기적으로 연결할 것인 지를 제어한다. 바람직한 실시예에서, 상기 스위치(310)는 로우 또는 하이 전압 레벨에서 전압 강하가 최소인 패스 게이트를 포함한다.

제어 회로(210)의 입력 신호들은 세 개의 제어 신호들(PCTLP, REFCTLP, 및 NCTLP)과 기준 전압(VREF)을 포함한다. 제어 신호(PCTLP)는 PMOS 트랜지스터(302)의 게이트로 인가된다. 제어 신호(REFCTLP)는 스위치(310)를 제어하고, 그리고 제어신호(NCTLP)는 NMOS 트랜지스터(304)의 게이트로 인가된다. 제어 회로(210)에서 사용되는 제어 신호들(PCTLP, REFCTLP 및 NCTLP)은 추후 설명될 메모리 셀들의 프로그래밍에서 요구되는 타이밍에 따라서 활성화된다.

제어 신호(PCTLP)가 로우 레벨이면, PMOS 트랜지스터(302)는 제어 신호(VIRPWRP)를 하이 레벨로 풀 업하고, 그 결과 도 2에 도시된 PMOS 트랜지스터(202)를 턴 오프시킨다. 만일 제어 신호(NCTLP)가 전원 전압(Vcc) 레벨이면, NMOS 트랜지스터(304)는 턴 온되고 제어 신호(VIRPWRP)는 0V로 풀 다운됨으로써 PMOS 트랜지스터(202)는 턴 온된다.

프로그래밍 이전의 피크 전류를 감소시키기 위해서, 비트라인 셋업 주기동안 노드(VIRPWR)가 0V부터 전원 전압(Vcc)으로 상승하면, 제어 신호들(NCTLP 및 PCTLP)은 각각 로우 및 하이 레벨로 되어 트랜지스터들(302, 304)을 턴 오프시킨다. 트랜지스터들(306, 308) 사이의 노드를 PMOS 트랜지스터(202)의 게이트와 연결하기 위하여 신호(REFCTLP)는 활성화된다(즉, 전원 전압(Vcc) 레벨로 된다). 이와 같은 구성은 PMOS 트랜지스터(202)를 통한 전류가 PMOS 트랜지스터(306)를 통한 전류를 미러하는 전류 미러(current mirror)를 형성한다. NMOS 트랜지스터(308)의게이트로 인가되는 기준 전압(VREF)은 직렬로 연결된 트랜지스터들(308, 306)을 통해 흐르는 전류를 제어하고, 그에 따라 PMOS 트랜지스터(202)를 통해 흐르는 전류를 제어한다. PMOS 트랜지스터(202)를 통해 흐르는 불포화(non-saturation) 전류는 노드(VIRPWR)의 전압을 제어된 비율로 상승하도록 야기하며, 이는 짝수 또는 홀수 번째 비트라인들과 연결된 전압이 노드(VIRPWR) 전압 상승 비율에 상응하도록 유도한다. 이와 같은 비트라인 셋업동안의 전류 흐름은 갑작스러운 피크를 방지함으로써 전원 노이즈가 감소된다.

비트라인들이 일정 수준의 고전압에 도달하면, 제어 신호(REFCTLP)는 비활성화되고, 제어 신호(NCTLP)는 전원 전압(Vcc)으로 활성화되어서 트랜지스터(304)를 턴 온시킨다. 다음, 제어 신호(VIRPWRP)는 접지(0V)으로 떨어져서 MOS 트랜지스터(202)를 턴 온시켜서 비트라인들을 전원 전압(Vcc)으로 유지시킨다.

도 3b를 참조하면, 제어 회로(220)는 PMOS 트랜지스터(352), NMOS 트랜지스터(354), 그리고 스위치(360)를 포함한다. PMOS 트랜지스터(352)와 NMOS 트랜지스터(354)는 전원 전압(Vcc)과 접지 사이에 직렬로 연결되고, 트랜지스터들(352, 354) 사이의 출력 노드로부터 제어 신호(VIRPWRN)가 발생된다. 이 실시예에서, 상기 스위치(360)는, 기준 전압(VREF)을 트랜지스터들(352, 354) 사이의 출력 노드로 인가할 것인지를 제어한다.

NMOS 트랜지스터(204)는 노드(VIRPWR)와 접지 사이에 연결되고, 전원 전압(Vcc) 레벨의 제어 신호(VIRPWRN)에 응답해서 턴 온된다. 특히, 제어신호(PCTLN)가 0V이면, 트랜지스터(352)가 턴 온되어서 제어 신호(VIRPWRN)를 전원 전압(Vcc)으로 풀 업한다. 상기 NMOS 트랜지스터(204)가 턴 온되면 노드(VIRPWR)는 0V로 풀 다운된다. 반면, 상기 제어 신호(NCTLN)가 전원 전압(Vcc) 레벨이면, NMOS 트랜지스터(354)가 턴 온되어서 제어 신호(VIRPWRN)를 0V로 풀 다운하여 NMOS 트랜지스터(204)는 노드(VIRPWR)를 전원 전압(Vcc) 레벨로 유지시킨다.

디스챠지 주기 동안의 피크 전류와 시스템 노이즈를 감소시키기 위해서, 트랜지스터들(352, 354)은 턴 오프되고 제어 신호(REFCLTN)는 활성화된다. 그 결과, 스위치(360)는 기준 전압(VREF)을 트랜지스터들(352, 354) 사이의 출력 노드로 전달한다. 그러므로, 제어 신호(VIRPWRN)는 기준 전압(VREF)이 되어서 NMOS 트랜지스터(204)를 통해 흐르는 전류를 제한한다. 제한된 전류는 비트라인들이 동시에 디스챠징될 때 야기되는 매우 큰 피크 전류에 의한 접지 노이즈를 감소시킨다.

도 3a 및 도 3b에 도시된 본 발명의 바람직한 실시예에서 기준 전압(VREF)은 비트라인 셋업 주기와 비트라인 디스챠지 주기 동안의 전류를 제어한다. 상기 기준 전압(VREF)은 기준 전압 발생기를 이용하여 정밀하게 제어된다. 도 4는 기준 전압 발생기(410)를 포함하는 전형적인 기준 전압 발생 회로(400)를 보여주는 도면이다. 상기 기준 전압 발생기(410)는 기준 전압(VREF0)을 발생하고, 레벨 쉬프터(420)는 상기 기준 전압(VREF0)을 원하는 레벨의 기준 전압(VREF)으로 변환한다.

상기 기준 전압 발생기(410)는 전원 전압(Vcc)과 접지 사이에 직렬로 연결된저항들(R1 및 R2), NMOS 트랜지스터(MN1) 그리고 저항(R3)을 포함한다. 상기 NMOS 트랜지스터(MN1)의 게이트는 레지스터들(R1, R2) 사이의 노드(412)와 연결된다. 또 다른 NMOS 트랜지스터(MN2)는 노드(412)와 접지 사이에 연결된다. 이와 같은 구성에 의하면, NMOS 트랜지스터(MN1)의 드레인으로부터 발생되는 기준 전압(VREF0)은 항상 일정한 전압으로 유지된다.

레벨 쉬프터(420)는 전원 전압(Vcc)과 접지 사이에 직렬로 연결된 PMOS 트랜지스터(MP1)와 저항들(R4 및 R5)을 포함한다. 차동 증폭기(422)는 트랜지스터(MP1)의 게이트 전압을 제어하며, 기준 전압(VREF0)을 받아들이는 반전 입력 단자와 레지스터들(R4, R5) 사이의 노드의 전압을 받아들이는 비반전 입력 단자를 갖는다. PMOS 트랜지스터(MP1)의 드레인으로부터 발생되는 기준 전압(VREF)은 기준 전압(VREF0)과 레지스터들(R4, R5)의 레지스터 값의 비에 의존하는 레벨을 갖는다.

상기 기준 전압 발생 회로(400) 또는 또다른 기준 전압 발생기로부터 발생된 기준 전압은 디스챠징 및 챠징 전류를 제한하고 노이즈를 유발하는 피크 전류를 방지하기 위해 NMOS 또는 PMOS 트랜지스터들의 게이트 전압들을 직접 제어할 수 있다. 상술한 전류 미러 회로는 상보적 전도형의 PMOS 또는 NMOS 트랜지스터들을 위해 적합한 제어 전압을 발생하기 위해서 동일한 기준 전압을 사용할 수 있다. 또다른 실시예에서는 상보적 전도형의 트랜지스터들을 통한 전류 제어를 위하여 독립적인 메커니즘을 사용할 수도 있다. 도 5는 도 3a에 도시된 제어 회로(210)의 변형예를 보여주고 있다. 도 5에서, 전류 소오스(508)는 트랜지스터(306)를 통한 전류와 비트라인 셋업 주기 동안 형성되는 전류 미러를 통한 전류를 제어한다. 유사한 독립적인 전류 미러 회로는 비트라인 디스챠지 주기동안에 흐르는 전류를 제어할 수 있다.

도 6은 전형적인 프로그래밍 동작에서 신호들의 변화를 보여주는 타이밍 도이다. 전형적인 프로그래밍 동작은 선택된 짝수 번째 낸드 스트링들(112e) 내의 셀 트랜지스터들을 프로그램하고, 홀수 번째 비트라인들(B/Lo)을 전원 전압(Vcc)으로 프리챠지한다. 이하 도 6을 참조하여 도 3a 및 도 3b에 각각 도시된 제어 회로들(210, 220)을 포함하는 도 2에 도시된 낸드 플래시 메모리의 프로그래밍 동작이 설명된다.

도 6을 참조하여, 비트라인 셋업 구간은 T0에서 시작되어 T1까지 지속된다. 홀수 번째 비트라인들(B/Lo)을 챠지하기 위해서, 제어 신호들(PCTLP, REFCTLP, PCTLN, NCTLN 및 VBLo)은 활성화된다(즉, 전원 전압(Vcc) 레벨로 된다). 제어 신호들(NCTLP, REFCTLN 및 VBLe)은 비활성 상태(즉, 0V)를 유지한다. 그 결과, 제어 신호들(PCTLN, NCTLN 및 REFCTLN)은 제어 회로(220) 내의 트랜지스터(354)가 신호(VIRPWRN)를 0V로 풀 다운하도록 유도하고, NMOS 트랜지스터(204)는 턴 오프된다. 제어 신호들(PCTLP, NCTLP)은 트랜지스터들(302, 304)을 턴 오프시키고, 제어 신호(REFCTLP)는 PMOS 트랜지스터(202)를 트랜지스터들(306, 308)을 포함하는 전류 미러 회로와 연결한다. 노드(VIRPWR)를 챠지하는 PMOS 트랜지스터(202)의 통과 전류는 트랜지스터들(306, 308)을 통해 흐르는 전류에 따라서 제한된다. 신호(VBLo)는 트랜지스터(102o)를 턴 온시켜서 노드(VIRPWR)를 홀수 번째 비트라인들(B/Lo)과 전기적으로 연결한다. 따라서, 홀수 번째 비트라인들(B/Lo)은 노드(VIRPWR)의 전압 레벨로 챠지 업된다. 이와 같이, 홀수 번째 비트라인들(B/Lo)을 전원 전압(Vcc)보다 낮은 전압 레벨로 챠지함으로써 전원 전압 노이즈가 감소된다.

도 6에 도시된 프로그램 동작에서, 신호(VBLe)는 트랜지스터들(102e)을 턴 오프시켜서 짝수 번째 비트라인들(B/Le)로부터 노드(VIRPWR)를 분리하기 때문에 노드(VIRPWR)는 짝수 번째 비트라인들(B/Le)은 챠지하지 않는다. 셋업 주기동안, 페이지 버퍼(135)는 셀 트랜지스터들에 저장된 비트 값들에 대응하는 레벨로 짝수 번째 비트라인들(B/Le)을 챠지하는 래치 회로(130)를 포함한다. 상기 래치 회로(130)는 Y 패스 게이트들(140)로부터 입력되는 데이터 비트들을 각각 래치하고, 각 래치 회로(130)는 대응하는 입력 데이터 비트가 "1" 또는 "0"이면, 하이 또는 로우 레벨(즉, 전원 전압(Vcc) 또는 0V)의 출력 신호들을 발생한다. 비트라인 셋업 주기동안, 신호들(BLST 및 BLSHFe)은 트랜지스터들(122e 및 126)을 턴 온시키기 위해 활성화되고, 래치 회로들(130)을 짝수 번째 비트라인들에 각각 연결한다. 신호(BLSHFo)는 감지 및 래치 회로들(130)로부터 홀수 번째 비트라인들을 분리하기 위해 로우 레벨을 유지한다.

비트라인 셋업 주기가 완료되면, 프로그래밍 동작이 T1부터 T2까지 진행된다. T1에서는, 제어 신호(REFCTLP)가 비활성화되고, 제어 신호(NCTLP)가 활성화된다. 따라서, 제어 회로(210) 내의 트랜지스터(304)는 신호(VIRPWRP)를 중간 전압에서 0V로 떨어뜨리고, 신호(VIRPWRP)는 PMOS 트랜지스터(202)를 턴 온시킨다. 이후의 프로그래밍 동작은 잘 알려진 통상적인 낸드 플래시 메모리 프로그래밍 동작으로 수행된다. 로우 디코딩 회로는 선택 라인들(SSL, CSL)을 전원 전압(Vcc)으로 챠지하고, 선택된 워드라인을 프로그래밍 전압(예컨대, 약 10V)으로 챠지한다. 프로그래밍 동작 동안, 셀 트랜지스터와 연결된 워드라인으로 높은 프로그램 전압을 인가하고, 셀 트랜지스터들을 포함하는 낸드 스트링과 연결된 비트라인으로 낮은 전압을 인가하면, 셀 트랜지스터는 소거된 상태(즉, 비트 값 "1")에서 프로그램된 상태(즉, 비트 값 "0")로 변화된다.

프로그램 주기가 완료되면, 비트라인 디스챠지 주기가 T2부터 T3까지 진행된다. 짝수 및 홀수 번째 비트라인들(B/Le 및 B/Lo)의 디스챠지 동안, 제어 신호들(PCTLN, REFCTLN, VBLe 및 VBLo)은 활성화된다(즉, 전원 전압(Vcc) 레벨로 된다). 제어 신호들(PCTLP, NCTLP, REFCTLP, 및 NCTLN)은 비활성 상태(예컨대, 0V)로 유지된다. 그 결과, 제어 신호들(PCTLP, NCTLP, 및 REFCTLP)은 제어 회로(210) 내의 트랜지스터(302)가 신호(VIRPWRP)를 전원 전압(Vcc)으로 풀업해서 PMOS 트랜지스터(202)를 턴 오프시키도록 한다. 제어 신호들(PCTLN, NCTLN)은 트랜지스터들(352, 354)을 턴 오프시키고, 제어 신호(REFCTLN)는 제어 신호(VIRPWRN)를 기준 전압(VREF)으로 설정한다. 이는 NMOS 트랜지스터(204)를 통해 흐르는 전류를 제한한다. 신호들(VBLe, VBLo)은 트랜지스터들(102e, 102o)을 턴 온시켜서 노드(VIRPWR)를 짝수 및 홀수 번째 비트라인들(B/Le 및 B/Lo)과 전기적으로 연결한다. 따라서, 비트라인들은 노드(VIRPWR)에 의해 제어된 비율로 0V로 디스챠지된다. 이는 제어되지 않은 디스챠지 방법에 의해 모든 비트라인들을 동시에 디스챠지할 때와는 달리 접지 노이즈를 감소시킨다.

상술한 바와 같은 비트라인 셋업 프로세스는 비선택된(예를 들면, 홀수 번째) 비트라인들을 챠지할 때 발생되는 노이즈를 감소시킬 수 있다. 반면, 페이지 버퍼(135) 내의 래치 회로(130)는 선택된(예를 들면, 짝수 번째) 비트라인들을 챠지한다. 최악의 경우, 모든 데이터 비트들이 "하이"이면, 페이지 버퍼(135)는 전원 전압(Vcc) 레벨의 비트라인들의 절반을 빠르게 챠지한다. 이는 매우 큰 피크 전류와 공급 전압 노이즈를 생성한다. 특히, 비트라인들을 페이지 버퍼(135)의 래치 회로들(130)에 연결하는 NMOS 트랜지스터들(126, 122)은 선택된 비트라인들이 전원 전압(Vcc)으로 챠지될 때 전류를 제한하는데 적합하지 않다. 더욱이, 각 래치 회로(130)와 비트라인 사이의 전류 흐름을 제어하기 위한 회로 요소들(예를 들면, PMOS 트랜지스터들)을 부가하는 것은, 고집적화되는 반도체 메모리에서 협소한 비트라인 사이의 간격을 고려할 때 매우 어려운 일이다(대조적으로, 공통 노드(VIRPWR)는 모든 비트라인들과 연결되므로 PMOS 트랜지스터들(202)은 비트라인들과 동일한 피치(pitch)를 갖지 않아도 된다).

본 발명의 또다른 관점에 의하면, 감지 및 래치 회로(130)를 통한 비트라인 셋업 동작 및 디스챠징을 두 부분으로 나눔으로서, 래치(130)가 선택된 페이지의 비트라인들을 동시에 챠징 또는 디스챠징할 때 전류 스파이크가 발생되는 것을 방지할 수 있다. 도 7은 단일 데이터 비트에 대한 감지 및 래치 회로를 보여주는 도면이다. 상술한 바와 같이, 페이지 선택 트랜지스터들(122e, 122o)은 액세스를 위하여 짝수 번째 비트라인 또는 홀수 번째 비트라인을 감지 노드(720)와 연결한다. 기입 동작에서, 래치(130)는 신호(BLSLT)가 트랜지스터(126)를 턴 온시킬 때, 만일 래치(130)가 데이터 값 "0"을 저장하고 있으면 래치(130)는 연결된 비트라인을 디스챠지한다.

도 8은 래치 회로(130)가 선택된 비트라인들을 챠징 및 디스챠징할 때 전원 전압 노이즈를 감소시킬 수 있는 프로그래밍 동작의 타이밍 도이다. 도 8에 도시된 프로그래밍 동작은 두 단계의 비트라인 셋업을 이용한다. 1 단계에서는 모든 비트라인들(짝수 및 홀수 번째 비트라인들)이 제어된 비율로 챠지된다. 2 단계에서는 래치 회로(130)가 선택된 비트라인들을 제어된 비율로 디스챠지한다.

도 8을 참조하면, 비트라인 셋업의 1 단계 셋업(SETUP(1))동안 제어 신호들(VBLe, VBLo)은 전원 전압(Vcc)으로 활성화된다. 따라서, 노드(VIRPWR)는 모든 비트라인들과 전기적으로 연결된다. 또한, 제어 신호들(PCTLP, REFCTLP, PCTLN 및 NCTLN)은 활성화되고, 제어 신호들(NCTLP, REFCTLN)은 비활성화된다. 상기 제어 신호들(PCTLN, NCTLN, REFCTLN)의 상기한 상태들은 제어 회로(220) 내의 트랜지스터(354)가 신호(VIRPWRN)를 0V로 떨어뜨리는 것을 초래하고, 그 결과 NMOS 트랜지스터(204)는 턴 오프된다. 제어 신호들(PCTLN, NCTLP)은 트랜지스터들(302, 304)을 턴 오프시키며, 제어 신호(REFCTLP)는 PMOS 트랜지스터(202)를 트랜지스터들(306, 308)을 포함하는 전류 미러 회로와 연결한다. 노드(VIRPWR)를 챠지하는 PMOS 트랜지스터(202)를 통하는 전류는 트랜지스터들(306, 308)을 통해 흐르는 전류에 따라서 제한된다. 신호들(VBLe, VBLo)은 트랜지스터들(102e, 102o)을 턴 온시켜서 노드(VIRPWR)를 모든 비트라인들과 연결한다. 따라서 비트라인들은 제어된 비율로 노드(VIRPWR)의 전압만큼 챠지된다.

비트라인 셋업의 제 1 단계가 수행되기 이전 또는 수행되는 동안, 래치(130)는 연결된 데이터 라인들의 데이터 비트들을 래치할 수 있다. 예를 들어, 도 7에 도시된 신호(PRE)는 노드(720)와 래치(130)를 프리챠지하기 위해 활성화(로우 레벨)된다. 인에이블 신호(PBENB)는 래치(130) 내의 인버터(732)를 디세이블하고, Y 패스 게이트(140)는 데이터 라인부터 인버터(734)의 입력 단자까지를 도통시키기 위해 활성화된다. 래치 신호(LATCH)는 트랜지스터(738)를 턴 오프시키고 그에 따라 데이터 신호가 인버터(734)의 출력 신호를 제어한다. 상기 인버터(734)의 출력 신호는 인버터(732)의 입력 신호가 된다. 상기 인버터(734)의 출력 신호가 설정되면, 신호(PBENB)는 인버터(732)를 활성화시킨다. 이 때, 신호(BLSLT)가 트랜지스터(126)의 오프 상태를 유지하면, Y 패스 게이트(140)는 비트라인 셋업의 2 단계(SETUP(2)) 동안 신호(BLSLT)가 트랜지스터(126)를 턴 온시키기 전에 턴 오프된다.

비트라인 셋업의 1 단계(SETUP(1))가 완료되면, 신호(REFCTLP)는 PMOS 트랜지스터(202)를 전류 미러 회로로부터 분리시키기 위해 비활성화되고, 신호(NCTLP)는 신호(VIRPWRP)를 0V로 구동시켜서 PMOS 트랜지스터(202)를 완전히 턴 온시키기 위해 활성화된다.

비트라인 셋업의 1 단계동안 제어 신호(BLSLT)는 로우 레벨(0V)로 되어서NMOS 트랜지스터들(126)을 턴 오프시켜 비트라인들로부터 래치 회로들(130)이 분리되도록 한다. 비트라인 셋업의 2 단계(SETUP(2)) 동안, 기준 전압(VREF)은 NMOS 트랜지스터(126)의 게이트로 인가된다. 신호(BLSHFe)는 트랜지스터(122e)를 턴 온시키기 위해 활성화되고, 그 결과 래치 회로들(130)은 짝수 번째 비트라인들(B/Le)과 각각 연결된다(다음 프로그래밍 동작에서는, 홀수 번째 비트라인들(B/Lo)과 연결된 셀 트랜지스터들이 프로그램되고, 신호(BLSHFo)는 신호(BLSHFe) 대신에 활성화된다). 유사한 방법으로, 비트라인 셋업의 2 단계(SETUP(2)) 동안에는, 제어 신호(VBLe)가 비활성화되어서 트랜지스터들(102e)이 턴 오프되고, 그 결과 짝수 번째 비트라인들(B/Le)이 노드(VIRPWR)로부터 분리된다).

비트라인 셋업의 2 단계(SETUP(2))가 개시되면, 모든 비트라인들은 챠지된다. 래치 회로들(130)은 비트 값 "0"으로 프로그램된 셀 트랜지스터들에 대응하는 비트라인들을 디스챠지하고, 비트 값 "1"을 저장하고 있는 셀 트랜지스터들에 대응하는 비트라인들의 챠징 상태를 유지시킨다. 비트라인들을 전원 전압(Vcc)으로 챠징하는 경우와 달리, NMOS 트랜지스터들(126)은 선택된 비트라인들을 디스챠징할 때의 전류를 제어하는데 적합하다. 제어 회로(220)와 유사하거나 또는 동일한 회로 구성을 가지는 제어 회로(230)는 기준 전압(VREF)을 설정할 수 있어서 트랜지스터들(126)은 불포화(non-saturation) 전류를 전도한다(신호들(BLSHFe, BLSHFo)은 트랜지스터들(122e, 122o)의 게이트 전압들을 제어할 수 있다). 트랜지스터들(126)의 전류 제한은 래치 회로들(130)에서 전류 스파이크가 발생되는 것을 방지한다. 따라서, 도 8에 도시된 프로그램 동작은 래치 회로(130)에서 전원전압(Vcc) 또는 접지을 발생할 때의 노이즈를 감소시킨다.

비트라인 셋업의 2 단계가 완료된 후 도 8에 도시된 프로그래밍 동작은 선택된 셀 트랜지스터를 프로그램하고, 도 6에 도시된 것과 동일한 방법으로 모든 비트라인들을 디스챠지한다.

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이상과 같은 본 발명에 의하면, 프로그래밍 동작에서 비트라인들을 챠지 및 디스챠지하는 동안 피크 전류를 감소시킴으로서 전원 전압 및 접지에서의 노이즈를 감소시킬 수 있다.

Claims

비휘발성 메모리 장치에 있어서:

비트라인들과 워드라인들을 포함하는 메모리 셀들의 어레이와;

상기 비트라인들은 상기 어레이의 열들 각각 내의 메모리 셀들과 연결되고;

상기 워드라인들은 상기 어레이의 행들 각각 내의 메모리 셀들과 연결되고;그리고

상기 비트라인들과 연결되는 바이어스 회로를 포함하되;

상기 바이어스 회로는, 스위치와 상기 비트라인들의 세트의 전압이 동시에 변화될 때 상기 스위치의 전류 흐름을 제한하는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 스위치는 제 1 전압과 상기 비트라인들 사이에 연결된 제 1 트랜지스터를 포함하고;

상기 제어 회로는 상기 비트라인들이 챠징되는 동안 상기 제 1 트랜지스터의 게이트 전압이 전원 전압보다 낮고 접지보다 높도록 상기 게이트 전압을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 1 전압은 전원 전압이고; 그리고

상기 제 1 트랜지스터는 제 1 PMOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 장치.
제 3 항에 있어서,

상기 제어 회로는,

상기 제1 PMOS 트랜지스터의 게이트와 연결된 출력 단자와;

기준 전압 소오스, 전원 전압 및 접지; 그리고

상기 기준 전압, 상기 전원 전압 및 상기 접지 가운데 하나를 상기 출력 단자와 연결하는 스위치 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 4 항에 있어서,

상기 기준 전압 소오스는 상기 전원 전압과 상기 접지 사이에 직렬로 연결된 제 2 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하고; 그리고

상기 제 2 PMOS 트랜지스터의 게이트와 드레인은 공통으로 연결되고, 상기 제 2 PMOS 트랜지스터의 게이트와 드레인으로부터 제공되는 기준 전압에 의해서 상기 스위치 회로가 상기 기준 전압을 상기 출력 단자에 연결할 때, 상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류가 상기 제2 PMOS 트랜지스터의 전류를 미러하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 1 전압은 접지이고; 그리고

상기 제 1 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 비휠발성 메모리 장치.
제 2 항에 있어서,

상기 제어 회로는 제 1 전압, 제 2 전압, 그리고 제 3 전압 가운데 하나를 선택해서 상기 제 1 트랜지스터의 게이트와 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 7 항에 있어서,

상기 제 1 전압은 상기 제 1 트랜지스터를 통해 흐르는 전류를 제한하고;

상기 제 2 전압은 상기 제 1 트랜지스터를 턴 온시키고; 그리고

상기 제 3 전압은 상기 제 1 트랜지스터를 턴 온시키는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2 항에 있어서,

상기 바이어스 회로는 제 2 전압과 상기 비트라인들 사이에 연결되는 제 2 트랜지스터를 더 포함하고; 그리고

상기 제어 회로는, 상기 비트라인들이 디스챠징될 때 상기 제 2 트랜지스터를 통해 흐른 전류가 상기 제 2 트랜지스터의 포화 전류보다 적도록 상기 제 2 트랜지스터의 게이트를 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 비트라인들은 교대로 배열된 짝수 번째 비트라인들과 홀수 번째 비트라인들을 포함하며;

상기 바이어스 회로는 상기 짝수 번째 비트라인들이 상기 전압으로 동시에 챠징될 때 그리고 상기 홀수 번째 비트라인들이 상기 전압으로 동시에 챠징될 때 전류 흐름을 제한하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 비휘발성 메모리는 낸드형 플래시 메모리인 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 스위치는 제 1 전압과 상기 비트라인들 사이에 연결된 제 1 트랜지스터를 포함하고;

상기 제어 회로는 상기 비트라인들을 챠징하는 동안 상기 트랜지스터가 기준 전류를 미러한 전류를 전도하도록 상기 제 1 트랜지스터의 게이트 전압을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 1 항에 있어서,

상기 바이어스 회로를 통해 상기 비트라인들과 연결된 페이지 버퍼를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
비휘발성 메모리에 있어서:

셀 어레이와;

가상 전원 노드와;

상기 가상 전원 노드와 상기 셀 어레이 내의 비트라인들의 접속을 제어하고, 상기 가상 전원 노드와 연결된 비트라인들을 챠징 또는 디스챠징하는 접속 회로와;

상기 가상 전원 노드와 전원 전압 사이에 연결된 PMOS 트랜지스터와;

상기 가상 전원 노드와 접지 사이에 연결된 NMOS 트랜지스터; 그리고

제 1 제어 신호를 상기 PMOS 트랜지스터의 게이트로 제공하기 위해 그리고 제 2 제어 신호를 상기 NMOS 트랜지스터의 게이트로 제공하기 위해 연결되는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서,

상기 제어 회로는 제 1 기준 전압의 소오스와 상기 제 1 제어 신호를 출력하는 제 1 노드 사이에 연결된 제 1 스위치를 포함하되;

상기 제 1 스위치가 활성화되면 상기 제 1 제어 신호는 제 1 기준 전압으로되고; 그리고

상기 제 1 기준 전압은 상기 PMOS 트랜지스터의 게이트로 인가되어서 상기 PMOS 트랜지스터가 피크 전류를 감소시키도록 하는 것을 특징으로 하는 비휘발성 메모리.
제 15 항에 있어서,

상기 제어 회로는 제 2 기준 전압의 소오스와 상기 제 2 제어 신호가 출력되는 제 2 노드 사이에 연결된 제 2 스위치를 더 포함하되;

상기 제 2 스위치가 활성화되면 상기 제 2 제어 신호가 제 2 기준 전압으로 되며; 그리고

상기 제2 기준 전압은 상기 NMOS 트랜지스터의 게이트로 인가되어서 상기 NMOS 트랜지스터가 불포화 전류를 전도하도록 하는 것을 특징으로 하는 비휘발성 메모리.
제 16 항에 있어서,

상기 제 1 기준 전압의 소오스는,

상기 전원 전압과 연결된 소오스 및 공통으로 연결된 게이트와 드레인을 가지는 제 2 PMOS 트랜지스터와;

상기 제 1 기준 전압은 상기 제 2 PMOS 트랜지스터의 게이트로부터 출력되고; 그리고

상기 제 2 PMOS 트랜지스터의 드레인과 연결된 드레인, 접지과 연결된 소오스, 그리고 상기 제 2 기준 전압을 받아들이는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리.
제 16 항에 있어서,

상기 제어 회로는,

상기 전원 전압과 접지 사이에 직렬로 연결된 제 1의 한쌍의 트랜지스터들; 및

상기 전원 전압과 접지 사이에 연결된 제 2의 한쌍의 트랜지스터들을 더 포함하되;

상기 제 1 노드는 상기 제 1의 한쌍의 트랜지스터들 사이의 연결 노드이며;

상기 제 2 노드는 상기 제 2의 한쌍의 트랜지스터들 사이의 연결 노드인 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서,

상기 셀 어레이는 제 1의 복수의 비트라인들과 제 2의 복수의 비트라인들을 포함하되;

상기 제 1의 복수의 비트라인들은 상기 제 2의 복수의 비트라인들과 교대로 배열되고; 그리고

상기 접속 회로는 상기 가상 전원 노드와 상기 제 1의 복수의 비트라인들 사이에 연결된 제 1의 복수의 트랜지스터들과 상기 가상 전원 노드와 상기 제 2의 복수의 비트라인들 사이에 연결된 제 2의 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서,

페이지 버퍼와;

상기 페이지 버퍼와 상기 셀 어레이의 상기 비트라인들 사이에 연결된 복수의 NMOS 트랜지스터들; 그리고

상기 페이지 버퍼가 하나 또는 그 이상의 비트라인들을 디스챠지할 때 상기 NMOS 트랜지스터들이 불포화 전류를 전도하도록 제어하는 제어 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
비휘발성 메모리를 프로그래밍하는 방법에 있어서:

복수의 비트라인들을 제 1 전압으로 프리챠지하는 단계와;

상기 프리챠징 단계는 전원 전압과 복수의 비트라인들 사이에 연결된 스위치를 통하여 상기 복수의 비트라인들로 흐르는 피크 전류를 제한하기 위해 상기 스위치가 동작하는 단계를 포함하며; 그리고

하나 또는 그 이상의 선택된 메모리 셀들을 프로그램하기 위해서 제 2 전압을 선택된 워드라인으로 인가하는 단계를 포함하되;

상기 비트라인들 가운데 하나 및 선택된 워드라인과 연결된 메모리 셀의 프로그래밍을 방지하기 위해 상기 비트라인의 상기 제 1 전압은 유지되는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 21 항에 있어서,

상기 스위치는 트랜지스터를 포함하며, 상기 스위치의 동작 단계는 상기 트랜지스터가 상기 트랜지스터의 포화 전류보다 적은 전류를 전도하도록 제어하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 21 항에 있어서,

상기 스위치는 트랜지스터를 포함하며, 상기 스위치의 동작 단계는 상기 트랜지스터를 통하여 흐르는 전류를 제한하기 위해 전류 미러 회로에 상기 트랜지스터를 연결하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 21 항에 있어서,

상기 프리챠징 단계는 선택된 워드라인과 연결된 메모리 셀들과 연결된 모든 비트라인들을 챠지하는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 24 항에 있어서,

선택된 상기 비트라인들의 세트를 디스챠지하는 단계를 더 포함하되,

상기 선택된 비트라인들의 세트는 프로그램될 메모리 셀과 연결된 비트라인인 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 25 항에 있어서,

상기 디스챠징 단계는,

상기 트랜지스터가 상기 트랜지스터의 포화 전류보다 적은 전류를 전도하도록 상기 선택된 비트라인들로부터의 전류를 전도해서 상기 트랜지스터가 동작하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 21 항에 있어서,

상기 프리챠징 단계는 비선택된 비트라인들 만을 챠지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 21 항에 있어서,

상기 제 1전압은 상기 전원 전압보다 낮은 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
비휘발성 메모리를 프로그래밍하는 방법에 있어서:

PMOS 트랜지스터를 통하여 흐르는 전류를 이용하여 어레이 내의 선택된 비트라인들과 비선택된 비트라인들을 제 1 전압으로 프리챠지하는 단계와;

상기 PMOS 트랜지스터는 상기 선택 및 비선택된 비트라인들을 통해 흐르는 전류를 제한하기 위해 제어되는 게이트 전압을 가지며;

상기 비선택된 비트라인들은 상기 선택된 비트라인들과 교대로 배열되며;

상기 선택된 비트라인들과 데이터 래치들 사이에 연결된 복수의 NMOS 트랜지스터들을 통하여 대응하는 데이터 래치들로 상기 선택된 비트라인들을 디스챠징하는 단계와;

상기 디스챠징 단계에서, 상기 NMOS 트랜지스터들의 게이트 전압들은 상기 NMOS 트랜지스터들을 통해 흐르는 전류를 제한하기 위해 제어되고; 그리고

선택된 워드라인과 연결된 하나 또는 그 이상의 선택된 메모리 셀들을 프로그램하기 위해서 상기 선택된 워드라인으로 제 2 전압을 인가하는 단계를 포함하되;

상기 비트라인들 가운데 하나와 선택된 워드라인과 연결된 메모리 셀의 프로그램을 방지하기 위해 상기 비트라인은 상기 제 1 전압으로 유지되는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.
제 29 항에 있어서,

상기 디스챠징 단계에서 상기 NMOS 트랜지스터들은 상기 트랜지스터의 포화 전류보다 적은 전류를 전도하도록 바이어스되는 것을 특징으로 하는 비휘발성 메모리의 프로그래밍 방법.