CN112071349A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制数据的误读的半导体存储装置。一实施方式的半导体存储装置具备：第1存储单元及第2存储单元，被串联连接；第1字线，连接于所述第1存储单元；第2字线，连接于所述第2存储单元；以及控制电路。所述控制电路是以如下方式构成，即，对所述第1字线施加第1电压并且对所述第2字线施加第2电压而对第1节点充电，基于所述充电后的第1节点的电压对第2节点充电，对所述第1字线施加第3电压并且对所述第2字线施加所述第2电压而将所述第2节点放电，基于所述充电且所述放电后的所述第2节点的电压从所述第1存储单元读出数据。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-108754号(申请日：2019年6月11日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为能够非易失地存储数据的半导体存储装置，已知有NAND(Not And，与非)型闪存。
发明内容
实施方式提供一种能够抑制数据的误读的半导体存储装置。
一实施方式的半导体存储装置具备：第1存储单元及第2存储单元，被串联连接；第1字线，连接于所述第1存储单元；第2字线，连接于所述第2存储单元；以及控制电路。所述控制电路是以如下方式构成，即，对所述第1字线施加第1电压并且对所述第2字线施加第2电压而对第1节点充电，基于所述充电后的第1节点的电压对第2节点充电，对所述第1字线施加第3电压并且对所述第2字线施加所述第2电压而将所述第2节点放电，基于所述充电且所述放电后的所述第2节点的电压从所述第1存储单元读出数据。
附图说明
图1是用以说明包含第1实施方式的半导体存储装置的存储器系统的框图。
图2是用以说明第1实施方式的半导体存储装置的存储单元阵列的部分的电路图。
图3是用以说明第1实施方式的半导体存储装置的存储单元阵列的部分的电路图。
图4是用以说明作为与图3对应的存储单元阵列的部分的存储器柱的剖视图。
图5是沿着图4的V-V线的存储器柱的剖视图。
图6是用以说明第1实施方式的半导体存储装置的存储单元晶体管的数据与阈值电压分布的概念图。
图7是用以说明第1实施方式的半导体存储装置的存储单元阵列与感测放大器的连接关系的电路图。
图8是用以说明第1实施方式的半导体存储装置的感测放大器的电路图。
图9是用以说明第1实施方式的半导体存储装置中的读出动作的流程图。
图10是用以说明第1实施方式的半导体存储装置中的下位读出动作的例子的时序图。
图11是用以说明第1实施方式的半导体存储装置中的读出动作中感测节点的初始设定处理的示意图。
图12是用以说明第1实施方式的半导体存储装置中的读出动作中参考电流的复制处理的示意图。
图13是用以说明第1实施方式的半导体存储装置中的读出动作时流经存储器柱内的参考电流的示意图。
图14是用以说明第1实施方式的半导体存储装置中的读出动作中利用参考电流进行的感测节点的充电动作的示意图。
图15是用以说明第1实施方式的半导体存储装置中的读出动作中利用读出电流进行的感测节点的放电动作的示意图。
图16是用以说明第1实施方式的半导体存储装置中的读出动作时流经存储器柱内的读出电流的示意图。
图17是用以说明第1实施方式的半导体存储装置中的上位读出动作的例子的时序图。
图18是用以说明第1实施方式的半导体存储装置中的上位读出动作的另一例子的时序图。
图19是用以说明第2实施方式的半导体存储装置中的读出动作的流程图。
图20是用以说明第2实施方式的半导体存储装置中的下位读出动作的例子的时序图。
图21是用以说明第2实施方式的半导体存储装置中的读出动作中感测节点的初始设定处理的示意图。
图22是用以说明第3实施方式的半导体存储装置中的下位读出动作的例子的时序图。
图23是用以说明第3实施方式的半导体存储装置中的读出动作中感测节点的初始设定处理的示意图。
图24是用以说明第4实施方式的半导体存储装置中的读出动作的流程图。
图25是用以说明第4实施方式的半导体存储装置中的下位读出动作的例子的时序图。
图26是用以说明第4实施方式的半导体存储装置中的读出动作中利用参考电流及读出电流进行的感测节点的充电及放电动作的示意图。
图27是用以说明第1变化例至第4变化例的半导体存储装置中的下位读出动作的例子的时序图。
图28是用以说明第1变化例的半导体存储装置中的读出动作时流经存储器柱内的参考电流的示意图。
图29是用以说明第2变化例的半导体存储装置中的读出动作时流经存储器柱内的参考电流的示意图。
图30是用以说明第3变化例的半导体存储装置中的读出动作时流经存储器柱内的参考电流的示意图。
图31是用以说明第4变化例的半导体存储装置中的读出动作时流经存储器柱内的参考电流的示意图。
具体实施方式
以下，参考附图对实施方式进行说明。附图是示意性或概念性的，各附图的尺寸及比率等未必与实物相同。本发明的技术思想不由构成要素的形状、构造、配置等特定。
此外，在以下说明中，对具有大致相同功能及构成的构成要素标注相同符号。构成参考符号的文字之后的数字用于对通过包含相同文字的参考符号来参考，且具有相同构成的要素相互进行区分。在无需对由包含相同文字的参考符号所表示的要素相互进行区分的情况下，这些要素通过仅包含相同文字的参考符号来参考。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，以具备NAND型闪存作为半导体存储装置的存储器系统为例而列举进行说明。
1.1构成
首先，对本实施方式的存储器系统的构成进行说明。
1.1.1存储器系统
首先，使用图1对本实施方式的存储器系统的整体构成进行说明。
如图1所示，存储器系统1具备半导体存储装置(NAND型闪存)100及存储器控制器200。NAND型闪存100与存储器控制器200例如也可通过它们的组合而构成一个半导体装置，作为它的例子，可列举SDTM(secure digital，安全数字)卡之类的存储卡、或SSD(solidstate drive，固态驱动器)等。另外，存储器控制器200例如也可为SoC(system on chip，系统级芯片)等。
NAND型闪存100具备多个存储单元，非易失地存储数据。存储器控制器200通过NAND总线连接于NAND型闪存100，且通过主机总线连接于主机设备300。而且，存储器控制器200对NAND型闪存100进行控制，另外，响应从主机设备300接收的命令，访问NAND型闪存100。主机设备300例如为数字相机或个人计算机等，主机总线例如为适应SDTM接口的总线。NAND总线进行适应NAND接口的信号的收发。
1.1.2存储器控制器的构成
紧接着，使用图1对存储器控制器200的构成的详情进行说明。如图1所示，存储器控制器200具备主机接口电路210、存储器(RAM)220、处理器(CPU(Central ProcessingUnit，中央处理器))230、缓冲存储器240、NAND接口电路250、及ECC(Error Checking andCorrecting，差错检验与纠正)电路260。
主机接口电路210经由主机总线而与主机设备300连接，将从主机设备300接收的命令及数据分别传输到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传输到主机设备300。
处理器230对存储器控制器200整体的动作进行控制。例如，处理器230从主机设备300接收写入命令时，响应该命令，对NAND接口电路250发布写入指令。读出动作及删除动作时也相同。另外，处理器230执行耗损平均等用以管理NAND型闪存100的各种处理。此外，以下所说明的存储器控制器200的动作可通过处理器执行软件(固件)来实现，或者也可由硬件来实现。
NAND接口电路250经由NAND总线而与NAND型闪存100连接，负责与NAND型闪存100的通信。而且，NAND接口电路250基于从处理器230接收的命令，将各种信号发送到NAND型闪存100，另外，将它从NAND型闪存100接收。
缓冲存储器240暂时存储写入数据或读出数据。
存储器220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等半导体存储器，用作处理器230的作业区域。而且，存储器220存储用以管理NAND型闪存100的固件或各种管理表等。
ECC电路260进行与存储在NAND型闪存100的数据相关的错误检测及错误订正动作。也就是说，ECC电路260在写入数据时，产生错误订正符号，并将它赋予到写入数据，在读出数据时，对它进行解码。
1.1.3NAND型闪存的构成
接下来，对NAND型闪存100的构成进行说明。如图1所示，NAND型闪存100具备存储单元阵列110、行解码器120、驱动器130、感测放大器模块140、指令寄存器150、地址寄存器160、及定序器170。
存储单元阵列110具备包含与行及列建立对应关系的多个非易失性的存储单元的多个区块BLK。而且，存储单元阵列110存储由存储器控制器200给出的数据。
行解码器120选择区块BLK中的任一个，进而选择所选择的区块BLK中的行向。
驱动器130经由行解码器120对所选择的区块BLK供给电压。
数据的读出动作时或验证动作时，感测放大器模块140感测存储单元阵列110内的存储单元晶体管的阈值电压，并进行用来产生读出数据DAT所需的运算。然后，将该读出数据DAT输出到存储器控制器200。数据的写入动作时，将从存储器控制器200接收的写入数据DAT传输到存储单元阵列110。
指令寄存器150存储从存储器控制器200接收的指令CMD。地址寄存器160存储从存储器控制器200接收的地址ADD。地址ADD例如包含区块地址BA、页地址PA、及列地址CA。例如，区块地址BA、页地址PA、及列地址CA分别用于区块BLK、字线、及位线的选择。
定序器170基于存储在指令寄存器150及地址寄存器160的各种信息对NAND型闪存100整体的动作进行控制。
1.1.4存储单元阵列的构成
接下来，对本实施方式的存储单元阵列110的构成进行说明。
1.1.4.1电路构成
使用图2及图3对存储单元阵列110的电路构成进行说明。图2是区块BLK的概略性电路图，图3对图2所示的电路图的部分详细进行说明。
首先，参考图2，对区块BLK的电路构成的概略进行说明。区块BLK例如为数据的删除单位，存储在同一区块BLK内所包含的存储单元晶体管的数据被一次删除。
如图2所示，区块BLK例如包含4个串组件SU(SU0、SU1、SU2及SU3)。另外，各个串组件SU例如包含2个子串组件SSU(SSUa及SSUb)。各个子串组件SSU包含多个存储器串MS。以下，在对子串组件SSUa的存储器串MS与子串组件SSUb的存储器串MS进行区分的情况下，将各个存储器串称为存储器串MSa及MSb。另外，对于其它构成及配线等，也视需要对与子串组件SSUa对应的标注“a”作为下标，对与子串组件SSUb对应的标注“b”作为下标，来相互区分。
各个存储器串MS包含例如8个存储单元晶体管MC(MCO～MC7)以及选择晶体管ST1及ST2。存储单元晶体管MC具备控制栅极及电荷蓄积层，非易失地存储数据。而且，存储单元晶体管MC串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
串组件SU0～SU3的每一个的子串组件SSUa中所包含的选择晶体管STa1的栅极分别连接于选择栅极线SGDa(SGDa0～SGDa3)。串组件SU0～SU3的每一个的子串组件SSUb中所包含的选择晶体管STb1的栅极分别连接于选择栅极线SGDb(SGDb0～SGDb3)。选择栅极线SGDa0～SGDa3及SGDb0～SGDb3是由行解码器120独立控制。
另外，同一区块BLK内的子串组件SSUa中所包含的选择晶体管STa2的栅极例如共通连接于选择栅极线SGSa，同一区块BLK内的子串组件SSUb中所包含的选择晶体管STb2的栅极例如共通连接于选择栅极线SGSb。选择栅极线SGSa及SGSb例如可共通连接，也可独立控制。
另外，同一区块BLK内的子串组件SSUa中所包含的存储单元晶体管MCa(MCa0～MCa7)的控制栅极分别共通连接于字线WLa(WLa0～WLa7)。另一方面，子串组件SSUb中所包含的存储单元晶体管MCb(MCb0～MCb7)的控制栅极分别共通连接于字线WLb(WLb0～WLb7)。字线WLa及WLb是由行解码器120独立控制。
进而，在存储单元阵列110内位于同一列的存储器串MS的选择晶体管ST1的漏极共通连接于位线BL(BL1～BLm，其中m为2以上的自然数)。也就是说，位线BL跨及多个串组件SU将存储器串MSa及MSb的组共通连接。进而，多个选择晶体管ST2的源极共通连接于源极线CELSRC。
也就是说，子串组件SSU是分别连接于不同的位线BL且连接于同一选择栅极线SGD的多个存储器串MS的集合体。将子串组件SSU中的共通连接于同一字线WL的存储单元晶体管MC的集合体也称为单元组件CU。另外，区块BLK是相互共用多个字线WL的多个子串组件SSU的集合体。进而，存储单元阵列110是相互共用多个位线BL的多个区块BLK的集合体。
接下来，参考图3，对在某一串组件SU内并联连接于同一位线BL的存储器串MSa及MSb的电路构成详细叙述。在以下与图3相关的说明中，存储器串MSa及MSb在某一串组件SU内并联连接于同一位线BL。
如上所述，存储器串MSa及MSb在两端部将电流路径电连接。除此以外，如图3所示，存储器串MSa及MSb在内部将电流路径电连接。具体来说，选择晶体管STa1和存储单元晶体管MCa7之间的电流路径与选择晶体管STb1和存储单元晶体管MCb7之间的电流路径电连接。彼此相邻的存储单元晶体管MCak和MCa(k+1)之间的电流路径与彼此相邻的存储单元晶体管MCbk和MCb(k+1)之间的电流路径电连接(0≦k≦7)。存储单元晶体管MCa0和选择晶体管STa2之间的电流路径与存储单元晶体管MCb0和选择晶体管STb2之间的电流路径电连接。
1.1.4.2截面构造
接下来，对存储单元阵列110的截面构造进行说明。此外，在以下说明中，将沿着半导体基板的平面称为XY平面，在XY平面内X轴与Y轴相互交叉。位线BL沿着X轴延伸。另外，将与XY平面垂直的轴称为Z轴，将在半导体基板积层各种材料的方向称为上方向或积层方向。例如，X轴与Y轴正交，XYZ坐标系是由右手坐标系表示。
存储单元阵列110形成于在半导体基板上方依序积层有与选择栅极线SGS、字线WL、及选择栅极线SGD对应的配线的积层体内。例如，在该积层体内，形成沿着Z轴延伸的存储器柱作为与参考图3所说明的存储器串MSa及MSb的组对应的构造。
图4是用以说明作为与图3所示的存储器串MSa及MSb的组对应的构造的存储器柱的剖视图。图5是沿着图4的V-V线的剖视图。此外，在图4中，为了便于说明，适当省略积层绝缘膜。
首先，参考图4对存储器柱MP的沿着XY平面的截面构成进行说明。在图4中，图示包含某一串组件SU内的存储器柱MP、及连接于该存储器柱MP的作为各种配线而发挥功能的多个导电体层的构成。
如图4所示，在半导体基板20的上方设置作为源极线CELSRC而发挥功能的导电体层21。导电体层21包含导电材料，例如使用添加有杂质的n型半导体或金属材料。另外，例如导电体层21也可为半导体层与金属层的积层构造。此外，也可在半导体基板20与导电体层21之间设置行解码器120及感测放大器模块140等电路。
在导电体层21的上方以相互沿着Z轴隔开的方式介置多个未图示的绝缘体层依序积层有作为选择栅极线SGS而发挥功能的导电体层22、作为字线WL0～WL7而发挥功能的8层导电体层23、及作为选择栅极线SGD而发挥功能的导电体层24。
导电体层22～24包含导电材料，例如使用添加有杂质的n型半导体或p型半导体或者金属材料。例如，使用氮化钛(TiN)/钨(W)的积层构造作为导电体层22～24。氮化钛(TiN)例如作为用于在通过CVD(chemical vapor deposition，化学气相沈积)成膜钨(W)时防止钨(W)与氧化硅(SiO2)发生反应的障壁层、或用于提高钨(W)的密接性的层而发挥功能。
在导电体层24的上方介隔绝缘体层(未图示)设置导电体层25。导电体层25沿着Y轴延伸，沿着X轴呈线状配置多个，且分别用作位线BL。导电体层25例如包含铜(Cu)。
存储器柱MP沿着Z轴延伸设置，且贯通导电体层22～24，底面到达导电体层21。导电体层22～24由存储器柱MP及从该存储器柱MP沿着Y轴延伸的绝缘体层(未图示)分别断离为导电体层22a与22b、23a与23b、及24a与24b。也就是说，在同一层内，导电体层22a与22b、23a与23b、或24a与24b由该未图示的绝缘体层及存储器柱MP相互电切割。该未图示的绝缘体层也被称为存储沟槽。
另外，存储器柱MP包含核心层30、半导体层31、隧道绝缘膜32、电荷蓄积层33a及33b、区块绝缘膜34a及34b、以及上覆层35。
核心层30沿着Z轴延伸设置。核心层30的上端包含在比导电体层24更上方的层，核心层30的下端例如包含在设置有导电体层21的层内。核心层30例如包含氧化硅(SiO2)。
半导体层31覆盖核心层30的底面及侧面。半导体层31的上端包含在比核心层30的上端更上层，半导体层31的下端与导电体层21接触。半导体层31例如包含多晶硅。
隧道绝缘膜32除导电体层21与半导体层31接触的部分以外，覆盖半导体层31的侧面及底面。隧道绝缘膜32例如包含氧化硅(SiO2)。
在设置导电体层22a～24a的每一层中，电荷蓄积层33a设置在隧道绝缘膜32与区块绝缘膜34a之间。区块绝缘膜34a在各个电荷蓄积层33a与导电体层22a～24a之间沿着Z轴以连续膜的形式设置。区块绝缘膜34a例如除隧道绝缘膜32与各个电荷蓄积层33a接触的部分以外，覆盖同一存储器柱MP内的所有电荷蓄积层33a。
在设置导电体层22b～24b的每一层中，电荷蓄积层33b设置在隧道绝缘膜32与区块绝缘膜34b之间。区块绝缘膜34b在各个电荷蓄积层33b与导电体层22b～24b之间沿着Z轴以连续膜的形式设置。区块绝缘膜34b例如除隧道绝缘膜32与各个电荷蓄积层33b接触的部分以外，覆盖同一存储器柱MP内的所有电荷蓄积层33b。
电荷蓄积层33a及33b例如包含多晶硅或金属材料。区块绝缘膜34a及34b例如包含氧化硅(SiO2)。也可在电荷蓄积层33a与区块绝缘膜34a之间、及电荷蓄积层33b与区块绝缘膜34b之间还设置高介电常数(High-k)材料。高介电常数材料例如包含氧化硅铪(HfSiO)，具有提高区块绝缘膜34a及34b的特性的功能。
上覆层35覆盖核心层30的上表面，与核心层30上方的半导体层31的内壁部分接触。上覆层35例如包含多晶硅。
在存储器柱MP的半导体层31及上覆层35的上表面设置作为柱状接点CP而发挥功能的导电体层36。各个导电体层36的上表面是与对应的1个导电体层25接触而电连接。
接下来，参考图5对存储器柱MP的沿着XY平面的截面构成进行说明。在图5中，示出在字线WLa及WLb与字线WLa及WLb之间形成的存储器柱MP及存储沟槽MT。
如图5所示，存储器柱MP在XY平面内设置在作为存储沟槽MT而发挥功能的绝缘体层41、及沿着Y轴夹着该绝缘体层41的2个导电体层23a与23b内。具体来说，例如，存储器柱MP在XY平面内具有将绝缘体层41断离，并且与导电体层23a及23b的每一个接触的大致矩形的形状。
核心层30设置在存储器柱MP的中央部，半导体层31包围核心层30的侧面。隧道绝缘膜32包围半导体层31的侧面。隧道绝缘膜32的侧面中的沿着X轴排列的2个侧面与绝缘体层41接触。
电荷蓄积层33a设置在隧道绝缘膜32的沿着Y轴排列的2个侧面中导电体层23a侧的侧面上。区块绝缘膜34a设置在电荷蓄积层33a与导电体层23a之间。
电荷蓄积层33b设置在隧道绝缘膜32的沿着Y轴排列的2个侧面中导电体层23b侧的侧面上。区块绝缘膜34b设置在电荷蓄积层33b与导电体层23b之间。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层22a交叉的部分作为选择晶体管STa2而发挥功能，存储器柱MP与导电体层22b交叉的部分作为选择晶体管STb2而发挥功能。存储器柱MP与导电体层23a交叉的部分作为存储单元晶体管MCa而发挥功能，存储器柱MP与导电体层23b交叉的部分作为存储单元晶体管MCb而发挥功能。存储器柱MP与导电体层24a交叉的部分作为选择晶体管STa1而发挥功能，存储器柱MP与导电体层24b交叉的部分作为选择晶体管STb1而发挥功能。
也就是说，半导体层31用作选择晶体管STa1及STb1、存储单元晶体管MCa及MCb、以及选择晶体管STa2及STb2的每一个的信道及阱区域。电荷蓄积层33a用作存储单元晶体管MCa以及选择晶体管STa1及STa2的浮动栅极，电荷蓄积层33b用作存储单元晶体管MCb以及选择晶体管STb1及STb2的浮动栅极。由此，各个存储器柱MP例如作为2个存储器串MSa与MSb的组而发挥功能。
此外，以上所说明的存储单元阵列110的构造仅为一例，存储单元阵列110也可具有其它构造。例如，导电体层23的个数是基于能够设计为任意条数的字线WL的条数。也可对选择栅极线SGS及SGD分别分配任意个数的导电体层22及24。在对选择栅极线SGS分配多层导电体层22的情况下，也可对该多层导电体层22的每一个相互使用导电体。也可在最下层的字线WL与选择栅极线SGS之间、及最上层的字线WL与选择栅极线SGD之间设置作为虚设字线(未图示)而发挥功能的任意个数的导电体层。存储器柱MP与导电体层25之间可经由2个以上的接点电连接，也可经由其它配线电连接。存储沟槽MT内也可包含多种绝缘体。
1.1.5存储单元晶体管的阈值电压分布
接下来，对存储单元阵列110内的存储单元晶体管MC的阈值电压分布进行说明。
在本实施方式中，1个存储单元晶体管MC例如可存储2比特数据。将该2比特数据从下位比特起分别称为下位(Lower)比特及上位(Upper)比特。而且，将由属于同一单元组件CU的存储单元存储的下位比特的集合称为下位页，将上位比特的集合称为上位页。也就是说，对1个子串组件SSU内的1条字线WL(1个单元组件CU)分配2页，包含8条字线WL的子串组件SSU具有与16页相应的容量。或者换句话说，“页”也可定义为形成于单元组件CU的存储器空间的一部分。数据的写入及读出也可对该页的每一个或单元组件CU的每一个进行。另一方面，如上所述，数据的删除是以区块BLK为单位进行。
图6是表示写入动作后的存储单元阵列110内的各存储单元晶体管MC的阈值电压分布的图表。
如上所述，存储单元晶体管MC可存储2比特数据。也就是说，存储单元晶体管MC可通过写入动作根据阈值电压获取4个状态。将该4个状态从阈值电压较低的状态起依序称为“Er”状态、“A”状态、“B”状态、及“C”状态。
“Er”状态的存储单元晶体管MC的阈值电压为电压Vbb以上，且未达电压VA(＞Vbb)，相当于数据的删除状态。电压Vbb例如为负电压(＜0V)，是能够在NAND型闪存100内产生的最低电压。电压VA例如为0V以上的电压。
“A”状态的存储单元晶体管MC的阈值电压为电压VA以上，且未达电压VB(＞VA)。“B”状态的存储单元晶体管MC的阈值电压为电压VB以上，且未达电压VC(＞VB)。“C”状态的存储单元晶体管MC的阈值电压为电压VC以上，且未达电压VREAD(＞VC)。在这样分布的4个状态中，“C”状态为阈值电压最高的状态。电压VA～VC也可统称为“读出电压Vcgrv”或简称为“读出电压”。
电压VREAD例如为无关于所存储的数据而使存储单元晶体管MC接通的电压，读出动作时施加于非读出对象的字线WL，且高于读出电压Vcgrv。
所述阈值电压分布是通过写入包含所述下位比特及上位比特的2比特(2页)数据来实现。也就是说，所述“Er”状态到“C”状态与下位比特及上位比特的关系如下。
“Er”状态：“11”(按“上位/下位”的顺序记载)
“A”状态：“01”
“B”状态：“00”
“C”状态：“10”
这样一来，在阈值电压分布中，在与相邻的2个状态对应的数据间仅2比特中的1比特发生变化。
读出下位比特时，只要使用相当于下位比特的值(“0”或(or)“1”)发生变化的边界的电压即可，该情况在上位比特中也相同。
也就是说，下位页读出包括将对“A”状态与“B”状态进行区分的电压VB用作读出电压的动作BR。上位页读出包括将对“Er”状态与“A”状态进行区分的电压VA用作读出电压的动作AR、及将对“B”状态与“C”状态进行区分的电压VC用作读出电压的动作CR。
1.1.5感测放大器模块的构成
接下来，对第1实施方式的半导体存储装置的感测放大器模块的构成进行说明。
图7是用以说明第1实施方式的半导体存储装置的感测放大器模块的构成的一例的框图。如图7所示，感测放大器模块140具备设置在每条位线BL的感测放大器组件SAU(SAU0、SAU1、…、SAU(m－1))。
各个感测放大器组件SAU具备感测放大器SA、以及锁存电路SDL、ADL及XDL。
感测放大器SA是通过利用对应的位线BL的电压或电流感测存储单元晶体管MC的阈值电压而读出数据，并且根据写入数据对位线BL施加电压。也就是说，感测放大器SA直接控制位线BL。而且，读出动作时，例如利用定序器170对感测放大器SA提供信号STB。感测放大器SA在断定信号STB的时点确定读出数据，并将它存储在锁存电路SDL中。
锁存电路SDL暂时存储由感测放大器SA读出的读出数据及由感测放大器SA写入的写入数据。如下所述，在感测放大器组件SAU中，感测放大器SA包含节点SEN，锁存电路SDL、ADL及XDL通过总线DBUS连接。
感测放大器模块140中的数据的输入输出是经由锁存电路XDL进行。也就是说，从存储器控制器200接收的数据在经由输入输出用的总线XBUS传输到锁存电路XDL之后，经由总线DBUS发送到锁存电路SDL及ADL或感测放大器SA。另外，锁存电路SDL及ADL或感测放大器SA的数据在经由总线DBUS传输到锁存电路XDL之后，经由总线XBUS发送到存储器控制器200。
图8是用以说明第1实施方式的半导体存储装置的感测放大器组件的构成的一例的电路图。在图8中，感测放大器模块140内的感测放大器组件SAU中的感测放大器SA的电路构成与感测放大器SA及各种锁存电路SDL、ADL、XDL的连接关系作为一例而示出。
如图8所示，感测放大器SA包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、Tr11、Tr12及Tr13、以及电容器C1及C2。例如，晶体管Tr1～Tr3、Tr5、Tr6、Tr8～Tr13具有n型极性，晶体管Tr4及Tr7具有p型极性。
晶体管Tr1～Tr13也可分别具有不同的阈值电压。在以后的说明中，使具有n型极性的晶体管Tr1～Tr3、Tr5、Tr6及Tr8～Tr13为接通状态的信号有时无关于其大小而称为“H(高(High))”电平，使它为断开状态的信号有时无关于其大小而称为“L(低(Low))”电平。另外，使具有p型极性的晶体管Tr4及Tr7为接通状态的信号有时无关于其大小而称为“L”电平，使它为断开状态的信号有时无关于其大小而称为“H”电平。
晶体管Tr1包含连接于位线BL的第1端、连接于晶体管Tr2的第1端的第2端、及被供给信号BLS的栅极。晶体管Tr1形成为比感测放大器SA内的其它晶体管Tr2～Tr13更高耐压。
晶体管Tr2包含连接于节点N1的第2端、及被供给信号BLC的栅极。
晶体管Tr3包含连接于节点N1的第1端、连接于节点N2的第2端、及被供给信号BLX的栅极。
晶体管Tr4包含连接于节点N2的第1端、被供给电压VDDSA的第2端、及被供给信号INV_S的栅极。电压VDDSA是用于感测放大器SA的驱动从感测放大器SA的外部供给的电压。
晶体管Tr5包含连接于节点N2的第1端、连接于节点SSRC的第2端、及被供给信号M1的栅极。
晶体管Tr6包含连接于节点SSRC的第1端、连接于节点N3的第2端、及被供给信号M2的栅极。
晶体管Tr7包含连接于节点N3的第1端、被供给电压VDDSA的第2端、及连接于节点SSRC的栅极。
电容器C1包含连接于节点SSRC的第1端、及接地的第2端。
晶体管Tr8包含连接于节点N3的第1端、连接于节点SEN的第2端、及被供给信号SNP的栅极。
晶体管Tr9包含连接于节点N1的第1端、连接于节点SEN的第2端、及被供给信号XXL的栅极。
晶体管Tr10连接于节点VL的第1端、连接于晶体管Tr11的第1端的第2端、及连接于节点SEN的栅极。对节点VL例如供给比电压VDDSA低的电压。
晶体管Tr11包含连接于总线DBUS的第2端、及被供给信号STB的栅极。
晶体管Tr12包含连接于节点SEN的第1端、连接于总线DBUS的第2端、及被供给信号BLQ的栅极。
电容器C2包含连接于节点SEN的第1端、及被供给信号CLK的第2端。
晶体管Tr13包含连接于总线DBUS的第1端、被供给电压VDDSA的第2端、及被供给信号LPC的栅极。
通过如上进行构成，如下所述，感测放大器SA可通过使参考电流及读出电流流向同一存储器柱MP而执行能够抑制数据的误读的读出动作。
1.2动作
然后，对本实施方式的半导体存储装置中的读出动作进行说明。
此外，在以下说明中，针对存储单元晶体管MC、包含该存储单元晶体管MC的存储器串MS、及连接于该存储单元晶体管MC的字线WL，在该存储单元晶体管MC为读出对象的情况下标注“选择”，在非读出对象的情况下标注“非选择”，由此视需要相互区分。
1.2.1流程图
图9是用以说明第1实施方式的半导体存储装置中的读出动作的概要的流程图。图9所示的步骤ST10～ST50例如是通过来自定序器170的指示由感测放大器SA执行。
如图9所示，在步骤ST10中，感测放大器SA在开始读出动作时进行节点SEN的初始设定。具体来说，感测放大器SA以节点SEN的电压成为晶体管Tr10的阈值电压Vtn(Tr10)的方式进行设定。
在步骤ST20中，感测放大器SA使参考电流流向选择存储器串MS，并且将与该参考电流对应的信息复制到感测放大器SA的内部。具体来说，感测放大器SA基于参考电流对节点SSRC充电，并保持参考电流稳定流向选择存储器串MS的状态下的节点SSRC的电压。下文将对参考电流的详情进行叙述。
在步骤ST30中，感测放大器SA基于在步骤ST20中被充电后的节点SSRC的电压在感测放大器SA的内部产生复制而得的参考电流，从而对节点SEN充电。
在步骤ST40中，感测放大器SA使与参考电流不同的读出电流流向选择存储器串MS，并且将节点SEN放电。下文将对读出电流的详情进行叙述。
在步骤ST50中，感测放大器SA基于节点SEN的电压感测选择存储单元晶体管MC的阈值电压，并将该感测的结果存储在锁存电路SDL等中。
通过以上，使用流向选择存储器串MS的参考电流及读出电流从选择存储单元晶体管MC读出数据的动作结束。
1.2.2时序图
接下来，利用时序图对第1实施方式的半导体存储装置中的读出动作的详情进行说明。
1.2.2.1下位页读出的情况
首先，使用图10所示的时序图、及图11～图16所示的示意图对利用动作BR所进行的下位页读出的情况进行说明。
在图11、图12、图14及图15中，示意性地示出读出动作中的感测放大器SA内的电流路径，在图13及图16中，示意性地示出读出动作中的包含选择存储器串MS的存储器柱MP内的电流路径。此外，以下为了便于说明，设为选择存储器串MSa内的存储单元晶体管MCa3而进行说明。
如图10所示，在时刻t1以前，例如除晶体管Tr7以外的感测放大器SA内的所有晶体管Tr1～Tr6及Tr8～Tr13呈断开状态。另外，在时刻t1以后，节点VL以电压VSS(例如0V)接地。
在时刻t1，开始读出动作。定序器170使信号BLQ及LPC为“H”电平而使晶体管Tr12及Tr13为接通状态。由此，节点SEN充电到电压VDDSA，并利用电容器C2将该电压VDDSA保持于节点SEN。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t3之前完成即可，也可不必在时刻t1开始。
在时刻t2，定序器170使信号LPC为“L”电平而使晶体管Tr13为断开状态，并且使信号STB为“H”电平而使晶体管Tr11为接通状态。由此，如图11所示，节点SEN利用经由晶体管Tr12、Tr11及Tr10的电流路径进行放电，并利用电容器C2将晶体管Tr10的阈值电压Vtn(Tr10)保持于节点SEN。
在时刻t3，定序器170使信号STB及BLQ为“L”电平而使晶体管Tr11及Tr12为断开状态，并且使信号BLS、BLC、BLX、M1及M2为“H”电平而使晶体管Tr1～Tr3、Tr5及Tr6为接通状态。由此，如图12所示，参考电流Iref利用经由晶体管Tr7、Tr6、Tr5及Tr3～Tr1的电流路径流向位线BL。此外，在参考电流Iref流动期间，位线BL的电压例如通过信号BLC被箝位到电压VBL。
如图13所示，流向位线BL的参考电流Iref流经包含选择存储器串MSa的存储器柱MP内。如上所述，对选择字线WLa3施加可无关于阈值电压的状态而使存储单元晶体管MC为断开状态的电压Vbb。然而，在选择存储单元晶体管MCa3中，虽然微弱但可能有电流Icell(Vbb)流动。另外，在存储器柱MP内，在与选择存储单元晶体管MCa3并联的电流路径即非选择存储单元晶体管MCb3中，也可能有电流Ibg流动。这样一来，在时刻t3，流向位线BL的参考电流Iref成为流经相互并联的电流路径的电流Icell(Vbb)与电流Ibg的和。
此外，参考电流Iref随着时间的经过而稳定化。伴随于此，感测放大器SA内的节点SSRC的电压充电到电压Vref。
在时刻t4，定序器170使信号M1及M2为“L”电平而使晶体管Tr5及Tr6为断开状态。由此，利用电容器C1将电压Vref保持于节点SSRC，在晶体管Tr7中保持对栅极施加电压Vref的状态(即，使参考电流Iref流动的状态)。另外，定序器170使信号SNP为“H”电平而使晶体管Tr8为接通状态。由此，如图14所示，节点SEN利用经由晶体管Tr7及Tr8流动的参考电流Iref进行充电。如上所述，因为将节点SSRC的电压保持为电压Vref，所以在时刻t4以后，流向节点SEN的参考电流Iref成为固定值。因此，节点SEN的电压在晶体管Tr8为接通状态的期间，以固定的比率进行充电。
另外，控制行解码器120等来对选择字线WLa3供给电压VB，紧接着对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t6之前完成即可，也可不必在时刻t4开始。
此外，定序器170使信号INV_S为“L”电平而使晶体管Tr4为接通状态。由此，位线BL的电压紧接着维持在电压VBL。
在时刻t5，即从时刻t4起经过期间(Tsen+δt)之后，定序器170使信号SNP为“L”电平而使晶体管Tr8为断开状态。由此，如以下所示的式(1)那样，节点SEN利用跨及期间(Tsen+δt)的参考电流Iref充电到电压(Vsen(ref)+α)，并利用电容器C2将该电压(Vsen(ref)+α)保持于节点SEN。
Vsen(ref)+α＝Vtn(Tr10)+Iref×(Tsen+δt)/C2
＝Vtn(Tr10)+(Icell(Vbb)+Ibg)×(Tsen+δt)/C2 (1)
此外，在假设节点SEN的充电期间为Tsen的情况下，节点SEN被充电到电压Vsen(ref)。换句话说，如以下所示的式(2)那样，与跨及期间δt的参考电流Iref相应的节点SEN的上升量为范围α。
α＝(Icell(Vbb)+Ibg)×δt/C2 (2)
在时刻t6，定序器170使信号XXL为“H”电平而使晶体管Tr9为接通状态。由此，如图15所示，开始从节点SEN经由晶体管Tr9、Tr2及Tr1朝向位线BL放电，伴随于此，读出电流Isen流动。在读出电流Isen流动期间，位线BL的电压与参考电流Iref流动的情况相同，通过信号BLC被箝位到电压VBL。
如图16所示，流向位线BL的读出电流Isen流经包含选择存储器串MSa的存储器柱MP内。如上所述，对选择字线WLa3施加接通断开根据阈值电压是否为“B”状态以上而变化的电压VB。因此，在选择存储单元晶体管MCa3中，可能有与选择存储单元晶体管MCa3的阈值电压相应的电流Icell(Vcgrv)流动。另外，与参考电流Iref的情况相同，对非选择字线WLb3施加电压VREAD，所以与参考电流Iref的情况相同，可能有电流Ibg流动。这样一来，在时刻t6，流向位线BL的读出电流Isen成为流经相互并联的电流路径的电流Icell(Vcgrv)与电流Ibg的和。
如上所述，因为位线BL的电压被箝位到电压VBL，所以在时刻t6以后流向节点SEN的读出电流Isen成为固定值。因此，节点SEN的电压在晶体管Tr9为接通状态的期间，以固定的比率进行放电。
在时刻t7，即从时刻t6起经过期间Tsen之后，定序器170使信号INV_S为“H”电平而使晶体管Tr4为断开状态，并且使信号BLS、BLC、BLX及XXL为“L”电平而使晶体管Tr1～Tr3及Tr9为断开状态。由此，如以下所示的式(3)那样，节点SEN利用跨及期间Tsen的读出电流Isen放电到电压Vsen，并利用电容器C2将该电压Vsen保持于节点SEN。
Vsen＝Vsen(ref)+α-Isen×Tsen/C2
＝Vtn(Tr10)+α+(Icell(Vbb)+Ibg)×Tsen/C2-(Icell(Vcgrv)+Ibg)×Tsen/C2
＝Vtn(Tr10)+α+(Icell(Vbb)-Icell(Vcgrv))×Tsen/C2 (3)
此外，电流Icell(Vbb)是流向断开状态的选择存储单元晶体管MCa3的电流，小到可无视的程度。另外，电流Icell(Vcgrv)在选择存储单元晶体管MCa3为接通状态(接通单元)的情况下，为明显的大小，但在断开状态(断开单元)的情况下，小到可无视的程度。因此，选择存储单元晶体管MCa3为接通单元及断开单元的每一种情况下的节点SEN的电压Vsen(on cell)及Vsen(off cell)如以下式(4)及(5)所示。
Figure BDA0002354787700000171
Figure BDA0002354787700000172
这样一来，选择存储单元晶体管MCa3为断开单元的情况下的节点SEN的电压能以比晶体管Tr10的阈值电压Vtn(Tr10)大范围α的方式进行设定。另外，能以构成电压Vsen的项中的范围α以外的项不包括依存于电流Ibg的参数的方式设定电压Vsen。因此，在选择存储单元晶体管MCa3为断开单元的情况下，晶体管Tr10可成为接通状态，在选择存储单元晶体管MCa3为接通单元的情况下，晶体管Tr10可成为断开状态。
其后，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作BR的数据存储在锁存电路SDL中。
通过如上进行动作，使用读出电压VB从选择存储单元晶体管MCa3读出下位数据的动作结束。
1.2.2.2上位页读出的情况
接下来，使用图17所示的时序图，对利用动作AR及CR所进行的上位页读出的情况进行说明。此外，图17与图10对应，时刻t1～t3为止的时序图与图10相同，因此省略图示。另外，在图17中，为了便于说明，将与信号LPC、BLQ及INV_S、以及节点VL相关的时序图省略。
首先，执行基于动作AR的处理。如图17所示，时刻t3及时刻t3后续的t10～t13为止的动作除了对选择字线WL施加的电压为电压VA的方面以外，与图10所示的时刻t3～t7为止的动作相同。而且，在时刻t13以后的期间，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作AR的数据存储在锁存电路SDL中。
然后，执行基于动作CR的处理。
在时刻t14，感测放大器SA将节点SSRC的电压重设5为电压VSS，并且将节点SEN再次充电到电压VDDSA。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，紧接着对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t16之前完成即可，也可不必在时刻t14开始。
在时刻t15，定序器170使信号LPC为“L”电平而使晶体管Tr13为断开状态，并且使信号STB为“H”电平而使晶体管Tr11为接通状态。由此，节点SEN利用经由晶体管Tr12、Tr11及Tr10的电流路径进行放电，并利用电容器C2将电压Vtn(Tr10)保持于节点SEN。
在时刻t16，定序器170使信号STB及BLQ为“L”电平而使晶体管Tr11及Tr12为断开状态，并且使信号BLS、BLC、BLX、M1、及M2为“H”电平而使晶体管Tr1～Tr3、Tr5及Tr6为接通状态。由此，参考电流Iref利用经由晶体管Tr7、Tr6、Tr5及Tr3～Tr1的电流路径流向位线BL，节点SSRC的电压再次充电到电压Vref。
时刻t16后续的时刻t17～t20为止的动作除了对选择字线WL施加的电压为电压VC的方面以外，与时刻t10～t13为止的动作相同。而且，在时刻t20以后的期间，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作CR的数据存储在锁存电路ADL中。定序器170基于存储在锁存电路SDL及ADL的数据产生上位数据。
通过如上进行动作，使用读出电压VA及VC从选择存储单元晶体管MCa3读出上位数据的处理结束。
此外，在图17的例子中，对每次变更读出电压Vcgrv时执行节点SSRC到电压Vref的充电动作的情况进行了说明，但并不限于此。例如，在动作AR时对节点SSRC的电压充电到电压Vref之后维持到动作CR的结束的情况下，节点SSRC到电压Vref的充电动作也可在上位页读出时在最初仅执行1次。使用图18所示的时序图对该情况下的读出动作进行说明。
如图18所示，时刻t14为止的动作与图17相同，因此省略说明。
在时刻t14，感测放大器SA不将节点SSRC的电压重设为电压VSS而维持电压Vref，并且对节点SEN再次充电到电压VDDSA。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，紧接着对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t16之前完成即可，也可不必在时刻t14开始。
在时刻t15，定序器170使信号LPC为“L”电平而使晶体管Tr13为断开状态，并且使信号STB为“H”电平而使晶体管Tr11为接通状态。由此，节点SEN利用经由晶体管Tr12、Tr11及Tr10的电流路径放电到晶体管Tr10的阈值电压Vtn(Tr10)，并利用电容器C2将该电压Vtn(Tr10)保持于节点SEN。
定序器170在时刻t15以后，不使参考电流Iref流向位线BL而利用基于由节点SSRC保持的电压Vref(经由晶体管Tr8)的参考电流Iref开始节点SEN的充电动作。也就是说，定序器170在时刻t15时的动作之后，不执行图17中的时刻t16时的动作，而进行到时刻t17时的动作。
时刻t17～t20为止的动作与图17相同，因此省略说明。而且，在时刻t20以后的期间，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作CR的数据存储在锁存电路ADL中。定序器170基于存储在锁存电路SDL及ADL的数据产生上位数据。
通过如上进行动作，使参考电流Iref流向选择存储器串MS仅1次，由此能够对动作AR及CR的2次执行减少电流Ibg的影响的感测动作。
1.3本实施方式的效果
根据第1实施方式，能够抑制数据的误读。以下对本效果进行说明。
在从NAND型闪存100内的存储单元阵列110读出数据的情况下，使读出电流Icell流向串联连接有多个存储单元晶体管MC的存储器串MS内。读出电流Icell根据选择存储单元晶体管MC是否利用对选择字线WL施加的读出电压Vcgrv成为接通状态而发生变化。也就是说，在选择存储单元晶体管MC中，在接通状态的情况下，较大的读出电流Icell流动，在断开状态的情况下，读出电流Icell基本上不流动。感测放大器SA能够根据该读出电流Icell的大小感测选择存储单元晶体管MC的阈值电压，而读出数据。
在第1实施方式中，在1个存储器柱MP内形成2个存储器串MS。在该情况下，为了从选择存储单元晶体管MC(例如MCa3)正确地读出数据，理想的是将流向同一层所形成的非选择存储单元晶体管MC(例如MCb3)的电流Ibg的影响去除。然而，在使非选择存储单元晶体管MCb3为断开状态的情况下，虽能够使电流Ibg变小，但读出电流Icell可能会受到蓄积在该非选择存储单元晶体管MCb3内的电荷蓄积层33b的电荷的影响而发生变化。另一方面，在使非选择存储单元晶体管MCb3为接通状态的情况下，虽能够抑制蓄积在该非选择存储单元晶体管MCb3内的电荷蓄积层33b的电荷对读出电流Icell带来的影响，但可能有较大电流Ibg流动。
根据第1实施方式，感测放大器SA是由具有n型极性的晶体管Tr5及Tr6、具有p型极性的晶体管Tr7、以及电容器C1形成节点SSRC。由此，节点SSRC可具有将经由晶体管Tr7流向存储器柱MP的电流的大小保存的功能。另外，感测放大器SA具有连接于晶体管Tr7与节点SEN之间的晶体管Tr8。由此，能够使由节点SSRC保存的电流经由晶体管Tr8流向节点SEN。
另外，根据第1实施方式，定序器170基于具有所述构成的感测放大器SA执行以下动作。也就是说，定序器170在对选择字线WL施加电压Vbb并且对存储器柱MP内的其它非选择字线WL施加电压VREAD的状态下使参考电流Iref(＝Icell(Vbb)+Ibg)流向该存储器柱MP。感测放大器SA通过基于参考电流Iref将电压Vref保持于节点SSRC，而将流向晶体管Tr7的电流固定为参考电流Iref。在朝向存储器柱MP的参考电流Iref停止之后，感测放大器SA基于该电压Vref使参考电流Iref流动而对节点SEN充电。其后，定序器170在对选择字线WL施加读出电压Vcgrv并且对存储器柱MP内的其它非选择字线WL施加电压VREAD的状态下使读出电流Isen(＝Icell(Vcgrv)+Ibg)流向该存储器柱MP。此时，感测放大器SA利用该读出电流Isen将节点SEN放电。由此，节点SEN的电压Vsen是通过包括电流Ibg的影响在内的利用参考电流Iref进行的充电、及同样包括电流Ibg的影响在内的利用读出电流Isen进行的放电而进行设定。因此，能够从节点SEN的电压Vsen中大幅去除电流Ibg的影响。
更具体来说，节点SEN的电压从初始设定为电压Vtn(Tr10)的状态起，利用参考电流Iref被充电期间(Tsen+δt)而成为电压Vsen(ref)+α，并利用读出电流Isen被放电期间Tsen而成为电压Vsen。电压Vsen的值如所述式(4)及(5)那样，去除范围α这一项，且去除电流Ibg的影响。因此，能够基于电流Ibg的影响得到抑制的电压Vsen感测选择存储单元晶体管MC的阈值电压。因此，能够抑制数据的误读。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。在第1实施方式中，对在利用参考电流Iref对节点SEN充电之前将节点SEN的电压初始设定为电压Vtn(Tr10)的情况进行了说明，但并不限于此。例如，感测放大器SA也可在利用参考电流Iref对节点SEN充电之前，使节点SEN的电压从电压Vtn(Tr10)偏移范围α'。
此外，在以下说明中，对与第1实施方式相同的构成及动作省略其说明，主要对与第1实施方式不同的构成及动作进行说明。
2.1流程图
图19是用以说明第2实施方式的半导体存储装置中的读出动作的概要的流程图。图19所示的步骤ST10A～ST50与图9所示的步骤ST10～ST50对应。
如图19所示，在步骤ST10A中，感测放大器SA在开始读出动作时进行节点SEN的初始设定。具体来说，感测放大器SA是以节点SEN的电压从晶体管Tr10的阈值电压Vtn(Tr10)偏移范围α'的方式进行设定。
此外，关于以后的步骤ST20～ST50中的感测放大器SA的基本动作，因为与图9相同，所以省略其说明。
通过以上，使用流向选择存储器串MS的参考电流及读出电流从选择存储单元晶体管MC读出数据的动作结束。
2.2时序图
接下来，对第2实施方式的半导体存储装置中的读出动作的详情进行说明。
以后，使用图20所示的时序图、及图21所示的示意图对利用动作BR所进行的下位页读出的情况进行说明。图20及图21分别与第1实施方式中所说明的图10及图11对应。
如图20所示，在时刻t21以前，例如除晶体管Tr7以外的感测放大器SA内的所有晶体管Tr1～Tr6及Tr8～Tr13为断开状态。另外，在时刻t1以后，且执行感测动作为止，节点VL以电压(范围)α'(＞VSS)接地。范围α'是最终基于节点SEN的电压感测选择存储单元晶体管MCa3的阈值电压时的范围。也就是说，范围α'与第1实施方式中的范围α对应。
在时刻t21，开始读出动作。定序器170使信号BLQ及LPC为“H”电平而使晶体管Tr12及Tr13为接通状态。由此，节点SEN充电到电压VDDSA，并利用电容器C2将该电压VDDSA保持于节点SEN。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t23之前完成即可，也可不必在时刻t21开始。
在时刻t22，定序器170使信号LPC为“L”电平而使晶体管Tr13为断开状态，并且使信号STB为“H”电平而使晶体管Tr11为接通状态。此处，定序器170使得“H”电平的信号STB为电压VDD。电压VDD为电源电压，大于电压Vtn(Tr10)+α'。由此，如图21所示，节点SEN的电压是比晶体管Tr10的阈值电压Vtn(Tr10)高出范围α'的电压(Vtn(Tr10)+α')。
在时刻t23，定序器170使信号STB及BLQ为“L”电平而使晶体管Tr11及Tr12为断开状态，并且使信号BLS、BLC、BLX、M1及M2为“H”电平而使晶体管Tr1～Tr3、Tr5及Tr6为接通状态。由此，参考电流Iref利用经由晶体管Tr7、Tr6、Tr5及Tr3～Tr1的电流路径流向位线BL。由此，感测放大器SA内的节点SSRC的电压充电到电压Vref。此外，在参考电流Iref流动期间，位线BL的电压例如通过信号BLC被箝位到电压VBL。
在时刻t24，定序器170使信号M1及M2为“L”电平而使晶体管Tr5及Tr6为断开状态。由此，利用电容器C1将电压Vref保持于节点SSRC，在晶体管Tr7中保持对栅极施加电压Vref的状态(即，使参考电流Iref流动的状态)。另外，定序器170使信号SNP为“H”电平而使晶体管Tr8为接通状态。由此，节点SEN利用经由晶体管Tr7及Tr8流动的参考电流Iref进行充电。如上所述，因为将节点SSRC的电压保持为电压Vref，所以在时刻t24以后，流向节点SEN的参考电流Iref成为固定值。因此，节点SEN的电压在晶体管Tr8为接通状态的期间，以固定的比率进行充电。
另外，控制行解码器120等来对选择字线WLa3供给电压VB，紧接着对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t26之前完成即可，也可不必在时刻t24开始。
此外，定序器170使信号INV_S为“L”电平而使晶体管Tr4为接通状态。由此，位线BL的电压紧接着维持在电压VBL。
在时刻t25，即从时刻t24起经过期间Tsen之后，定序器170使信号SNP为“L”电平而使晶体管Tr8为断开状态。由此，如以下所示的式(6)那样，节点SEN利用跨及期间Tsen的参考电流Iref充电到电压(Vsen(ref)+α')，并利用电容器C2将该电压(Vsen(ref)+α')保持于节点SEN。
Vsen(ref)+α′＝Vtn(Tr10)+α′+Iref×Tsen/C2
＝Vtn(Tr10)+α′+(Icell(Vbb)+Ibg)×Tsen/C2 (6)
另外，定序器170将节点VL的接地电位变更为电压VSS。由此，在之后的感测动作中，可根据节点SEN的电压是否大于电压Vtn(Tr10)进行判定。此外，该动作只要在下述感测动作之前完成即可，也可不必在时刻t25开始。
在时刻t26，定序器170使信号XXL为“H”电平而使晶体管Tr9为接通状态。由此，开始从节点SEN经由晶体管Tr9、Tr2及Tr1朝向位线BL的放电，伴随于此，读出电流Isen流动。因为位线BL的电压被箝位到电压VBL，所以在时刻t26以后流向节点SEN的读出电流Isen成为固定值。因此，节点SEN的电压在晶体管Tr9为接通状态的期间，以固定的比率进行放电。
在时刻t27，即从时刻t26起经过期间Tsen之后，定序器170使信号INV_S为“H”电平而使晶体管Tr4为断开状态，并且使信号BLS、BLC、BLX及XXL为“L”电平而使晶体管Tr1～Tr3及Tr9为断开状态。由此，如以下所示的式(7)那样，节点SEN利用跨及期间Tsen的读出电流Isen放电到电压Vsen，并利用电容器C2将该电压Vsen保持于节点SEN。
Vsen＝Vsen(ref)+α′-Isen×Tsen/C2
＝Vtn(Tr10)+α′+(Icell(Vbb)+Ibg)×Tsen/C2-(Icell(Vcgrv)+Ibg)×Tsen/C2
＝Vtn(Tr10)+α′+(Icell(Vbb)-Icell(Vcgrv))×Tsen/C2 (7)
因此，选择存储单元晶体管MCa3为接通单元及断开单元的每一种情况下的节点SEN的电压Vsen(on cell)及Vsen(off cell)如以下式(8)及(9)所示。
Figure BDA0002354787700000231
Figure BDA0002354787700000232
这样一来，选择存储单元晶体管MCa3为断开单元的情况下的节点SEN的电压能以比晶体管Tr10的阈值电压Vtn(Tr10)大范围α′的方式进行设定。如上所述，范围α′是对节点VL供给的接地电压，可与电流Ibg无关地进行设定。因此，能够以不包括依存于电流Ibg的参数的方式设定电压Vsen。
其后，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作BR的数据存储在锁存电路SDL中。
通过如上进行动作，使用读出电压VB从选择存储单元晶体管MCa3读出下位数据的动作结束。
2.3本实施方式的效果
根据第2实施方式，定序器170在节点SEN的初始设定时，将节点VL在范围α′接地。由此，能够在利用参考电流Iref进行的节点SEN的充电动作之前，使节点SEN的电压偏移到比电压Vtn(Tr10)高出范围α′的电压。由此，能够将利用参考电流Iref进行的节点SEN的充电动作与利用读出电流Isen进行的节点SEN的放电动作所需的期间设定为均相同的期间Tssen。因此，无须依存于期间对节点SEN的电压进行控制，因此能够减少电压Vsen的控制负荷。
另外，范围α′是能够与流经存储器柱MP内的参考电流Iref及读出电流Isen无关地进行设定的电压。因此，能够与电流Ibg无关地设定节点SEN的电压Vsen。因此，能够抑制数据的误读。
3.第3实施方式
接下来，对第3实施方式的半导体存储装置进行说明。在第2实施方式中，对通过使节点VL偏离电压VSS而将节点SEN初始设定为电压Vtn(Tr10)+α'的情况进行了说明。在第3实施方式中，对不使节点VL偏离电压VSS而将节点SEN初始设定为电压Vtn(Tr10)+α'的情况进行说明。
此外，在以下说明中，对与第2实施方式相同的构成及动作省略其说明，主要对与第2实施方式不同的构成及动作进行说明。
3.1时序图
对第3实施方式的半导体存储装置中的读出动作的详情进行说明。
以后，使用图22所示的时序图、及图23所示的示意图对利用动作BR所进行的下位页读出的情况进行说明。图22及图23分别与第2实施方式中所说明的图20及图21对应。
如图22所示，在时刻t31以前，例如除晶体管Tr7以外的感测放大器SA内的所有晶体管Tr1～Tr6及Tr8～Tr13为断开状态。另外，在时刻t1以后，节点VL以电压VSS接地。
在时刻t31，开始读出动作。定序器170使信号BLQ及LPC为“H”电平而使晶体管Tr12及Tr13为接通状态。由此，节点SEN充电到电压VDDSA，并利用电容器C2将该电压VDDSA保持于节点SEN。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t33之前完成即可，也可不必在时刻t31开始。
在时刻t32，定序器170使信号LPC为“L”电平而使晶体管Tr13为断开状态，并且使信号STB为“H”电平而使晶体管Tr11为接通状态。此处，定序器170使得“H”电平的信号STB为电压(Vtn(Tr11)+Vtn(Tr10)+α')。电压Vtn(Tr11)为晶体管Tr11的阈值电压。由此，如图23所示，节点SEN的电压是比晶体管Tr10的阈值电压Vtn(Tr10)高出范围α'的电压(Vtn(Tr10)+α')。
关于时刻t33以后的动作，因为与第2实施方式中所说明的图20的时刻t23以后的动作相同，故而省略说明。
通过如上进行动作，使用读出电压VB从选择存储单元晶体管MCa3读出下位数据的动作结束。
3.2本实施方式的效果
根据第3实施方式，定序器170在节点SEN的初始设定时将信号STB的电压设定为电压(Vtn(Tr11)+Vtn(Tr10)+α')。由此，可通过经由晶体管Tr11及Tr10将节点SEN放电而将节点SEN的电压设定为电压(Vtn(Tr10)+α')。由此，能够起到与第2实施方式相同的效果。
另外，定序器170在读出动作中不使节点VL的电压从电压VSS发生变化。因此，能够抑制因节点VL的电压变更而导致节点SEN的电压发生变动的可能性。
4.第4实施方式
接下来，对第4实施方式的半导体存储装置进行说明。在第1实施方式至第3实施方式中，对在不同的时点执行利用参考电流Iref进行的节点SEN的充电动作与利用读出电流Isen进行的节点SEN的放电动作的情况进行了说明。在第4实施方式中，对在重叠的时点执行利用参考电流Iref进行的节点SEN的充电动作与利用读出电流Isen进行的节点SEN的放电动作的情况进行说明。
此外，在以下说明中，对与第1实施方式相同的构成及动作省略其说明，主要对与第1实施方式不同的构成及动作进行说明。
4.1流程图
图24是用以说明第4实施方式的半导体存储装置中的读出动作的概要的流程图。图24所示的步骤ST10B、ST20及ST50与图9所示的步骤ST10、ST20及ST50对应，图24所示的步骤ST60与图9所示的步骤ST30及ST40对应。
如图24所示，在步骤ST10B中，感测放大器SA在开始读出动作时进行节点SEN的初始设定。具体来说，感测放大器SA是以节点SEN的电压成为电压VDDSA的方式进行设定。
在步骤ST20中，感测放大器SA使参考电流流向选择存储器串MS，并且将与该参考电流对应的信息复制到感测放大器SA的内部。具体来说，感测放大器SA基于参考电流对节点SSRC充电，并保持参考电流稳定流向选择存储器串MS的状态下的节点SSRC的电压。
在步骤ST60中，感测放大器SA基于在步骤ST20中被充电后的节点SSRC的电压在感测放大器SA的内部产生复制而得的参考电流，由此对节点SEN充电，并且使读出电流流向选择存储器串MS将节点SEN放电。也就是说，在步骤ST60中，感测放大器SA在重叠的期间执行基于节点SEN的参考电流的充电动作与基于读出电流的放电动作。
在步骤ST50中，感测放大器SA基于节点SEN的电压感测选择存储单元晶体管MC的阈值电压，并将该感测的结果存储在锁存电路SDL等中。
通过以上，使用流向选择存储器串MS的参考电流及读出电流从选择存储单元晶体管MC读出数据的动作结束。
4.2时序图
接下来，对第4实施方式的半导体存储装置中的读出动作的详情进行说明。
以后，使用图25所示的时序图、及图26所示的示意图对利用动作BR所进行的下位页读出的情况进行说明。图25及图26分别与第1实施方式中所说明的图10、以及图14及图15对应。
如图25所示，在时刻t41以前，例如除晶体管Tr7以外的感测放大器SA内的所有晶体管Tr1～Tr6及Tr8～Tr13为断开状态。另外，在时刻t1以后，节点VL以电压VSS接地。
在时刻t41，开始读出动作。定序器170使信号BLQ及LPC为“H”电平而使晶体管Tr12及Tr13为接通状态。由此，节点SEN充电到电压VDDSA。
另外，定序器170控制行解码器120等来对选择字线WLa3供给电压Vbb，对非选择字线WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供给电压VREAD。此外，利用行解码器120对各种字线WL的电压供给只要在下述时刻t43之前完成即可，也可不必在时刻t41开始。
在时刻t42，定序器170使信号BLQ及LPC为“L”电平而使晶体管Tr12及Tr13为断开状态。由此，利用电容器C2将电压VDDSA保持于节点SEN。
在时刻t43，定序器170使信号BLS、BLC、BLX、M1及M2为“H”电平而使晶体管Tr1～Tr3、Tr5及Tr6为接通状态。由此，参考电流Iref利用经由晶体管Tr7、Tr6、Tr5及Tr3～Tr1的电流路径流向位线BL。由此，感测放大器SA内的节点SSRC的电压充电到电压Vref。
在时刻t44，定序器170使信号M1及M2为“L”电平而使晶体管Tr5及Tr6为断开状态。由此，利用电容器C1将电压Vref保持于节点SSRC，在晶体管Tr7中保持对栅极施加电压Vref的状态(即，使参考电流Iref流动的状态)。另外，定序器170控制行解码器120等来对选择字线WLa3供给电压VB，并且使信号INV_S为“L”电平，使信号SNP及XXL为“H”电平而使晶体管Tr4、Tr8及Tr9为接通状态。由此，节点SEN利用经由晶体管Tr7及Tr8流动的参考电流Iref进行充电，与此同时利用经由晶体管Tr9、Tr2及Tr1流动的读出电流Isen进行放电。此外，因为节点SSRC的电压固定到Vref，且位线BL的电压被箝位到电压VBL，所以在时刻t44以后流向节点SEN的参考电流Iref与读出电流Isen的和成为固定值。因此，节点SEN的电压在晶体管Tr8及Tr9为接通状态的期间，以固定的比率进行充电及放电。
在时刻t45，即从时刻t44起经过期间Tsen'之后，定序器170使信号INV_S为“H”电平而使晶体管Tr4为断开状态，并且使信号BLS、BLC、BLX、SNP及XXL为“L”电平而使晶体管Tr1～Tr3、Tr8及Tr9为断开状态。由此，如以下所示的式(10)那样，节点SEN利用跨及期间Tsen'的参考电流Iref及读出电流Isen放电到电压Vsen，并利用电容器C2将该电压Vsen保持于节点SEN。
Vsen＝VDDSA-(Isen-Iref)×Tsen′/C2
＝VDDSA-(Icell(Vcgrv)-Icell(Vbb))×Tsen′/C2 (10)
其后，定序器170使信号STB为“H”电平而使晶体管Tr11为接通状态，由此使基于动作BR的数据存储在锁存电路SDL中。
通过如上进行动作，使用读出电压VB从选择存储单元晶体管MCa3读出下位数据的动作结束。
4.3本实施方式的效果
根据第4实施方式，定序器170在重叠的期间Tsen'对初始设定为电压VDDSA的节点SEN执行利用参考电流Iref进行的充电动作与利用读出电流Isen进行的放电动作。由此，能够缩短将节点SEN设定为电压Vsen为止的期间。因此，能够缩短读出动作所需的时间。
另外，通过将利用参考电流Iref进行的充电动作与利用读出电流Isen进行的放电动作所需的期间均设为期间Tsen'，能够从节点SEN的电压Vsen中抵消与电流Ibg关联的项。因此，与第2实施方式及第3实施方式同样地，能以不包含依存于电流Ibg的参数的方式设定电压Vsen。因此，能够抑制数据的误读。
5.变化例
此外，所述第1实施方式至第4实施方式能够进行各种变化。
例如，在所述第1实施方式至第4实施方式中，对使参考电流Iref及读出电流Isen流向包含选择存储单元晶体管MC的存储器柱MP时对非选择字线WL施加电压VREAD的情况进行了说明，但并不限于此。例如，也可根据与选择字线WL的位置关系，对非选择字线WL中的一部分施加与电压VREAD不同的电压。
图27是用以说明各种变化例的半导体存储装置中的下位读出动作的时序图。图27与第1实施方式中所说明的图10对应。
如图27所示，以下所说明的各种变化例中的感测放大器SA内的动作与图10的情况相同，因此省略其说明。另一方面，在以下所说明的各种变化例中，对字线WL施加的电压与图10的情况不同。例如，定序器170也能以对非选择字线WL的第1部分施加电压VREAD，对第2部分施加电压Vbb的方式构成。
以下，对与图27所示的非选择字线WL的第1部分及第2部分的变化相应的若干变化例进行说明。
5.1第1变化例
首先，使用图28对第1变化例的半导体存储装置进行说明。图28是用以说明在第1变化例的半导体存储装置中参考电流Iref流向包含选择存储器串MS的存储器柱MP内时对各种字线WL施加的电压的示意图。
如图28所示，使参考电流Iref流动时，也可除对选择字线WLa3以外，也对与和选择存储单元晶体管MCa3并联的电流路径即非选择存储单元晶体管MCb3对应的非选择字线WLb3施加电压Vbb。而且，也可对其它非选择字线WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、WLb4～WLb7施加电压VREAD。此外，如上所述，对非选择字线WL施加的电压在向存储器柱MP内使参考电流Iref流动时及使读出电流Isen流动时，不发生变化。因此，在第1变化例中，使读出电流Isen流动时，一方面对选择字线WLa3施加读出电压Vcgrv，一方面对非选择字线WLb3施加电压Vbb，对非选择字线WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、WLb4～WLb7施加电压VREAD(未图示)。
在该情况下，由此容易设计感测放大器SA，能够抑制设计负荷。
另外，关于非选择存储单元晶体管MCa0～MCa2、MCa4～MCa7、MCb0～MCb2及MCb4～MCb7，成为接通状态。因此，能够在选择存储单元晶体管MCa3的源极侧、漏极侧均增加存储器柱MP内的电流路径(信道)的截面面积，从而能够容易使接通单元的情况下的读出电流Isen(on cell)流动得更多。因此，能够提高接通单元的情况下与断开单元的情况下的节点SEN的电压Vsen之差的感度，从而能够抑制数据的误读。
5.2第2变化例
接下来，使用图29对第2变化例的半导体存储装置进行说明。图29是用以说明在第2变化例的半导体存储装置中参考电流Iref流向包含选择存储器串MS的存储器柱MP内时对各种字线WL施加的电压的示意图。
如图29所示，使参考电流Iref流动时，也可除对选择字线WLa3以外，也对与非选择存储器串MSb对应的非选择字线WLb0～WLb7施加电压Vbb。而且，也可对其它非选择字线WLa0～WLa2及WLa4～WLa7施加电压VREAD。此外，如上所述，对非选择字线WL施加的电压在向存储器柱MP内使参考电流Iref流动时及使读出电流Isen流动时，不发生变化。因此，在第2变化例中，使读出电流Isen流动时，一方面对选择字线WLa3施加读出电压Vcgrv，一方面对非选择字线WLb0～WLb7施加电压Vbb，对非选择字线WLa0～WLa2及WLa4～WLa7施加电压VREAD(未图示)。
在该情况下，因为使非选择存储器串MSb内的存储单元晶体管MC全部为断开状态，所以能够大幅减少电流Ibg。因此，能够大幅减少电流Ibg对节点SEN带来的噪声的影响。另外，能够大幅减小参考电流Iref的绝对值，因此能够大幅减少利用参考电流Iref充电到节点SEN的电压。
5.3第3变化例
接下来，使用图30对第3变化例的半导体存储装置进行说明。图30是用以说明在第3变化例的半导体存储装置中参考电流Iref流向包含选择存储器串MS的存储器柱MP内时对各种字线WL施加的电压的示意图。此外，以下为了便于说明，选择存储单元晶体管MC表示为MCan(0≦n≦7)，在图30中，示出n＝3的情况。
如图30所示，使参考电流Iref流动时，也可除对选择字线WLan以外，也对与非选择存储器串MSb对应的字线WLb中的非选择字线WLb(n+2)～WLb7施加电压Vbb。而且，也可对其它非选择字线WLa0～WLa(n－1)、WLa(n+1)～WLa7、及WLb0～WLb(n+1)施加电压VREAD。此外，如上所述，对非选择字线WL施加的电压在向存储器柱MP内使参考电流Iref流动时及使读出电流Isen流动时，不发生变化。因此，在第3变化例中，使读出电流Isen流动时，一方面对选择字线WLan施加读出电压Vcgrv，一方面对非选择字线WLb(n+2)～WLb7施加电压Vbb，对非选择字线WLa0～WLa(n－1)、WLa(n+1)～WLa7、及WLb0～WLb(n+1)施加电压VREAD(未图示)。
此外，在n＝6或7的情况下，也可按照所述规则性对在字线WL7与选择栅极线SGD之间形成的未图示的虚设字线施加电压。
在该情况下，因为使非选择存储单元晶体管MCbn为接通状态，所以在非选择存储单元晶体管MCbn的电荷蓄积层33b与选择存储单元晶体管MCan之间形成电流路径。因此，能够抑制非选择存储单元晶体管MCbn的阈值电压的大小对电流Icell(Vcgrv)带来的影响。
另外，关于非选择存储单元晶体管MCa0～MCa(n－1)及MCb0～MCb(n－1)，成为接通状态。因此，能够增加选择存储单元晶体管MCan的源极侧的存储器柱MP内的电流路径(信道)的截面面积，从而能够容易使接通单元的情况下的读出电流Isen(on cell)流动。因此，能够提高接通单元的情况下与断开单元的情况下的节点SEN的电压Vsen之差的感度，从而能够抑制数据的误读。
5.4第4变化例
接下来，使用图31对第4变化例的半导体存储装置进行说明。图31是用以说明在第4变化例的半导体存储装置中参考电流Iref流向包含选择存储器串MS的存储器柱MP内时对各种字线WL施加的电压的示意图。此外，以下为了便于说明，与第3变化例相同，选择存储单元晶体管MC表示为MCan(0≦n≦5)，在图31中，示出n＝3的情况。
如图31所示，使参考电流Iref流动时，也可除对选择字线WLan以外，也对与非选择存储器串MSb对应的字线WLb中的非选择字线WLbn～WLb7施加电压Vbb。而且，也可对其它非选择字线WLa0～WLa(n－1)、WLa(n+1)～WLa7、及WLb0～WLb(n－1)施加电压VREAD。此外，如上所述，对非选择字线WL施加的电压在向存储器柱MP内使参考电流Iref流动时及使读出电流Isen流动时，不发生变化。因此，在第4变化例中，使读出电流Isen流动时，一方面对选择字线WLan施加读出电压Vcgrv，一方面对非选择字线WLbn～WLb7施加电压Vbb，对非选择字线WLa0～WLa(n－1)、WLa(n+1)～WLa7、及WLb0～WLb(n－1)施加电压VREAD(未图示)。
此外，在n＝0的情况下，也可按照所述规则性对在字线WL0与选择栅极线SGS之间形成的未图示的虚设字线施加电压。
在该情况下，因为非选择存储单元晶体管MCb3成为断开状态，所以能够减少电流Ibg。因此，能够减少电流Ibg对节点SEN带来的噪声的影响。另外，通过电流Ibg的减少而使参考电流Iref的绝对值变小，因此能够减少利用参考电流Iref充电到节点SEN的电压。
另外，关于非选择存储单元晶体管MCa0～MCa(n－1)及MCb0～MCb(n－1)，成为接通状态。因此，能够增加选择存储单元晶体管MCan的源极侧的存储器柱MP内的电流路径(信道)的截面面积，从而能够容易使接通单元的情况下的读出电流Isen(on cell)流动。因此，能够提高接通单元的情况下与断开单元的情况下的节点SEN的电压Vsen之差的感度，从而能够抑制数据的误读。
6.其它
另外，在所述第1实施方式至第4实施方式中，对电荷蓄积层33包含多晶硅或金属材料的情况进行了说明，但并不限于此。例如，电荷蓄积层33也可包含氮化硅(SiN)之类的绝缘材料。在该情况下，电荷蓄积层33a及33b作为电荷捕获型电荷蓄积层而发挥功能，因此，也可不必进行分离而一体形成。
另外，在第1实施方式至第4实施方式中，对在1个存储器柱MP内形成2个存储器串MSa及MSb的情况进行了说明，但并不限于此。例如，于在1个存储器柱MP内形成1个存储器串MS的情况下或者形成3个以上存储器串MS的情况下，也能够应用基于所述参考电流Iref及读出电流Isen的读出动作。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提示的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
100 半导体存储装置
110 存储单元阵列
120 行解码器
130 驱动器
140 感测放大器模块
150 指令寄存器
160 地址寄存器
170 定序器
200 存储器控制器
210 主机接口电路
220 存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路
300 主机设备
21～25、36 导电体层
30 核心层
31 半导体层
32 隧道绝缘膜
33 电荷蓄积层
34 区块绝缘膜
35 上覆层
41 绝缘体层

Claims (19)

1.一种半导体存储装置，具备：
第1存储单元及第2存储单元，被串联连接；
第1字线，连接于所述第1存储单元；
第2字线，连接于所述第2存储单元；以及
控制电路；且
所述控制电路是以如下方式构成，即，
对所述第1字线施加第1电压并且对所述第2字线施加第2电压，而对第1节点充电，
基于所述充电后的第1节点的电压对第2节点充电，
对所述第1字线施加第3电压并且对所述第2字线施加所述第2电压，而将所述第2节点放电，
基于所述充电且所述放电后的所述第2节点的电压从所述第1存储单元读出数据。
2.根据权利要求1所述的半导体存储装置，其中所述第3电压高于所述第1电压，且低于所述第2电压。
3.根据权利要求2所述的半导体存储装置，其中所述第1电压为负电压。
4.根据权利要求1所述的半导体存储装置，其中所述控制电路是以对所述第2节点充电之后将所述第2节点放电的方式构成。
5.根据权利要求4所述的半导体存储装置，其中对所述第2节点充电的第1期间比将所述第2节点放电的第2期间长。
6.根据权利要求4所述的半导体存储装置，其中对所述第2节点充电的第1期间与将所述第2节点放电的第2期间相等。
7.根据权利要求1所述的半导体存储装置，其中所述控制电路是以对所述第2节点充电并且将所述第2节点放电的方式构成。
8.根据权利要求1所述的半导体存储装置，其中所述控制电路包含：
第1晶体管，将所述第1节点与所述第1存储单元及所述第2存储单元之间连接；
第2晶体管，包含连接于所述第1节点的第1端、及连接于第3节点的第2端；
第3晶体管，包含连接于所述第3节点的第1端、接地的第2端、及连接于所述第1节点的栅极；
第4晶体管，包含连接于所述第2节点的第1端、及连接于所述第3节点的第2端；以及
第5晶体管，将所述第2节点与所述第1存储单元及所述第2存储单元之间连接。
9.根据权利要求8所述的半导体存储装置，其中所述第3晶体管具有与所述第1晶体管、所述第2晶体管、所述第4晶体管、及所述第5晶体管不同的极性。
10.根据权利要求8所述的半导体存储装置，其中所述控制电路还包含：
第1电容器，连接于所述第1节点；以及
第2电容器，连接于所述第2节点。
11.根据权利要求8所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
使所述第1晶体管、所述第2晶体管、及所述第3晶体管为接通状态并且使所述第4晶体管及所述第5晶体管为断开状态，而对所述第1节点充电，
使所述第3晶体管及所述第4晶体管为接通状态并且使所述第1晶体管及所述第2晶体管为断开状态，而对所述第2节点充电，
使所述第5晶体管为接通状态并且使所述第1晶体管及所述第2晶体管为断开状态，而将所述第2节点放电。
12.根据权利要求8所述的半导体存储装置，其中所述控制电路
还包含第5晶体管，所述第5晶体管包含连接于第3节点的第1端、及连接于所述第2节点的栅极，且
所述控制电路是以如下方式构成，即，在对所述第2节点充电之前与将所述第2节点放电之后对所述第3节点施加相等的电压。
13.根据权利要求8所述的半导体存储装置，其中所述控制电路
还包含第5晶体管，所述第5晶体管包含连接于第3节点的第1端、及连接于所述第2节点的栅极，且
所述控制电路是以如下方式构成，即，针对所述第3节点，在对所述第2节点充电之前施加第4电压，在将所述第2节点放电之后施加比所述第4电压低的第5电压。
14.根据权利要求1所述的半导体存储装置，其还具备：
第3存储单元，相对于所述第2存储单元，与所述第1存储单元并联连接；
第4存储单元，相对于所述第1存储单元，与所述第2存储单元并联连接，且串联连接于所述第3存储单元；
第3字线，连接于所述第3存储单元；以及
第4字线，连接于所述第4存储单元；且
所述第3存储单元及所述第4存储单元与所述第1存储单元及所述第2存储单元相互共用阱区域，且隔着所述阱区域对向设置。
15.根据权利要求14所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
对所述第1字线施加所述第1电压并且对所述第2字线、所述第3字线、及所述第4字线施加所述第2电压，而对所述第1节点充电，
对所述第1字线施加第3电压并且对所述第2字线、所述第3字线、及所述第4字线施加所述第2电压，而将所述第2节点放电。
16.根据权利要求14所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
对所述第1字线及所述第3字线施加所述第1电压并且对所述第2字线及所述第4字线施加所述第2电压，而对所述第1节点充电，
对所述第1字线施加第3电压，对所述第2字线及所述第4字线施加所述第2电压，对所述第3字线施加所述第1电压，而将所述第2节点放电。
17.根据权利要求14所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
对所述第1字线、所述第3字线、及所述第4字线施加所述第1电压并且对所述第2字线施加所述第2电压，而对所述第1节点充电，
对所述第1字线施加第3电压，对所述第2字线施加所述第2电压，对所述第3字线及所述第4字线施加所述第1电压，而将所述第2节点放电。
18.根据权利要求14所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
对所述第1字线及所述第4字线施加所述第1电压并且对所述第2字线及所述第3字线施加所述第2电压，而对所述第1节点充电，
对所述第1字线施加第3电压，对所述第2字线及所述第3字线施加所述第2电压，对所述第4字线施加所述第1电压，而将所述第2节点放电，且
所述第4存储单元设置在所述第3存储单元与位线之间。
19.根据权利要求14所述的半导体存储装置，其中所述控制电路是以如下方式构成，即，
对所述第1字线、所述第3字线、及所述第4字线施加所述第1电压并且对所述第2字线施加所述第2电压，而对所述第1节点充电，
对所述第1字线施加第3电压，对所述第2字线施加所述第2电压，对所述第3字线及所述第4字线施加所述第1电压，而将所述第2节点放电，且
所述第4存储单元设置在所述第3存储单元与位线之间。
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