TW202046306A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠抑制資料之誤讀之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：串聯連接之第1記憶胞及第2記憶胞；第1字元線，其連接於上述第1記憶胞；第2字元線，其連接於上述第2記憶胞；及控制電路。上述控制電路係以如下方式構成，即，對上述第1字元線施加第1電壓並且對上述第2字元線施加第2電壓而將第1節點充電，基於上述經充電之第1節點之電壓對第2節點充電，對上述第1字元線施加第3電壓並且對上述第2字元線施加上述第2電壓而將上述第2節點放電，基於上述經充電且上述經放電之上述第2節點之電壓，自上述第1記憶胞讀出資料。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為能夠非揮發地記憶資料之半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
實施形態提供一種能夠抑制資料之誤讀之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：串聯連接之第1記憶胞及第2記憶胞；第1字元線，其連接於上述第1記憶胞；第2字元線，其連接於上述第2記憶胞；及控制電路。上述控制電路係以如下方式構成，即，對上述第1字元線施加第1電壓並且對上述第2字元線施加第2電壓而將第1節點充電，基於上述經充電之第1節點之電壓對第2節點充電，對上述第1字元線施加第3電壓並且對上述第2字元線施加上述第2電壓而將上述第2節點放電，基於上述經充電且上述經放電之上述第2節點之電壓，自上述第1記憶胞讀出資料。
以下，參照圖式對實施形態進行說明。圖式為模式圖或概念圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想不由構成要素之形狀、構造、配置等特定。
再者，於以下說明中，對具有大致相同功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字用於對藉由包含相同文字之參照符號來參照，且具有相同構成之要素相互進行區分。於無須對由包含相同文字之參照符號所表示之要素相互進行區分之情形時，該等要素藉由僅包含相同文字之參照符號來參照。
1. 第1實施形態  對第1實施形態之半導體記憶裝置進行說明。以下，以具備NAND型快閃記憶體作為半導體記憶裝置之記憶體系統為例而列舉進行說明。
1.1 構成  首先，對本實施形態之記憶體系統之構成進行說明。
1.1.1 記憶體系統  首先，使用圖1對本實施形態之記憶體系統之整體構成進行說明。
如圖1所示，記憶體系統1具備半導體記憶裝置(NAND型快閃記憶體)100及記憶體控制器200。NAND型快閃記憶體100與記憶體控制器200例如亦可藉由其等之組合而構成一個半導體裝置，作為其例，可列舉SDTM (secure digital，安全數位)卡之類的記憶卡、或SSD(solid state drive，固態驅動器)等。又，記憶體控制器200例如亦可為SoC(system on chip，系統級晶片)等。
NAND型快閃記憶體100具備複數個記憶胞，非揮發地記憶資料。記憶體控制器200藉由NAND匯流排連接於NAND型快閃記憶體100，且藉由主機匯流排連接於主機設備300。而且，記憶體控制器200對NAND型快閃記憶體100進行控制，又，應答自主機設備300接收之命令，對NAND型快閃記憶體100進行存取。主機設備300例如為數位相機或個人電腦等，主機匯流排例如為適應SDTM 介面之匯流排。NAND匯流排進行適應NAND介面之信號之收發。
1.1.2 記憶體控制器之構成  緊接著，使用圖1對記憶體控制器200之構成之詳情進行說明。如圖1所示，記憶體控制器200具備主機介面電路210、記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC(Error Checking and Correcting，差錯檢驗與糾正)電路260。
主機介面電路210經由主機匯流排而與主機設備300連接，將自主機設備300接收之命令及資料分別傳輸至處理器230及緩衝記憶體240。又，應答處理器230之命令，將緩衝記憶體240內之資料傳輸至主機設備300。
處理器230對記憶體控制器200整體之動作進行控制。例如，處理器230自主機設備300接收寫入命令時，應答該命令，對NAND介面電路250發佈寫入指令。讀出動作及抹除動作時亦相同。又，處理器230執行耗損平均等用以管理NAND型快閃記憶體100之各種處理。再者，以下所說明之記憶體控制器200之動作可藉由處理器執行軟體(韌體)來實現，或者亦可由硬體來實現。
NAND介面電路250經由NAND匯流排而與NAND型快閃記憶體100連接，負責與NAND型快閃記憶體100之通信。而且，NAND介面電路250基於自處理器230接收之命令，將各種信號發送至NAND型快閃記憶體100，又，將其自NAND型快閃記憶體100接收。
緩衝記憶體240暫時記憶寫入資料或讀出資料。
記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等半導體記憶體，用作處理器230之作業區域。而且，記憶體220記憶用以管理NAND型快閃記憶體100之韌體或各種管理表等。
ECC電路260進行與記憶於NAND型快閃記憶體100之資料相關之錯誤檢測及錯誤訂正動作。即，ECC電路260於寫入資料時，產生錯誤訂正符號，並將其賦予至寫入資料，於讀出資料時，對其進行解碼。
1.1.3 NAND型快閃記憶體之構成  接下來，對NAND型快閃記憶體100之構成進行說明。如圖1所示，NAND型快閃記憶體100具備記憶胞陣列110、列解碼器120、驅動器130、感測放大器模組140、指令暫存器150、位址暫存器160、及定序器170。
記憶胞陣列110具備包含與列及行建立對應關係之複數個非揮發性之記憶胞之複數個區塊BLK。而且，記憶胞陣列110記憶由記憶體控制器200給出之資料。
列解碼器120選擇區塊BLK中之任一者，進而選擇所選擇之區塊BLK中之列向。
驅動器130經由列解碼器120對所選擇之區塊BLK供給電壓。
資料之讀出動作時或驗證動作時，感測放大器模組140感測記憶胞陣列110內之記憶胞電晶體之閾值電壓，並進行用以產生讀出資料DAT所需之運算。然後，將該讀出資料DAT輸出至記憶體控制器200。資料之寫入動作時，將自記憶體控制器200接收之寫入資料DAT傳輸至記憶胞陣列110。
指令暫存器150記憶自記憶體控制器200接收之指令CMD。位址暫存器160記憶自記憶體控制器200接收之位址ADD。位址ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。
定序器170基於記憶在指令暫存器150及位址暫存器160之各種資訊對NAND型快閃記憶體100整體之動作進行控制。
1.1.4 記憶胞陣列之構成  接下來，對本實施形態之記憶胞陣列110之構成進行說明。
1.1.4.1 電路構成  使用圖2及圖3對記憶胞陣列110之電路構成進行說明。圖2係區塊BLK之概略性電路圖，圖3對圖2所示之電路圖之部分詳細進行說明。
首先，參照圖2，對區塊BLK之電路構成之概略進行說明。區塊BLK例如為資料之抹除單位，記憶於同一區塊BLK內所包含之記憶胞電晶體之資料被一次抹除。
如圖2所示，區塊BLK例如包含4個串單元SU(SU0、SU1、SU2及SU3)。又，串單元SU例如分別包含2個子串單元SSU(SSUa及SSUb)。子串單元SSU分別包含複數個記憶體串MS。以下，於對子串單元SSUa之記憶體串MS與子串單元SSUb之記憶體串MS進行區分之情形時，將該等分別稱為記憶體串MSa及MSb。又，對於其他構成及配線等，亦視需要對與子串單元SSUa對應之標註“a”作為下標，對與子串單元SSUb對應之標註“b”作為下標，來相互區分。
記憶體串MS分別包含例如8個記憶胞電晶體MC(MCO～MC7)以及選擇電晶體ST1及ST2。記憶胞電晶體MC具備控制閘極及電荷蓄積層，非揮發地記憶資料。而且，記憶胞電晶體MC串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0～SU3之各者之子串單元SSUa中所包含之選擇電晶體STa1之閘極分別連接於選擇閘極線SGDa(SGDa0～SGDa3)。串單元SU0～SU3之各者之子串單元SSUb中所包含之選擇電晶體STb1之閘極分別連接於選擇閘極線SGDb(SGDb0～SGDb3)。選擇閘極線SGDa0～SGDa3及SGDb0～SGDb3係由列解碼器120獨立控制。
又，同一區塊BLK內之子串單元SSUa中所包含之選擇電晶體STa2之閘極例如共通連接於選擇閘極線SGSa，同一區塊BLK內之子串單元SSUb中所包含之選擇電晶體STb2之閘極例如共通連接於選擇閘極線SGSb。選擇閘極線SGSa及SGSb例如可共通連接，亦可獨立控制。
又，同一區塊BLK內之子串單元SSUa中所包含之記憶胞電晶體MCa(MCa0～MCa7)之控制閘極分別共通連接於字元線WLa(WLa0～WLa7)。另一方面，子串單元SSUb中所包含之記憶胞電晶體MCb(MCb0～MCb7)之控制閘極分別共通連接於字元線WLb(WLb0～WLb7)。字元線WLa及WLb係由列解碼器120獨立控制。
進而，於記憶胞陣列110內位於同一行之記憶體串MS之選擇電晶體ST1之汲極共通連接於位元線BL(BL1～BLm，其中m為2以上之自然數)。即，位元線BL跨及複數個串單元SU將記憶體串MSa及MSb之組共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線CELSRC。
即，子串單元SSU係分別連接於不同之位元線BL且連接於同一選擇閘極線SGD之複數個記憶體串MS之集合體。將子串單元SSU中之共通連接於同一字元線WL之記憶胞電晶體MC之集合體亦稱為胞單元CU。又，區塊BLK係相互共用複數個字元線WL之複數個子串單元SSU之集合體。進而，記憶胞陣列110係相互共用複數個位元線BL之複數個區塊BLK之集合體。
接下來，參照圖3，對在某串單元SU內並聯連接於同一位元線BL之記憶體串MSa及MSb之電路構成詳細敍述。於以下與圖3相關之說明中，記憶體串MSa及MSb於某串單元SU內並聯連接於同一位元線BL。
如上所述，記憶體串MSa及MSb於兩端部電性連接電流路徑。除此以外，如圖3所示，記憶體串MSa及MSb於內部電性連接電流路徑。具體而言，選擇電晶體STa1和記憶胞電晶體MCa7之間之電流路徑與選擇電晶體STb1和記憶胞電晶體MCb7之間的電流路徑電性連接。彼此相鄰之記憶胞電晶體MCak和MCa(k＋1)之間之電流路徑與彼此相鄰之記憶胞電晶體MCbk和MCb(k＋1)之間的電流路徑電性連接(0≦k≦7)。記憶胞電晶體MCa0和選擇電晶體STa2之間之電流路徑與記憶胞電晶體MCb0和選擇電晶體STb2之間的電流路徑電性連接。
1.1.4.2 截面構造  接下來，對記憶胞陣列110之截面構造進行說明。再者，於以下說明中，將沿著半導體基板之平面稱為XY平面，於XY平面內X軸與Y軸相互交叉。位元線BL沿著X軸延伸。又，將與XY平面垂直之軸稱為Z軸，將於半導體基板積層各種材料之方向稱為上方向或積層方向。例如，X軸與Y軸正交，XYZ座標系係由右手座標系表示。
記憶胞陣列110形成於在半導體基板上方依序積層有與選擇閘極線SGS、字元線WL、及選擇閘極線SGD對應之配線之積層體內。例如，於該積層體內，形成沿著Z軸延伸之記憶體柱作為與參照圖3所說明之記憶體串MSa及MSb之組對應的構造。
圖4係用以說明作為與圖3所示之記憶體串MSa及MSb之組對應之構造之記憶體柱的剖視圖。圖5係沿著圖4之V-V線之剖視圖。再者，於圖4中，為了便於說明，適當省略積層絕緣膜。
首先，參照圖4對記憶體柱MP之沿著XY平面之截面構成進行說明。於圖4中，圖示包含某串單元SU內之記憶體柱MP、及連接於該記憶體柱MP之作為各種配線而發揮功能之複數個導電體層之構成。
如圖4所示，於半導體基板20之上方設置作為源極線CELSRC而發揮功能之導電體層21。導電體層21包含導電材料，例如使用添加有雜質之n型半導體或金屬材料。又，例如導電體層21亦可為半導體層與金屬層之積層構造。再者，亦可於半導體基板20與導電體層21之間設置列解碼器120及感測放大器模組140等電路。
於導電體層21之上方以相互沿著Z軸隔開之方式介置複數個未圖示之絕緣體層依序積層有作為選擇閘極線SGS而發揮功能的導電體層22、作為字元線WL0～WL7而發揮功能之8層導電體層23、及作為選擇閘極線SGD而發揮功能之導電體層24。
導電體層22～24包含導電材料，例如使用添加有雜質之n型半導體或p型半導體或者金屬材料。例如，使用氮化鈦(TiN)/鎢(W)之積層構造作為導電體層22～24。氮化鈦(TiN)例如作為用於在藉由CVD(chemical vapor deposition，化學氣相沈積)成膜鎢(W)時防止鎢(W)與氧化矽(SiO2 )發生反應之障壁層、或用於提高鎢(W)之密接性之層而發揮功能。
於導電體層24之上方介隔絕緣體層(未圖示)設置導電體層25。導電體層25沿著Y軸延伸，沿著X軸呈線狀配置複數個，且分別用作位元線BL。導電體層25例如包含銅(Cu)。
記憶體柱MP沿著Z軸延伸設置，且貫通導電體層22～24，底面到達導電體層21。導電體層22～24由記憶體柱MP及自該記憶體柱MP沿著Y軸延伸之絕緣體層(未圖示)分別斷離為導電體層22a與22b、23a與23b、及24a與24b。即，於同一層內，導電體層22a與22b、23a與23b、或24a與24b由該未圖示之絕緣體層及記憶體柱MP相互電切割。該未圖示之絕緣體層亦被稱為記憶溝槽。
又，記憶體柱MP包含核心層30、半導體層31、隧道絕緣膜32、電荷蓄積層33a及33b、阻擋絕緣膜34a及34b、以及上覆層35。
核心層30沿著Z軸延伸設置。核心層30之上端包含於較導電體層24更上方之層，核心層30之下端例如包含於設置有導電體層21之層內。核心層30例如包含氧化矽(SiO2 )。
半導體層31覆蓋核心層30之底面及側面。半導體層31之上端包含於較核心層30之上端更上層，半導體層31之下端與導電體層21接觸。半導體層31例如包含多晶矽。
隧道絕緣膜32除導電體層21與半導體層31接觸之部分以外，覆蓋半導體層31之側面及底面。隧道絕緣膜32例如包含氧化矽(SiO2 )。
於設置導電體層22a～24a之每一層中，電荷蓄積層33a設置於隧道絕緣膜32與阻擋絕緣膜34a之間。阻擋絕緣膜34a於電荷蓄積層33a之各者與導電體層22a～24a之間沿著Z軸以連續膜之形式設置。阻擋絕緣膜34a例如除隧道絕緣膜32與電荷蓄積層33a之各者接觸之部分以外，覆蓋同一記憶體柱MP內之所有電荷蓄積層33a。
於設置導電體層22b～24b之每一層中，電荷蓄積層33b設置於隧道絕緣膜32與阻擋絕緣膜34b之間。阻擋絕緣膜34b於電荷蓄積層33b之各者與導電體層22b～24b之間沿著Z軸以連續膜之形式設置。阻擋絕緣膜34b例如除隧道絕緣膜32與電荷蓄積層33b之各者接觸之部分以外，覆蓋同一記憶體柱MP內之所有電荷蓄積層33b。
電荷蓄積層33a及33b例如包含多晶矽或金屬材料。阻擋絕緣膜34a及34b例如包含氧化矽(SiO2 )。亦可於電荷蓄積層33a與阻擋絕緣膜34a之間、及電荷蓄積層33b與阻擋絕緣膜34b之間進而設置高介電常數(High-k)材料。高介電常數材料例如包含氧化矽鉿(HfSiO)，具有提高阻擋絕緣膜34a及34b之特性之功能。
上覆層35覆蓋核心層30之上表面，與核心層30上方之半導體層31之內壁部分接觸。上覆層35例如包含多晶矽。
於記憶體柱MP之半導體層31及上覆層35之上表面設置作為柱狀接點CP而發揮功能之導電體層36。導電體層36之各者之上表面係與對應之1個導電體層25接觸而電性連接。
接下來，參照圖5對記憶體柱MP之沿著XY平面之截面構成進行說明。於圖5中，示出於字元線WLa及WLb與字元線WLa及WLb之間形成之記憶體柱MP及記憶溝槽MT。
如圖5所示，記憶體柱MP於XY平面內設置於作為記憶溝槽MT而發揮功能之絕緣體層41、及沿著Y軸夾著該絕緣體層41之2個導電體層23a與23b內。具體而言，例如，記憶體柱MP於XY平面內具有將絕緣體層41斷離，並且與導電體層23a及23b之各者接觸之大致矩形之形狀。
核心層30設置於記憶體柱MP之中央部，半導體層31包圍核心層30之側面。隧道絕緣膜32包圍半導體層31之側面。隧道絕緣膜32之側面中之沿著X軸排列之2個側面與絕緣體層41接觸。
電荷蓄積層33a設置於隧道絕緣膜32之沿著Y軸排列之2個側面中導電體層23a側之側面上。阻擋絕緣膜34a設置於電荷蓄積層33a與導電體層23a之間。
電荷蓄積層33b設置於隧道絕緣膜32之沿著Y軸排列之2個側面中導電體層23b側之側面上。阻擋絕緣膜34b設置於電荷蓄積層33b與導電體層23b之間。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22a交叉之部分作為選擇電晶體STa2而發揮功能，記憶體柱MP與導電體層22b交叉之部分作為選擇電晶體STb2而發揮功能。記憶體柱MP與導電體層23a交叉之部分作為記憶胞電晶體MCa而發揮功能，記憶體柱MP與導電體層23b交叉之部分作為記憶胞電晶體MCb而發揮功能。記憶體柱MP與導電體層24a交叉之部分作為選擇電晶體STa1而發揮功能，記憶體柱MP與導電體層24b交叉之部分作為選擇電晶體STb1而發揮功能。
即，半導體層31用作選擇電晶體STa1及STb1、記憶胞電晶體MCa及MCb、以及選擇電晶體STa2及STb2之各者之通道及井區域。電荷蓄積層33a用作記憶胞電晶體MCa以及選擇電晶體STa1及STa2之浮動閘極，電荷蓄積層33b用作記憶胞電晶體MCb以及選擇電晶體STb1及STb2之浮動閘極。藉此，記憶體柱MP例如分別作為2個記憶體串MSa與MSb之組而發揮功能。
再者，以上所說明之記憶胞陣列110之構造僅為一例，記憶胞陣列110亦可具有其他構造。例如，導電體層23之個數係基於能夠設計為任意條數之字元線WL之條數。亦可對選擇閘極線SGS及SGD分別分配任意個數之導電體層22及24。於對選擇閘極線SGS分配複數層導電體層22之情形時，亦可對該複數層導電體層22之各者相互使用導電體。亦可於最下層之字元線WL與選擇閘極線SGS之間、及最上層之字元線WL與選擇閘極線SGD之間設置作為虛設字元線(未圖示)而發揮功能之任意個數的導電體層。記憶體柱MP與導電體層25之間可經由2個以上之接點電性連接，亦可經由其他配線電性連接。記憶溝槽MT內亦可包含複數種絕緣體。
1.1.5 記憶胞電晶體之閾值電壓分佈  接下來，對記憶胞陣列110內之記憶胞電晶體MC之閾值電壓分佈進行說明。
於本實施形態中，1個記憶胞電晶體MC例如可記憶2位元資料。將該2位元資料自下位位元起分別稱為下位(Lower)位元及上位(Upper)位元。而且，將由屬於同一胞單元CU之記憶胞記憶之下位位元之集合稱為下位頁，將上位位元之集合稱為上位頁。即，對1個子串單元SSU內之1條字元線WL(1個胞單元CU)分配2頁，包含8條字元線WL之子串單元SSU具有與16頁相應之容量。或者換言之，“頁”亦可定義為形成於胞單元CU之記憶體空間之一部分。資料之寫入及讀出亦可對該頁之每一個或胞單元CU之每一個進行。另一方面，如上所述，資料之抹除係以區塊BLK為單位進行。
圖6係表示寫入動作後之記憶胞陣列110內之各記憶胞電晶體MC之閾值電壓分佈之圖表。
如上所述，記憶胞電晶體MC可記憶2位元資料。即，記憶胞電晶體MC可藉由寫入動作根據閾值電壓獲取4個狀態。將該4個狀態自閾值電壓較低之狀態起依序稱為“Er”狀態、“A”狀態、“B”狀態、及“C”狀態。
“Er”狀態之記憶胞電晶體MC之閾值電壓為電壓Vbb以上，且未達電壓VA(＞Vbb)，相當於資料之抹除狀態。電壓Vbb例如為負電壓(＜0 V)，係能夠於NAND型快閃記憶體100內產生之最低電壓。電壓VA例如為0 V以上之電壓。
“A”狀態之記憶胞電晶體MC之閾值電壓為電壓VA以上，且未達電壓VB(＞VA)。“B”狀態之記憶胞電晶體MC之閾值電壓為電壓VB以上，且未達電壓VC(＞VB)。“C”狀態之記憶胞電晶體MC之閾值電壓為電壓VC以上，且未達電壓VREAD(＞VC)。於如此分佈之4個狀態中，“C”狀態為閾值電壓最高之狀態。電壓VA～VC亦可統稱為“讀出電壓Vcgrv”或簡稱為“讀出電壓”。
電壓VREAD例如為無關於所記憶之資料而使記憶胞電晶體MC接通之電壓，讀出動作時施加於非讀出對象之字元線WL，且高於讀出電壓Vcgrv。
上述閾值電壓分佈係藉由寫入包含上述下位位元及上位位元之2位元(2頁)資料來實現。即，上述“Er”狀態至“C”狀態與下位位元及上位位元之關係如下。  “Er”狀態：“11”(按“上位/下位”之順序記載)  “A”狀態：“01”  “B”狀態：“00”  “C”狀態：“10”
如此，於閾值電壓分佈中，於與相鄰之2個狀態對應之資料間僅2位元中之1位元發生變化。
讀出下位位元時，只要使用相當於下位位元之值(“0”或(or)“1”)發生變化之邊界之電壓即可，該情況於上位位元中亦相同。
即，下位頁讀出包括將對“A”狀態與“B”狀態進行區分之電壓VB用作讀出電壓之動作BR。上位頁讀出包括將對“Er”狀態與“A”狀態進行區分之電壓VA用作讀出電壓之動作AR、及將對“B”狀態與“C”狀態進行區分之電壓VC用作讀出電壓之動作CR。
1.1.5 感測放大器模組之構成  接下來，對第1實施形態之半導體記憶裝置之感測放大器模組之構成進行說明。
圖7係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之一例的方塊圖。如圖7所示，感測放大器模組140具備設置於每條位元線BL之感測放大器單元SAU(SAU0、SAU1、…、SAU(m－1))。
感測放大器單元SAU各自具備感測放大器SA、以及閂鎖電路SDL、ADL及XDL。
感測放大器SA係藉由對應之位元線BL之電壓或電流感測記憶胞電晶體MC之閾值電壓而讀出資料，並且根據寫入資料對位元線BL施加電壓。即，感測放大器SA直接控制位元線BL。而且，讀出動作時，例如藉由定序器170對感測放大器SA賦予信號STB。感測放大器SA於斷定信號STB之時序確定讀出資料，將其記憶於閂鎖電路SDL。
閂鎖電路SDL暫時記憶由感測放大器SA讀出之讀出資料及由感測放大器SA寫入之寫入資料。如下所述，於感測放大器單元SAU中，感測放大器SA包含節點SEN，閂鎖電路SDL、ADL及XDL藉由匯流排DBUS連接。
感測放大器模組140中之資料之輸入輸出係經由閂鎖電路XDL進行。即，自記憶體控制器200接收到之資料經由輸入輸出用之匯流排XBUS傳輸至閂鎖電路XDL之後，經由匯流排DBUS發送至閂鎖電路SDL及ADL或感測放大器SA。又，閂鎖電路SDL及ADL或感測放大器SA之資料經由匯流排DBUS傳輸至閂鎖電路XDL之後，經由匯流排XBUS發送至記憶體控制器200。
圖8係用以說明第1實施形態之半導體記憶裝置之感測放大器單元之構成之一例的電路圖。於圖8中，舉例顯示感測放大器模組140內之感測放大器單元SAU中之感測放大器SA之電路構成與感測放大器SA及各種閂鎖電路SDL、ADL、XDL之連接關係。
如圖8所示，感測放大器SA包含電晶體Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、Tr11、Tr12及Tr13、以及電容器C1及C2。例如，電晶體Tr1～Tr3、Tr5、Tr6、Tr8～Tr13具有n型極性，電晶體Tr4及Tr7具有p型極性。
電晶體Tr1～Tr13亦可具有各不相同之閾值電壓。於以後之說明中，使具有n型極性之電晶體Tr1～Tr3、Tr5、Tr6及Tr8～Tr13為接通狀態之信號有時無關於其大小而稱為“H(高(High))”位準，使其為斷開狀態之信號有時無關於其大小而稱為“L(低(Low))”位準。又，使具有p型極性之電晶體Tr4及Tr7為接通狀態之信號有時無關於其大小而稱為“L”位準，使其為斷開狀態之信號有時無關於其大小而稱為“H”位準。
電晶體Tr1包含連接於位元線BL之第1端、連接於電晶體Tr2之第1端之第2端、及被供給信號BLS之閘極。電晶體Tr1形成為較感測放大器SA內之其他電晶體Tr2～Tr13更高耐壓。
電晶體Tr2包含連接於節點N1之第2端、及被供給信號BLC之閘極。
電晶體Tr3包含連接於節點N1之第1端、連接於節點N2之第2端、及被供給信號BLX之閘極。
電晶體Tr4包含連接於節點N2之第1端、被供給電壓VDDSA之第2端、及被供給信號INV_S之閘極。電壓VDDSA係自感測放大器SA之外部被供給用以驅動感測放大器SA之電壓。
電晶體Tr5包含連接於節點N2之第1端、連接於節點SSRC之第2端、及被供給信號M1之閘極。
電晶體Tr6包含連接於節點SSRC之第1端、連接於節點N3之第2端、及被供給信號M2之閘極。
電晶體Tr7包含連接於節點N3之第1端、被供給電壓VDDSA之第2端、及連接於節點SSRC之閘極。
電容器C1包含連接於節點SSRC之第1端、及接地之第2端。
電晶體Tr8包含連接於節點N3之第1端、連接於節點SEN之第2端、及被供給信號SNP之閘極。
電晶體Tr9包含連接於節點N1之第1端、連接於節點SEN之第2端、及被供給信號XXL之閘極。
電晶體Tr10連接於節點VL之第1端、連接於電晶體Tr11之第1端之第2端、及連接於節點SEN之閘極。對節點VL例如供給較電壓VDDSA低之電壓。
電晶體Tr11包含連接於匯流排DBUS之第2端、及被供給信號STB之閘極。
電晶體Tr12包含連接於節點SEN之第1端、連接於匯流排DBUS之第2端、及被供給信號BLQ之閘極。
電容器C2包含連接於節點SEN之第1端、及被供給信號CLK之第2端。
電晶體Tr13包含連接於匯流排DBUS之第1端、被供給電壓VDDSA之第2端、及被供給信號LPC之閘極。
藉由如上進行構成，如下所述，感測放大器SA可藉由使參考電流及讀出電流流向同一記憶體柱MP而執行能夠抑制資料之誤讀之讀出動作。
1.2 動作  然後，對本實施形態之半導體記憶裝置中之讀出動作進行說明。
再者，於以下說明中，針對記憶胞電晶體MC、包含該記憶胞電晶體MC之記憶體串MS、及連接於該記憶胞電晶體MC之字元線WL，於該記憶胞電晶體MC為讀出對象之情形時標註“選擇”，於非讀出對象之情形時標註“非選擇”，藉此，視需要相互區分。
1.2.1 流程圖  圖9係用以說明第1實施形態之半導體記憶裝置中之讀出動作之概要之流程圖。圖9所示之步驟ST10～ST50例如係藉由來自定序器170之指示由感測放大器SA執行。
如圖9所示，於步驟ST10中，感測放大器SA於開始讀出動作時進行節點SEN之初始設定。具體而言，感測放大器SA以節點SEN之電壓成為電晶體Tr10之閾值電壓Vtn(Tr10)之方式進行設定。
於步驟ST20中，感測放大器SA使參考電流流向選擇記憶體串MS，並且將與該參考電流對應之資訊複製到感測放大器SA之內部。具體而言，感測放大器SA基於參考電流對節點SSRC充電，並保持參考電流穩定流向選擇記憶體串MS之狀態下之節點SSRC之電壓。下文將對參考電流之詳情進行敍述。
於步驟ST30中，感測放大器SA基於在步驟ST20中被充電後之節點SSRC之電壓於感測放大器SA之內部產生複製而得的參考電流，從而對節點SEN充電。
於步驟ST40中，感測放大器SA使與參考電流不同之讀出電流流向選擇記憶體串MS，並且將節點SEN放電。下文將對讀出電流之詳情進行敍述。
於步驟ST50中，感測放大器SA基於節點SEN之電壓感測選擇記憶胞電晶體MC之閾值電壓，並將該感測之結果記憶於閂鎖電路SDL等。
藉由以上，使用流向選擇記憶體串MS之參考電流及讀出電流自選擇記憶胞電晶體MC讀出資料之動作結束。
1.2.2 時序圖  接下來，利用時序圖對第1實施形態之半導體記憶裝置中之讀出動作之詳情進行說明。
1.2.2.1 下位頁讀出之情況  首先，使用圖10所示之時序圖、及圖11～圖16所示之模式圖對利用動作BR所進行之下位頁讀出之情況進行說明。
於圖11、圖12、圖14及圖15中，模式性地示出讀出動作中之感測放大器SA內之電流路徑，於圖13及圖16中，模式性地示出讀出動作中之包含選擇記憶體串MS之記憶體柱MP內之電流路徑。再者，以下為了便於說明，設為選擇記憶體串MSa內之記憶胞電晶體MCa3而進行說明。
如圖10所示，於時刻t1以前，例如除電晶體Tr7以外之感測放大器SA內之所有電晶體Tr1～Tr6及Tr8～Tr13呈斷開狀態。又，於時刻t1以後，節點VL以電壓VSS(例如0 V)接地。
於時刻t1，開始讀出動作。定序器170使信號BLQ及LPC為“H”位準而使電晶體Tr12及Tr13為接通狀態。藉此，節點SEN被充電至電壓VDDSA，並利用電容器C2將該電壓VDDSA保持於節點SEN。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t3之前完成即可，亦可不必於時刻t1開始。
於時刻t2，定序器170使信號LPC為“L”位準而使電晶體Tr13為斷開狀態，並且使信號STB為“H”位準而使電晶體Tr11為接通狀態。藉此，如圖11所示，節點SEN利用經由電晶體Tr12、Tr11及Tr10之電流路徑進行放電，並利用電容器C2將電晶體Tr10之閾值電壓Vtn(Tr10)保持於節點SEN。
於時刻t3，定序器170使信號STB及BLQ為“L”位準而使電晶體Tr11及Tr12為斷開狀態，並且使信號BLS、BLC、BLX、M1及M2為“H”位準而使電晶體Tr1～Tr3、Tr5及Tr6為接通狀態。藉此，如圖12所示，參考電流Iref利用經由電晶體Tr7、Tr6、Tr5及Tr3～Tr1之電流路徑流向位元線BL。再者，於參考電流Iref流動期間，位元線BL之電壓例如藉由信號BLC被箝位至電壓VBL。
如圖13所示，流向位元線BL之參考電流Iref流經包含選擇記憶體串MSa之記憶體柱MP內。如上所述，對選擇字元線WLa3施加可無關於閾值電壓之狀態而使記憶胞電晶體MC為斷開狀態之電壓Vbb。然而，於選擇記憶胞電晶體MCa3中，雖然微弱但可能有電流Icell(Vbb)流動。又，於記憶體柱MP內，於與選擇記憶胞電晶體MCa3並聯之電流路徑即非選擇記憶胞電晶體MCb3中，亦可能有電流Ibg流動。如此，於時刻t3，流向位元線BL之參考電流Iref成為流經相互並聯之電流路徑之電流Icell(Vbb)與電流Ibg的和。
再者，參考電流Iref隨著時間之經過而穩定化。伴隨於此，感測放大器SA內之節點SSRC之電壓充電至電壓Vref。
於時刻t4，定序器170使信號M1及M2為“L”位準而使電晶體Tr5及Tr6為斷開狀態。藉此，利用電容器C1將電壓Vref保持於節點SSRC，於電晶體Tr7保持對閘極施加電壓Vref之狀態(即，使參考電流Iref流動之狀態)。又，定序器170使信號SNP為“H”位準而使電晶體Tr8為接通狀態。藉此，如圖14所示，節點SEN利用經由電晶體Tr7及Tr8流動之參考電流Iref進行充電。如上所述，由於將節點SSRC之電壓保持為電壓Vref，故而於時刻t4以後，流向節點SEN之參考電流Iref成為固定值。因此，節點SEN之電壓於電晶體Tr8為接通狀態之期間，以固定之比率進行充電。
又，控制列解碼器120等對選擇字元線WLa3供給電壓VB，緊接著對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t6之前完成即可，亦可不必於時刻t4開始。
再者，定序器170使信號INV_S為“L”位準而使電晶體Tr4為接通狀態。藉此，位元線BL之電壓緊接著維持於電壓VBL。
於時刻t5，即自時刻t4起經過期間(Tsen＋δt)之後，定序器170使信號SNP為“L”位準而使電晶體Tr8為斷開狀態。藉此，如以下所示之式(1)般，節點SEN利用跨及期間(Tsen＋δt)之參考電流Iref充電至電壓(Vsen(ref)＋α)，並利用電容器C2將該電壓(Vsen(ref)＋α)保持於節點SEN。
Figure 02_image001
再者，於假設節點SEN之充電期間為Tsen之情形時，節點SEN被充電至電壓Vsen(ref)。換言之，如以下所示之式(2)般，與跨及期間δt之參考電流Iref相應之節點SEN之上升量為範圍α。
Figure 02_image003
於時刻t6，定序器170使信號XXL為“H”位準而使電晶體Tr9為接通狀態。藉此，如圖15所示，開始自節點SEN經由電晶體Tr9、Tr2及Tr1朝向位元線BL放電，伴隨於此，讀出電流Isen流動。於讀出電流Isen流動期間，位元線BL之電壓與參考電流Iref流動之情況相同，藉由信號BLC被箝位至電壓VBL。
如圖16所示，流向位元線BL之讀出電流Isen流經包含選擇記憶體串MSa之記憶體柱MP內。如上所述，對選擇字元線WLa3施加接通斷開根據閾值電壓是否為“B”狀態以上而變化之電壓VB。因此，於選擇記憶胞電晶體MCa3中，可能有與選擇記憶胞電晶體MCa3之閾值電壓相應之電流Icell(Vcgrv)流動。又，與參考電流Iref之情況相同，對非選擇字元線WLb3施加電壓VREAD，所以與參考電流Iref之情況相同，可能有電流Ibg流動。如此，於時刻t6，流向位元線BL之讀出電流Isen成為流經相互並聯之電流路徑之電流Icell(Vcgrv)與電流Ibg的和。
如上所述，由於位元線BL 之電壓被箝位至電壓VBL，故而於時刻t6以後流向節點SEN之讀出電流Isen成為固定值。因此，節點SEN之電壓於電晶體Tr9為接通狀態之期間，以固定之比率進行放電。
於時刻t7，即自時刻t6起經過期間Tsen之後，定序器170使信號INV_S為“H”位準而使電晶體Tr4為斷開狀態，並且使信號BLS、BLC、BLX及XXL為“L”位準而使電晶體Tr1～Tr3及Tr9為斷開狀態。藉此，如以下所示之式(3)般，節點SEN利用跨及期間Tsen之讀出電流Isen放電至電壓Vsen，並利用電容器C2將該電壓Vsen保持於節點SEN。
Figure 02_image005
再者，電流Icell(Vbb)係流向斷開狀態之選擇記憶胞電晶體MCa3之電流，小至可忽視之程度。又，電流Icell(Vcgrv)於選擇記憶胞電晶體MCa3為接通狀態(接通胞)之情形時，為明顯之大小，但於斷開狀態(斷開胞)之情形時，小至可忽視之程度。因此，選擇記憶胞電晶體MCa3為接通胞及斷開胞之各情形時之節點SEN之電壓Vsen(on cell)及Vsen(off cell)如以下式(4)及(5)所示。
Figure 02_image007
如此，選擇記憶胞電晶體MCa3為斷開胞之情形時之節點SEN之電壓能以較電晶體Tr10之閾值電壓Vtn(Tr10)大範圍α之方式進行設定。又，能以構成電壓Vsen之項中之範圍α以外之項不包括依存於電流Ibg之參數之方式設定電壓Vsen。因此，於選擇記憶胞電晶體MCa3為斷開胞之情形時，電晶體Tr10可成為接通狀態，於選擇記憶胞電晶體MCa3為接通胞之情形時，電晶體Tr10可成為斷開狀態。
其後，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作BR之資料記憶於閂鎖電路SDL。
藉由如上進行動作，使用讀出電壓VB自選擇記憶胞電晶體MCa3讀出下位資料之動作結束。
1.2.2.2 上位頁讀出之情況  接下來，使用圖17所示之時序圖，對利用動作AR及CR所進行之上位頁讀出之情況進行說明。再者，圖17與圖10對應，時刻t1～t3為止之時序圖與圖10相同，因此省略圖示。又，於圖17中，為了便於說明，將與信號LPC、BLQ及INV_S、以及節點VL相關之時序圖省略。
首先，執行基於動作AR之處理。如圖17所示，時刻t3及時刻t3後續之t10～t13為止之動作除了對選擇字元線WL施加之電壓為電壓VA之方面以外，與圖10所示之時刻t3～t7為止之動作相同。而且，於時刻t13以後之期間，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作AR之資料記憶於閂鎖電路SDL。
然後，執行基於動作CR之處理。
於時刻t14，感測放大器SA將節點SSRC之電壓重設為電壓VSS，並且將節點SEN再次充電至電壓VDDSA。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，緊接著對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t16之前完成即可，亦可不必於時刻t14開始。
於時刻t15，定序器170使信號LPC為“L”位準而使電晶體Tr13為斷開狀態，並且使信號STB為“H”位準而使電晶體Tr11為接通狀態。藉此，節點SEN利用經由電晶體Tr12、Tr11及Tr10之電流路徑進行放電，並利用電容器C2將電壓Vtn(Tr10)保持於節點SEN。
於時刻t16，定序器170使信號STB及BLQ為“L”位準而使電晶體Tr11及Tr12為斷開狀態，並且使信號BLS、BLC、BLX、M1、及M2為“H”位準而使電晶體Tr1～Tr3、Tr5及Tr6為接通狀態。藉此，參考電流Iref利用經由電晶體Tr7、Tr6、Tr5及Tr3～Tr1之電流路徑流向位元線BL，節點SSRC之電壓再次充電至電壓Vref。
時刻t16後續之時刻t17～t20為止之動作除了對選擇字元線WL施加之電壓為電壓VC之方面以外，與時刻t10～t13為止之動作相同。而且，於時刻t20以後之期間，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作CR之資料記憶於閂鎖電路ADL。定序器170基於儲存在閂鎖電路SDL及ADL之資料產生上位資料。
藉由如上進行動作，使用讀出電壓VA及VC從選擇記憶胞電晶體MCa3讀出上位資料之處理結束。
再者，於圖17之例中，對每次變更讀出電壓Vcgrv時執行節點SSRC至電壓Vref之充電動作之情況進行了說明，但並不限於此。例如，於動作AR時對節點SSRC之電壓充電至電壓Vref之後維持至動作CR之結束之情形時，節點SSRC至電壓Vref之充電動作亦可於上位頁讀出時於最初僅執行1次。使用圖18所示之時序圖對該情形時之讀出動作進行說明。
如圖18所示，時刻t14為止之動作與圖17相同，因此省略說明。
於時刻t14，感測放大器SA不將節點SSRC之電壓重設為電壓VSS而維持電壓Vref，並且對節點SEN再次充電至電壓VDDSA。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，緊接著對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t16之前完成即可，亦可不必於時刻t14開始。
於時刻t15，定序器170使信號LPC為“L”位準而使電晶體Tr13為斷開狀態，並且使信號STB為“H”位準而使電晶體Tr11為接通狀態。藉此，節點SEN利用經由電晶體Tr12、Tr11及Tr10之電流路徑放電至電晶體Tr10之閾值電壓Vtn(Tr10)，並利用電容器C2將該電壓Vtn(Tr10)保持於節點SEN。
定序器170於時刻t15以後，不使參考電流Iref流向位元線BL而利用基於由節點SSRC保持之電壓Vref(經由電晶體Tr8)之參考電流Iref開始節點SEN之充電動作。即，定序器170於時刻t15時之動作之後，不執行圖17中之時刻t16時之動作，而進行至時刻t17時之動作。
時刻t17～t20為止之動作與圖17相同，因此省略說明。而且，於時刻t20以後之期間，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作CR之資料記憶於閂鎖電路ADL。定序器170基於儲存在閂鎖電路SDL及ADL之資料產生上位資料。
藉由如上進行動作，使參考電流Iref流向選擇記憶體串MS僅1次，藉此能夠對動作AR及CR之2次執行減少電流Ibg之影響之感測動作。
1.3 本實施形態之效果  根據第1實施形態，能夠抑制資料之誤讀。以下對本效果進行說明。
於自NAND型快閃記憶體100內之記憶胞陣列110讀出資料之情形時，使讀出電流Icell流向串聯連接有複數個記憶胞電晶體MC之記憶體串MS內。讀出電流Icell根據選擇記憶胞電晶體MC是否利用對選擇字元線WL施加之讀出電壓Vcgrv成為接通狀態而發生變化。即，於選擇記憶胞電晶體MC中，於接通狀態之情形時，較大之讀出電流Icell流動，於斷開狀態之情形時，讀出電流Icell基本上不流動。感測放大器SA能夠根據該讀出電流Icell之大小感測選擇記憶胞電晶體MC之閾值電壓，而讀出資料。
於第1實施形態中，於1個記憶體柱MP內形成2個記憶體串MS。於該情形時，為了自選擇記憶胞電晶體MC(例如MCa3)正確地讀出資料，理想的是將流向同一層所形成之非選擇記憶胞電晶體MC(例如MCb3)之電流Ibg之影響去除。然而，於使非選擇記憶胞電晶體MCb3為斷開狀態之情形時，雖能夠使電流Ibg變小，但讀出電流Icell可能會受到蓄積於該非選擇記憶胞電晶體MCb3內之電荷蓄積層33b之電荷之影響而發生變化。另一方面，於使非選擇記憶胞電晶體MCb3為接通狀態之情形時，雖能夠抑制蓄積於該非選擇記憶胞電晶體MCb3內之電荷蓄積層33b之電荷對讀出電流Icell帶來之影響，但可能有較大電流Ibg流動。
根據第1實施形態，感測放大器SA係由具有n型極性之電晶體Tr5及Tr6、具有p型極性之電晶體Tr7、以及電容器C1形成節點SSRC。藉此，節點SSRC可具有將經由電晶體Tr7流向記憶體柱MP之電流之大小保存之功能。又，感測放大器SA具有連接於電晶體Tr7與節點SEN之間之電晶體Tr8。藉此，能夠使由節點SSRC保存之電流經由電晶體Tr8流向節點SEN。
又，根據第1實施形態，定序器170基於具有上述構成之感測放大器SA執行以下動作。即，定序器170於對選擇字元線WL施加電壓Vbb並且對記憶體柱MP內之其他非選擇字元線WL施加電壓VREAD之狀態下使參考電流Iref(＝Icell(Vbb)＋Ibg)流向該記憶體柱MP。感測放大器SA藉由基於參考電流Iref將電壓Vref保持於節點SSRC，而將流向電晶體Tr7之電流固定為參考電流Iref。於朝向記憶體柱MP之參考電流Iref停止之後，感測放大器SA基於該電壓Vref使參考電流Iref流動而對節點SEN充電。其後，定序器170於對選擇字元線WL施加讀出電壓Vcgrv並且對記憶體柱MP內之其他非選擇字元線WL施加電壓VREAD之狀態下使讀出電流Isen(＝Icell(Vcgrv)＋Ibg)流向該記憶體柱MP。此時，感測放大器SA利用該讀出電流Isen將節點SEN放電。藉此，節點SEN之電壓Vsen係藉由包括電流Ibg之影響在內之利用參考電流Iref進行之充電、及同樣包括電流Ibg之影響在內之利用讀出電流Isen進行之放電而進行設定。因此，能夠自節點SEN之電壓Vsen中大幅去除電流Ibg之影響。
更具體而言，節點SEN之電壓自初始設定為電壓Vtn(Tr10)之狀態起，利用參考電流Iref被充電期間(Tsen＋δt)而成為電壓Vsen(ref)＋α，並利用讀出電流Isen被放電期間Tsen而成為電壓Vsen。電壓Vsen之值如上述式(4)及(5)般，去除範圍α之項，且去除電流Ibg之影響。因此，能夠基於電流Ibg之影響得到抑制之電壓Vsen感測選擇記憶胞電晶體MC之閾值電壓。因此，能夠抑制資料之誤讀。
2. 第2實施形態  接下來，對第2實施形態之半導體記憶裝置進行說明。於第1實施形態中，對在利用參考電流Iref對節點SEN充電之前將節點SEN之電壓初始設定為電壓Vtn(Tr10)之情況進行了說明，但並不限於此。例如，感測放大器SA亦可於利用參考電流Iref對節點SEN充電之前，使節點SEN之電壓自電壓Vtn(Tr10)偏移範圍α'。
再者，於以下說明中，對與第1實施形態相同之構成及動作省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
2.1 流程圖  圖19係用以說明第2實施形態之半導體記憶裝置中之讀出動作之概要的流程圖。圖19所示之步驟ST10A～ST50與圖9所示之步驟ST10～ST50對應。
如圖19所示，於步驟ST10A中，感測放大器SA於開始讀出動作時進行節點SEN之初始設定。具體而言，感測放大器SA係以節點SEN之電壓自電晶體Tr10之閾值電壓Vtn(Tr10)偏移範圍α'之方式進行設定。
再者，關於以後之步驟ST20～ST50中之感測放大器SA之基本動作，由於與圖9相同，故而省略其說明。
藉由以上，使用流向選擇記憶體串MS之參考電流及讀出電流自選擇記憶胞電晶體MC讀出資料之動作結束。
2.2 時序圖  接下來，對第2實施形態之半導體記憶裝置中之讀出動作之詳情進行說明。
以後，使用圖20所示之時序圖、及圖21所示之模式圖對利用動作BR所進行之下位頁讀出之情況進行說明。圖20及圖21分別與第1實施形態中所說明之圖10及圖11對應。
如圖20所示，於時刻t21以前，例如除電晶體Tr7以外之感測放大器SA內之所有電晶體Tr1～Tr6及Tr8～Tr13為斷開狀態。又，於時刻t1以後，且執行感測動作為止，節點VL以電壓(範圍)α'(＞VSS)接地。範圍α'係最終基於節點SEN之電壓感測選擇記憶胞電晶體MCa3之閾值電壓時之範圍。即，範圍α'與第1實施形態中之範圍α對應。
於時刻t21，開始讀出動作。定序器170使信號BLQ及LPC為“H”位準而使電晶體Tr12及Tr13為接通狀態。藉此，節點SEN充電至電壓VDDSA，並利用電容器C2將該電壓VDDSA保持於節點SEN。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t23之前完成即可，亦可不必於時刻t21開始。
於時刻t22，定序器170使信號LPC為“L”位準而使電晶體Tr13為斷開狀態，並且使信號STB為“H”位準而使電晶體Tr11為接通狀態。此處，定序器170使“H”位準之信號STB成為電壓VDD。電壓VDD為電源電壓，大於電壓Vtn(Tr10)＋α'。藉此，如圖21所示，節點SEN之電壓為較電晶體Tr10之閾值電壓Vtn(Tr10)高出範圍α'之電壓(Vtn(Tr10)＋α')。
於時刻t23，定序器170使信號STB及BLQ為“L”位準而使電晶體Tr11及Tr12為斷開狀態，並且使信號BLS、BLC、BLX、M1及M2為“H”位準而使電晶體Tr1～Tr3、Tr5及Tr6為接通狀態。藉此，參考電流Iref藉由經由電晶體Tr7、Tr6、Tr5及Tr3～Tr1之電流路徑流向位元線BL。藉此，將感測放大器SA內之節點SSRC之電壓充電至電壓Vref。再者，於參考電流Iref流動期間，位元線BL之電壓例如藉由信號BLC被箝位為電壓VBL。
於時刻t24，定序器170使信號M1及M2為“L”位準而使電晶體Tr5及Tr6為斷開狀態。藉此，藉由電容器C1將電壓Vref保持於節點SSRC，於電晶體Tr7中保持對閘極施加電壓Vref之狀態(即，使參考電流Iref流動之狀態)。又，定序器170使信號SNP為“H”位準而使電晶體Tr8為接通狀態。藉此，將節點SEN藉由經由電晶體Tr7及Tr8而流動之參考電流Iref予以充電。如上所述，由於將節點SSRC之電壓保持為電壓Vref，故而於時刻t24以後，流向節點SEN之參考電流Iref成為固定值。因此，節點SEN之電壓於電晶體Tr8為接通狀態之期間，以固定之比率被充電。
又，控制列解碼器120等而對選擇字元線WLa3供給電壓VB，接著對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，藉由列解碼器120對各種字元線WL之電壓供給只要於下述時刻t26之前完成即可，可不必於時刻t24開始。
再者，定序器170使信號INV_S為“L”位準而使電晶體Tr4為接通狀態。藉此，位元線BL之電壓接著維持在電壓VBL。
於時刻t25，即自時刻t24起經過期間Tsen之後，定序器170使信號SNP為“L”位準而使電晶體Tr8為斷開狀態。藉此，如以下所示之式(6)般，節點SEN藉由跨期間Tsen之參考電流Iref被充電至電壓(Vsen(ref)＋α')，且藉由電容器C2將該電壓(Vsen(ref)＋α')保持在節點SEN。
Figure 02_image009
又，定序器170將節點VL之接地電位變更為電壓VSS。藉此，於之後之感測動作中，可根據節點SEN之電壓是否大於電壓Vtn(Tr10)進行判定。再者，該動作只要於下述感測動作之前完成即可，可不必於時刻t25開始。
於時刻t26，定序器170使信號XXL為“H”位準而使電晶體Tr9為接通狀態。藉此，開始自節點SEN經由電晶體Tr9、Tr2及Tr1朝向位元線BL之放電，伴隨於此，讀出電流Isen流動。由於位元線BL之電壓被箝位至電壓VBL，故而於時刻t26以後流向節點SEN之讀出電流Isen成為固定值。因此，節點SEN之電壓於電晶體Tr9為接通狀態之期間，以固定之比率進行放電。
於時刻t27，即自時刻t26起經過期間Tsen之後，定序器170使信號INV_S為“H”位準而使電晶體Tr4為斷開狀態，並且使信號BLS、BLC、BLX及XXL為“L”位準而使電晶體Tr1～Tr3及Tr9為斷開狀態。藉此，如以下所示之式(7)般，節點SEN利用跨及期間Tsen之讀出電流Isen放電至電壓Vsen，並利用電容器C2將該電壓Vsen保持於節點SEN。
Figure 02_image011
因此，選擇記憶胞電晶體MCa3為接通胞及斷開胞之各情形時之節點SEN之電壓Vsen(on cell)及Vsen(off cell)如以下式(8)及(9)所示。
Figure 02_image013
如此，選擇記憶胞電晶體MCa3為斷開胞之情形時之節點SEN之電壓能以較電晶體Tr10之閾值電壓Vtn(Tr10)大範圍α'之方式進行設定。如上所述，範圍α'係對節點VL供給之接地電壓，可與電流Ibg無關地進行設定。因此，能夠以不包括依存於電流Ibg之參數之方式設定電壓Vsen。
其後，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作BR之資料記憶於閂鎖電路SDL。
藉由如上進行動作，使用讀出電壓VB自選擇記憶胞電晶體MCa3讀出下位資料之動作結束。
2.3 本實施形態之效果  根據第2實施形態，定序器170於節點SEN之初始設定時，將節點VL於範圍α'接地。藉此，能夠於利用參考電流Iref進行之節點SEN之充電動作之前，使節點SEN之電壓偏移至較電壓Vtn(Tr10)高出範圍α'之電壓。藉此，能夠將利用參考電流Iref進行之節點SEN之充電動作與利用讀出電流Isen進行之節點SEN之放電動作所需之期間設定為均相同之期間Tssen。因此，無須依存於期間對節點SEN之電壓進行控制，因此能夠減少電壓Vsen之控制負荷。
又，範圍α'係能夠與流經記憶體柱MP內之參考電流Iref及讀出電流Isen無關地進行設定之電壓。因此，能夠與電流Ibg無關地設定節點SEN之電壓Vsen。因此，能夠抑制資料之誤讀。
3. 第3實施形態  接下來，對第3實施形態之半導體記憶裝置進行說明。於第2實施形態中，對藉由使節點VL偏離電壓VSS而將節點SEN初始設定為電壓Vtn(Tr10)＋α'之情況進行了說明。於第3實施形態中，對不使節點VL偏離電壓VSS而將節點SEN初始設定為電壓Vtn(Tr10)＋α'之情況進行說明。
再者，於以下說明中，對與第2實施形態相同之構成及動作省略其說明，主要對與第2實施形態不同之構成及動作進行說明。
3.1 時序圖  對第3實施形態之半導體記憶裝置中之讀出動作之詳情進行說明。
以後，使用圖22所示之時序圖、及圖23所示之模式圖對利用動作BR所進行之下位頁讀出之情況進行說明。圖22及圖23分別與第2實施形態中所說明之圖20及圖21對應。
如圖22所示，於時刻t31以前，例如除電晶體Tr7以外之感測放大器SA內之所有電晶體Tr1～Tr6及Tr8～Tr13為斷開狀態。又，於時刻t1以後，節點VL以電壓VSS接地。
於時刻t31，開始讀出動作。定序器170使信號BLQ及LPC為“H”位準而使電晶體Tr12及Tr13為接通狀態。藉此，節點SEN充電至電壓VDDSA，並利用電容器C2將該電壓VDDSA保持於節點SEN。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t33之前完成即可，亦可不必於時刻t31開始。
於時刻t32，定序器170使信號LPC為“L”位準而使電晶體Tr13為斷開狀態，並且使信號STB為“H”位準而使電晶體Tr11為接通狀態。此處，定序器170使得“H”位準之信號STB為電壓(Vtn(Tr11)＋Vtn(Tr10)＋α')。電壓Vtn(Tr11)為電晶體Tr11之閾值電壓。藉此，如圖23所示，節點SEN之電壓係較電晶體Tr10之閾值電壓Vtn(Tr10)高出範圍α'之電壓(Vtn(Tr10)＋α')。
關於時刻t33以後之動作，由於與第2實施形態中所說明之圖20之時刻t23以後之動作相同，故而省略說明。
藉由如上進行動作，使用讀出電壓VB自選擇記憶胞電晶體MCa3讀出下位資料之動作結束。
3.2 本實施形態之效果  根據第3實施形態，定序器170於節點SEN之初始設定時將信號STB之電壓設定為電壓(Vtn(Tr11)＋Vtn(Tr10)＋α')。藉此，可藉由經由電晶體Tr11及Tr10將節點SEN放電而將節點SEN之電壓設定為電壓(Vtn(Tr10)＋α')。藉此，能夠起到與第2實施形態相同之效果。
又，定序器170於讀出動作中不使節點VL之電壓自電壓VSS發生變化。因此，能夠抑制因節點VL之電壓變更而導致節點SEN之電壓發生變動之可能性。
4. 第4實施形態  接下來，對第4實施形態之半導體記憶裝置進行說明。於第1實施形態至第3實施形態中，對在不同之時序執行利用參考電流Iref進行之節點SEN之充電動作與利用讀出電流Isen進行之節點SEN之放電動作之情況進行了說明。於第4實施形態中，對在重疊之時序執行利用參考電流Iref進行之節點SEN之充電動作與利用讀出電流Isen進行之節點SEN之放電動作的情況進行說明。
再者，於以下說明中，對與第1實施形態相同之構成及動作省略其說明，主要對與第1實施形態不同之構成及動作進行說明。
4.1 流程圖  圖24係用以說明第4實施形態之半導體記憶裝置中之讀出動作之概要的流程圖。圖24所示之步驟ST10B、ST20及ST50與圖9所示之步驟ST10、ST20及ST50對應，圖24所示之步驟ST60與圖9所示之步驟ST30及ST40對應。
如圖24所示，於步驟ST10B中，感測放大器SA於開始讀出動作時進行節點SEN之初始設定。具體而言，感測放大器SA係以節點SEN之電壓成為電壓VDDSA之方式進行設定。
於步驟ST20中，感測放大器SA使參考電流流向選擇記憶體串MS，並且將與該參考電流對應之資訊複製到感測放大器SA之內部。具體而言，感測放大器SA基於參考電流對節點SSRC充電，並保持參考電流穩定流向選擇記憶體串MS之狀態下之節點SSRC之電壓。
於步驟ST60中，感測放大器SA基於在步驟ST20中被充電後之節點SSRC之電壓於感測放大器SA之內部產生複製而得的參考電流，藉此對節點SEN充電，並且使讀出電流流向選擇記憶體串MS將節點SEN放電。即，於步驟ST60中，感測放大器SA於重疊之期間執行基於節點SEN之參考電流之充電動作與基於讀出電流的放電動作。
於步驟ST50中，感測放大器SA基於節點SEN之電壓感測選擇記憶胞電晶體MC之閾值電壓，並將該感測之結果記憶於閂鎖電路SDL等。
藉由以上，使用流向選擇記憶體串MS之參考電流及讀出電流自選擇記憶胞電晶體MC讀出資料之動作結束。
4.2 時序圖  接下來，對第4實施形態之半導體記憶裝置中之讀出動作之詳情進行說明。
以後，使用圖25所示之時序圖、及圖26所示之模式圖對利用動作BR所進行之下位頁讀出之情況進行說明。圖25及圖26分別與第1實施形態中所說明之圖10、以及圖14及圖15對應。
如圖25所示，於時刻t41以前，例如除電晶體Tr7以外之感測放大器SA內之所有電晶體Tr1～Tr6及Tr8～Tr13為斷開狀態。又，於時刻t1以後，節點VL以電壓VSS接地。
於時刻t41，開始讀出動作。定序器170使信號BLQ及LPC為“H”位準而使電晶體Tr12及Tr13為接通狀態。藉此，節點SEN充電至電壓VDDSA。
又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓Vbb，對非選擇字元線WL0a～WL2a、WL4a～WL7a、及WLb0～WLb7供給電壓VREAD。再者，利用列解碼器120對各種字元線WL之電壓供給只要於下述時刻t43之前完成即可，亦可不必於時刻t41開始。
於時刻t42，定序器170使信號BLQ及LPC為“L”位準而使電晶體Tr12及Tr13為斷開狀態。藉此，利用電容器C2將電壓VDDSA保持於節點SEN。
於時刻t43，定序器170使信號BLS、BLC、BLX、M1及M2為“H”位準而使電晶體Tr1～Tr3、Tr5及Tr6為接通狀態。藉此，參考電流Iref利用經由電晶體Tr7、Tr6、Tr5及Tr3～Tr1之電流路徑流向位元線BL。藉此，感測放大器SA內之節點SSRC之電壓充電至電壓Vref。
於時刻t44，定序器170使信號M1及M2為“L”位準而使電晶體Tr5及Tr6為斷開狀態。藉此，利用電容器C1將電壓Vref保持於節點SSRC，於電晶體Tr7中保持對閘極施加電壓Vref之狀態(即，使參考電流Iref流動之狀態)。又，定序器170控制列解碼器120等對選擇字元線WLa3供給電壓VB，並且使信號INV_S為“L”位準，使信號SNP及XXL為“H”位準而使電晶體Tr4、Tr8及Tr9為接通狀態。藉此，節點SEN利用經由電晶體Tr7及Tr8流動之參考電流Iref進行充電，與此同時利用經由電晶體Tr9、Tr2及Tr1流動之讀出電流Isen進行放電。再者，由於節點SSRC之電壓固定至Vref，且位元線BL之電壓被箝位至電壓VBL，故而於時刻t44以後流向節點SEN之參考電流Iref與讀出電流Isen之和成為固定值。因此，節點SEN之電壓於電晶體Tr8及Tr9為接通狀態之期間，以固定之比率進行充電及放電。
於時刻t45，即自時刻t44起經過期間Tsen'之後，定序器170使信號INV_S為“H”位準而使電晶體Tr4為斷開狀態，並且使信號BLS、BLC、BLX、SNP及XXL為“L”位準而使電晶體Tr1～Tr3、Tr8及Tr9為斷開狀態。藉此，如以下所示之式(10)般，節點SEN利用跨及期間Tsen'之參考電流Iref及讀出電流Isen放電至電壓Vsen，並利用電容器C2將該電壓Vsen保持於節點SEN。
Figure 02_image015
其後，定序器170使信號STB為“H”位準而使電晶體Tr11為接通狀態，藉此使基於動作BR之資料記憶於閂鎖電路SDL。
藉由如上進行動作，使用讀出電壓VB自選擇記憶胞電晶體MCa3讀出下位資料之動作結束。
4.3 本實施形態之效果  根據第4實施形態，定序器170於重疊之期間Tsen'對初始設定為電壓VDDSA之節點SEN執行利用參考電流Iref進行之充電動作與利用讀出電流Isen進行的放電動作。藉此，能夠縮短將節點SEN設定為電壓Vsen為止之期間。因此，能夠縮短讀出動作所需之時間。
又，藉由將利用參考電流Iref進行之充電動作與利用讀出電流Isen進行之放電動作所需之期間均設為期間Tsen'，能夠自節點SEN之電壓Vsen中抵消與電流Ibg關聯之項。因此，與第2實施形態及第3實施形態同樣地，能以不包含依存於電流Ibg之參數之方式設定電壓Vsen。因此，能夠抑制資料之誤讀。
5. 變化例  再者，上述第1實施形態至第4實施形態能夠進行各種變化。
例如，於上述第1實施形態至第4實施形態中，對使參考電流Iref及讀出電流Isen流向包含選擇記憶胞電晶體MC之記憶體柱MP時對非選擇字元線WL施加電壓VREAD之情況進行了說明，但並不限於此。例如，亦可根據與選擇字元線WL之位置關係，對非選擇字元線WL中之一部分施加與電壓VREAD不同之電壓。
圖27係用以說明各種變化例之半導體記憶裝置中之下位讀出動作之時序圖。圖27與第1實施形態中所說明之圖10對應。
如圖27所示，以下所說明之各種變化例中之感測放大器SA內之動作與圖10的情況相同，因此省略其說明。另一方面，於以下所說明之各種變化例中，對字元線WL施加之電壓與圖10之情況不同。例如，定序器170亦能以對非選擇字元線WL之第1部分施加電壓VREAD，對第2部分施加電壓Vbb之方式構成。
以下，對與圖27所示之非選擇字元線WL之第1部分及第2部分之變化相應之若干變化例進行說明。
5.1 第1變化例  首先，使用圖28對第1變化例之半導體記憶裝置進行說明。圖28係用以說明於第1變化例之半導體記憶裝置中參考電流Iref流向包含選擇記憶體串MS之記憶體柱MP內時對各種字元線WL施加的電壓之模式圖。
如圖28所示，使參考電流Iref流動時，亦可除對選擇字元線WLa3以外，亦對與和選擇記憶胞電晶體MCa3並聯之電流路徑即非選擇記憶胞電晶體MCb3對應之非選擇字元線WLb3施加電壓Vbb。而且，亦可對其他非選擇字元線WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、WLb4～WLb7施加電壓VREAD。再者，如上所述，對非選擇字元線WL施加之電壓於向記憶體柱MP內使參考電流Iref流動時及使讀出電流Isen流動時，不發生變化。因此，於第1變化例中，使讀出電流Isen流動時，一方面對選擇字元線WLa3施加讀出電壓Vcgrv，一方面對非選擇字元線WLb3施加電壓Vbb，對非選擇字元線WLa0～WLa2、WLa4～WLa7、WLb0～WLb2、WLb4～WLb7施加電壓VREAD(未圖示)。
於該情形時，藉此容易設計感測放大器SA，能夠抑制設計負荷。
又，關於非選擇記憶胞電晶體MCa0～MCa2、MCa4～MCa7、MCb0～MCb2及MCb4～MCb7，成為接通狀態。因此，能夠於選擇記憶胞電晶體MCa3之源極側、汲極側均增加記憶體柱MP內之電流路徑(通道)之截面面積，從而能夠容易使接通胞之情形時之讀出電流Isen(on cell)流動得更多。因此，能夠提高接通胞之情形時與斷開胞之情形時之節點SEN之電壓Vsen之差的感度，從而能夠抑制資料之誤讀。
5.2 第2變化例  接下來，使用圖29對第2變化例之半導體記憶裝置進行說明。圖29係用以說明於第2變化例之半導體記憶裝置中參考電流Iref流向包含選擇記憶體串MS之記憶體柱MP內時對各種字元線WL施加之電壓之模式圖。
如圖29所示，使參考電流Iref流動時，亦可除對選擇字元線WLa3以外，亦對與非選擇記憶體串MSb對應之非選擇字元線WLb0～WLb7施加電壓Vbb。而且，亦可對其他非選擇字元線WLa0～WLa2及WLa4～WLa7施加電壓VREAD。再者，如上所述，對非選擇字元線WL施加之電壓於向記憶體柱MP內使參考電流Iref流動時及使讀出電流Isen流動時，不發生變化。因此，於第2變化例中，使讀出電流Isen流動時，一方面對選擇字元線WLa3施加讀出電壓Vcgrv，一方面對非選擇字元線WLb0～WLb7施加電壓Vbb，對非選擇字元線WLa0～WLa2及WLa4～WLa7施加電壓VREAD(未圖示)。
於該情形時，由於使非選擇記憶體串MSb內之記憶胞電晶體MC全部為斷開狀態，故而能夠大幅減少電流Ibg。因此，能夠大幅減少電流Ibg對節點SEN帶來之雜訊之影響。又，能夠大幅減小參考電流Iref之絕對值，因此能夠大幅減少利用參考電流Iref充電至節點SEN之電壓。
5.3 第3變化例  接下來，使用圖30對第3變化例之半導體記憶裝置進行說明。圖30係用以說明於第3變化例之半導體記憶裝置中參考電流Iref流向包含選擇記憶體串MS之記憶體柱MP內時對各種字元線WL施加的電壓之模式圖。再者，以下為了便於說明，選擇記憶胞電晶體MC表示為MCan(0≦n≦7)，於圖30中，示出n＝3之情況。
如圖30所示，使參考電流Iref流動時，亦可除對選擇字元線WLan以外，亦對與非選擇記憶體串MSb對應之字元線WLb中之非選擇字元線WLb(n＋2)～WLb7施加電壓Vbb。而且，亦可對其他非選擇字元線WLa0～WLa(n－1)、WLa(n＋1)～WLa7、及WLb0～WLb(n＋1)施加電壓VREAD。再者，如上所述，對非選擇字元線WL施加之電壓在向記憶體柱MP內使參考電流Iref流動時及使讀出電流Isen流動時，不發生變化。因此，於第3變化例中，使讀出電流Isen流動時，一方面對選擇字元線WLan施加讀出電壓Vcgrv，一方面對非選擇字元線WLb(n＋2)～WLb7施加電壓Vbb，對非選擇字元線WLa0～WLa(n－1)、WLa(n＋1)～WLa7、及WLb0～WLb(n＋1)施加電壓VREAD(未圖示)。
再者，於n＝6或7之情形時，亦可按照上述規則性對在字元線WL7與選擇閘極線SGD之間形成之未圖示之虛設字元線施加電壓。
於該情形時，由於使非選擇記憶胞電晶體MCbn為接通狀態，故而於非選擇記憶胞電晶體MCbn之電荷蓄積層33b與選擇記憶胞電晶體MCan之間形成電流路徑。因此，能夠抑制非選擇記憶胞電晶體MCbn之閾值電壓之大小對電流Icell(Vcgrv)帶來之影響。
又，關於非選擇記憶胞電晶體MCa0～MCa(n－1)及MCb0～MCb(n－1)，成為接通狀態。因此，能夠增加選擇記憶胞電晶體MCan之源極側之記憶體柱MP內之電流路徑(通道)的截面面積，從而能夠容易使接通胞之情形時之讀出電流Isen(on cell)流動。因此，能夠提高接通胞之情形時與斷開胞之情形時之節點SEN之電壓Vsen之差的感度，從而能夠抑制資料之誤讀。
5.4 第4變化例  接下來，使用圖31對第4變化例之半導體記憶裝置進行說明。圖31係用以說明於第4變化例之半導體記憶裝置中參考電流Iref流向包含選擇記憶體串MS之記憶體柱MP內時對各種字元線WL施加的電壓之模式圖。再者，以下為了便於說明，與第3變化例相同，選擇記憶胞電晶體MC表示為MCan(0≦n≦5)，於圖31中，示出n＝3之情況。
如圖31所示，使參考電流Iref流動時，亦可除對選擇字元線WLan以外，亦對與非選擇記憶體串MSb對應之字元線WLb中之非選擇字元線WLbn～WLb7施加電壓Vbb。而且，亦可對其他非選擇字元線WLa0～WLa(n－1)、WLa(n＋1)～WLa7、及WLb0～WLb(n－1)施加電壓VREAD。再者，如上所述，對非選擇字元線WL施加之電壓於向記憶體柱MP內使參考電流Iref流動時及使讀出電流Isen流動時，不發生變化。因此，於第4變化例中，使讀出電流Isen流動時，一方面對選擇字元線WLan施加讀出電壓Vcgrv，一方面對非選擇字元線WLbn～WLb7施加電壓Vbb，對非選擇字元線WLa0～WLa(n－1)、WLa(n＋1)～WLa7、及WLb0～WLb(n－1)施加電壓VREAD(未圖示)。
再者，於n＝0之情形時，亦可按照上述規則性對在字元線WL0與選擇閘極線SGS之間形成之未圖示之虛設字元線施加電壓。
於該情形時，由於非選擇記憶胞電晶體MCb3成為斷開狀態，故而能夠減少電流Ibg。因此，能夠減少電流Ibg對節點SEN帶來之雜訊之影響。又，藉由電流Ibg之減少而使參考電流Iref之絕對值變小，因此能夠減少利用參考電流Iref充電至節點SEN之電壓。
又，關於非選擇記憶胞電晶體MCa0～MCa(n－1)及MCb0～MCb(n－1)，成為接通狀態。因此，能夠增加選擇記憶胞電晶體MCan之源極側之記憶體柱MP內之電流路徑(通道)的截面面積，從而能夠容易使接通胞之情形時之讀出電流Isen(on cell)流動。因此，能夠提高接通胞之情形時與斷開胞之情形時之節點SEN之電壓Vsen之差的感度，從而能夠抑制資料之誤讀。
6. 其他  又，於上述第1實施形態至第4實施形態中，對電荷蓄積層33包含多晶矽或金屬材料之情況進行了說明，但並不限於此。例如，電荷蓄積層33亦可包含氮化矽(SiN)之類的絕緣材料。於該情形時，電荷蓄積層33a及33b作為電荷捕獲型電荷蓄積層而發揮功能，因此，亦可不必進行分離而一體形成。
又，於第1實施形態至第4實施形態中，對在1個記憶體柱MP內形成2個記憶體串MSa及MSb之情況進行了說明，但並不限於此。例如，於在1個記憶體柱MP內形成1個記憶體串MS之情形時或者形成3個以上記憶體串MS之情形時，亦能夠應用基於上述參考電流Iref及讀出電流Isen之讀出動作。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提示，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 [相關申請案]
本申請案享有以日本專利申請案2019-108754號(申請日：2019年6月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 20:半導體基板 21:導電體層 22:導電體層 22a:導電體層 22b:導電體層 23:導電體層 23a:導電體層 23b:導電體層 24:導電體層 24a:導電體層 24b:導電體層 25:導電體層 30:核心層 31:半導體層 32:隧道絕緣膜 33:電荷蓄積層 33a:電荷蓄積層 33b:電荷蓄積層 34:阻擋絕緣膜 34a:阻擋絕緣膜 34b:阻擋絕緣膜 35:上覆層 36:導電體層 41:絕緣體層 100:半導體記憶裝置 110:記憶胞陣列 120:列解碼器 130:驅動器 140:感測放大器模組 150:指令暫存器 160:位址暫存器 170:定序器 200:記憶體控制器 210:主機介面電路 220:記憶體 230:處理器 240:緩衝記憶體 250:NAND介面電路 260:ECC電路 300:主機設備 ADL:閂鎖電路 BL(BL0～BLm):位元線 BLK(BLK0～BLKn):區塊 C1:電容器 C2:電容器 CELSRC:源極線 CP:接點 CU:胞單元 DBUS:匯流排 MCa(MCa0～MCa7):記憶胞電晶體 MCb(MCb0～MCb7):記憶胞電晶體 MP:記憶體柱 MSa:記憶體串 MSb:記憶體串 MT:記憶溝槽 N1:節點 N2:節點 SA:感測放大器 SAU(SAU0、SAU1、SAU(m－1)):感測放大器單元 SDL:閂鎖電路 SEN:節點 SGDa(SGDa0～SGDa3):選擇閘極線 SGDb(SGDb0～SGDb3):選擇閘極線 SGSa、SGSb:選擇閘極線 SSRC:節點 SSUa、SSUb:子串單元 STa1:選擇電晶體 STa2:選擇電晶體 STb1:選擇電晶體 STb2:選擇電晶體 SU(SU0～SU3):串單元 Tr1:電晶體 Tr2:電晶體 Tr3:電晶體 Tr4:電晶體 Tr5:電晶體 Tr6:電晶體 Tr7:電晶體 Tr8:電晶體 Tr9:電晶體 Tr10:電晶體 Tr11:電晶體 Tr12:電晶體 Tr13:電晶體 VL:節點 WLa(WLa0～WLb7):字元線 WLb(WLb0～WLb7):字元線 XBUS:匯流排 XDL:閂鎖電路
圖1係用以說明包含第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。 圖2係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之部分之電路圖。 圖3係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之部分之電路圖。 圖4係用以說明作為與圖3對應之記憶胞陣列之部分之記憶體柱的剖視圖。 圖5係沿著圖4之V-V線之記憶體柱之剖視圖。 圖6係用以說明第1實施形態之半導體記憶裝置之記憶胞電晶體之資料與閾值電壓分佈的概念圖。 圖7係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列與感測放大器之連接關係的電路圖。 圖8係用以說明第1實施形態之半導體記憶裝置之感測放大器之電路圖。 圖9係用以說明第1實施形態之半導體記憶裝置中之讀出動作之流程圖。 圖10係用以說明第1實施形態之半導體記憶裝置中之下位讀出動作之例的時序圖。 圖11係用以說明第1實施形態之半導體記憶裝置中之讀出動作中感測節點之初始設定處理的模式圖。 圖12係用以說明第1實施形態之半導體記憶裝置中之讀出動作中參考電流之複製處理的模式圖。 圖13係用以說明第1實施形態之半導體記憶裝置中之讀出動作時流經記憶體柱內之參考電流的模式圖。 圖14係用以說明第1實施形態之半導體記憶裝置中之讀出動作中利用參考電流進行之感測節點的充電動作之模式圖。 圖15係用以說明第1實施形態之半導體記憶裝置中之讀出動作中利用讀出電流進行之感測節點的放電動作之模式圖。 圖16係用以說明第1實施形態之半導體記憶裝置中之讀出動作時流經記憶體柱內之讀出電流的模式圖。 圖17係用以說明第1實施形態之半導體記憶裝置中之上位讀出動作之例的時序圖。 圖18係用以說明第1實施形態之半導體記憶裝置中之上位讀出動作之另一例的時序圖。 圖19係用以說明第2實施形態之半導體記憶裝置中之讀出動作之流程圖。 圖20係用以說明第2實施形態之半導體記憶裝置中之下位讀出動作之例的時序圖。 圖21係用以說明第2實施形態之半導體記憶裝置中之讀出動作中感測節點之初始設定處理的模式圖。 圖22係用以說明第3實施形態之半導體記憶裝置中之下位讀出動作之例的時序圖。 圖23係用以說明第3實施形態之半導體記憶裝置中之讀出動作中感測節點之初始設定處理的模式圖。 圖24係用以說明第4實施形態之半導體記憶裝置中之讀出動作之流程圖。 圖25係用以說明第4實施形態之半導體記憶裝置中之下位讀出動作之例的時序圖。 圖26係用以說明第4實施形態之半導體記憶裝置中之讀出動作中利用參考電流及讀出電流進行之感測節點的充電及放電動作之模式圖。 圖27係用以說明第1變化例至第4變化例之半導體記憶裝置中之下位讀出動作之例的時序圖。 圖28係用以說明第1變化例之半導體記憶裝置中之讀出動作時流經記憶體柱內之參考電流的模式圖。 圖29係用以說明第2變化例之半導體記憶裝置中之讀出動作時流經記憶體柱內之參考電流的模式圖。 圖30係用以說明第3變化例之半導體記憶裝置中之讀出動作時流經記憶體柱內之參考電流的模式圖。 圖31係用以說明第4變化例之半導體記憶裝置中之讀出動作時流經記憶體柱內之參考電流的模式圖。

Claims (19)

  1. 一種半導體記憶裝置，其具備：  串聯連接之第1記憶胞及第2記憶胞；  第1字元線，其連接於上述第1記憶胞；  第2字元線，其連接於上述第2記憶胞；及  控制電路；且  上述控制電路係以如下方式構成：  對上述第1字元線施加第1電壓並且對上述第2字元線施加第2電壓，而將第1節點充電，  基於上述經充電之第1節點之電壓，將第2節點充電，  對上述第1字元線施加第3電壓並且對上述第2字元線施加上述第2電壓，而將上述第2節點放電，  基於上述經充電且上述經放電之上述第2節點之電壓，自上述第1記憶胞讀出資料。
  2. 如請求項1之半導體記憶裝置，其中上述第3電壓高於上述第1電壓，且低於上述第2電壓。
  3. 如請求項2之半導體記憶裝置，其中上述第1電壓為負電壓。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路係以將上述第2節點充電之後將上述第2節點放電之方式構成。
  5. 如請求項4之半導體記憶裝置，其中將上述第2節點充電之第1期間較將上述第2節點放電之第2期間長。
  6. 如請求項4之半導體記憶裝置，其中將上述第2節點充電之第1期間與將上述第2節點放電之第2期間相等。
  7. 如請求項1之半導體記憶裝置，其中上述控制電路係以對上述第2節點充電並且將上述第2節點放電之方式構成。
  8. 如請求項1之半導體記憶裝置，其中上述控制電路包含：  第1電晶體，其將上述第1節點與上述第1記憶胞及上述第2記憶胞之間連接；  第2電晶體，其包含連接於上述第1節點之第1端、及連接於第3節點之第2端；  第3電晶體，其包含連接於上述第3節點之第1端、接地之第2端、及連接於上述第1節點之閘極；  第4電晶體，其包含連接於上述第2節點之第1端、及連接於上述第3節點之第2端；以及  第5電晶體，其將上述第2節點與上述第1記憶胞及上述第2記憶胞之間連接。
  9. 如請求項8之半導體記憶裝置，其中上述第3電晶體具有與上述第1電晶體、上述第2電晶體、上述第4電晶體、及上述第5電晶體不同之極性。
  10. 如請求項8之半導體記憶裝置，其中上述控制電路進而包含：  第1電容器，其連接於上述第1節點；及  第2電容器，其連接於上述第2節點。
  11. 如請求項8之半導體記憶裝置，其中上述控制電路係以如下方式構成：  將上述第1電晶體、上述第2電晶體、及上述第3電晶體設為接通狀態並且將上述第4電晶體及上述第5電晶體設為斷開狀態，而將上述第1節點充電，  將上述第3電晶體及上述第4電晶體設為接通狀態並且將上述第1電晶體及上述第2電晶體設為斷開狀態，而將上述第2節點充電，  將上述第5電晶體設為接通狀態並且將上述第1電晶體及上述第2電晶體設為斷開狀態，而將上述第2節點放電。
  12. 如請求項8之半導體記憶裝置，其中上述控制電路  進而包含第5電晶體，上述第5電晶體包含連接於第3節點之第1端、及連接於上述第2節點之閘極，且  以如下方式構成：於將上述第2節點充電之前與將上述第2節點放電之後，對上述第3節點施加相等之電壓。
  13. 如請求項8之半導體記憶裝置，其中上述控制電路  進而包含第5電晶體，上述第5電晶體包含連接於第3節點之第1端、及連接於上述第2節點之閘極，且  以如下方式構成：於將上述第2節點充電之前對上述第3節點施加第4電壓，於將上述第2節點放電之後對上述第3節點施加較上述第4電壓低之第5電壓。
  14. 如請求項1之半導體記憶裝置，其進而具備：  第3記憶胞，其與上述第1記憶胞並聯連接於上述第2記憶胞；  第4記憶胞，其與上述第2記憶胞並聯連接於上述第1記憶胞，且串聯連接於上述第3記憶胞；  第3字元線，其連接於上述第3記憶胞；及  第4字元線，其連接於上述第4記憶胞；且  上述第3記憶胞及上述第4記憶胞與上述第1記憶胞及上述第2記憶胞相互共用井區域，且隔著上述井區域對向設置。
  15. 如請求項14之半導體記憶裝置，其中上述控制電路係以如下方式構成：  對上述第1字元線施加上述第1電壓並且對上述第2字元線、上述第3字元線、及上述第4字元線施加上述第2電壓，而將上述第1節點充電，  對上述第1字元線施加第3電壓並且對上述第2字元線、上述第3字元線、及上述第4字元線施加上述第2電壓，而將上述第2節點放電。
  16. 如請求項14之半導體記憶裝置，其中上述控制電路係以如下方式構成：  對上述第1字元線及上述第3字元線施加上述第1電壓並且對上述第2字元線及上述第4字元線施加上述第2電壓，而將上述第1節點充電，  對上述第1字元線施加第3電壓，對上述第2字元線及上述第4字元線施加上述第2電壓，對上述第3字元線施加上述第1電壓，而將上述第2節點放電。
  17. 如請求項14之半導體記憶裝置，其中上述控制電路係以如下方式構成：  對上述第1字元線、上述第3字元線、及上述第4字元線施加上述第1電壓並且對上述第2字元線施加上述第2電壓，而將上述第1節點充電，  對上述第1字元線施加第3電壓，對上述第2字元線施加上述第2電壓，對上述第3字元線及上述第4字元線施加上述第1電壓，而將上述第2節點放電。
  18. 如請求項14之半導體記憶裝置，其中上述控制電路係以如下方式構成：  對上述第1字元線及上述第4字元線施加上述第1電壓並且對上述第2字元線及上述第3字元線施加上述第2電壓，而將上述第1節點充電，  對上述第1字元線施加第3電壓，對上述第2字元線及上述第3字元線施加上述第2電壓，對上述第4字元線施加上述第1電壓，而將上述第2節點放電，且  上述第4記憶胞設置於上述第3記憶胞與位元線之間。
  19. 如請求項14之半導體記憶裝置，其中上述控制電路係以如下方式構成：  對上述第1字元線、上述第3字元線、及上述第4字元線施加上述第1電壓並且對上述第2字元線施加上述第2電壓，而將上述第1節點充電，  對上述第1字元線施加第3電壓，對上述第2字元線施加上述第2電壓，對上述第3字元線及上述第4字元線施加上述第1電壓，而將上述第2節點放電，且  上述第4記憶胞設置於上述第3記憶胞與位元線之間。
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