JP2014186787A - 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム - Google Patents

不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム Download PDF

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Abstract

【課題】書き込み動作を中断し、読み出し動作を行い、その後書き込み動作を再開する不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステムを提供すること。
【解決手段】メモリセルを含むメモリセルアレイと、データを読み出しまたは書き込むセンスアンプ（140）と、書き込み動作が中断されると中断した際の書き込みデータ、書き込み電圧、及び前記メモリセルの閾値分布を情報として保持可能なレジスタ（170）と、中断するコマンド、及び読み出し動作を要求するコマンドを受信し、前記読み出し動作が終了すると前記書き込み動作の再開を要求する再開コマンドを受信する制御部（150）とを具備し、前記制御部は、前記中断コマンドを受信すると前記情報を前記レジスタに保持させ、前記再開コマンドを受信すると前記レジスタに保持させた前記情報に基づいて前記書き込み動作を再開する。
【選択図】図５

Description

本実施形態は、不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステムに関する。
ＮＡＮＤ型フラッシュメモリは、マトリクス状に配置された複数のメモリセル、これらのメモリセルに書き込みデータを保持可能なセンスアンプを有する。
特開２００８−３４０４５号公報 特開２００５−１８６５０号公報 特開平０２−６１８９６号公報 特開２００４−１５８０９４号公報
本実施形態は、書き込み動作を中断して読み出し動作を行い、その後書き込み動作を再開する、メモリコントローラ、及びメモリシステムを提供する。
実施形態に係る不揮発性半導体記憶装置によれば、メモリセルを含むメモリセルアレイと、メモリセルの保持可能とするデータを読み出しまたは書き込むセンスアンプと、前記データの書き込み動作が中断されると、この中断した際の書き込みデータ、書き込み電圧、及び前記メモリセルの閾値分布を情報として保持可能なレジスタと、前記書き込み動作中を示すビジー信号を出力し、このビジー信号の出力中に前記書き込み動作を中断するコマンド、及び読み出し動作を要求するコマンドを受信し、前記読み出し動作が終了すると前記書き込み動作の再開を要求する再開コマンドを受信する制御部とを具備し、前記制御部は、前記中断コマンドを受信すると前記情報を前記レジスタに保持させ、前記再開コマンドを受信すると前記レジスタに保持させた前記情報に基づいて前記書き込み動作を再開する。
第１の実施形態に係る不揮発性半導体記憶装置の全体構成図。 第１の実施形態に係るメモリセルアレイの概念図。 第１の実施形態に係るセンスアンプの回路構成例。 第１の実施形態に係る動作であって、図４（ａ）は中断コマンド及び再開コマンドを受信した際のフローチャートであり、図４（ｂ）は中断コマンド及び再開コマンドを受信した際の書き込み電圧概念図。 第１の実施形態に係るメモリシステムの動作を示し、図５（ａ）はメモリコントローラが発行するコマンドのシーケンスであり、図５（ｂ）はデータ退避を示した概念図。 第１の実施形態の変形例に係るメモリシステムの動作を示し、図６（ａ）はメモリコントローラが発行するコマンドのシーケンスであり、図６（ｂ）はデータ退避を示した概念図。 第２の実施形態に係るメモリシステムの動作を示し、図７（ａ）はメモリコントローラが発行するコマンドのシーケンスであり、図７（ｂ）はデータ退避を示した概念図。 第２の実施形態に係るレジスタが保持する情報の概念図。 第３の実施形態に係る不揮発性半導体記憶装置の動作を示したフローチャート。 第３の実施形態に係る不揮発性半導体記憶装置であって、図１０（ａ）はセンスアンプの構成例、及び図１０（ｂ）はデータ退避を示した概念図。
本実施形態に係る不揮発性半導体記憶装置は、ものである。
［第１の実施形態］
第１の実施形態は、ビジー（Ｂｕｓｙｎ＝“Ｌ”、例えば、書き込み動作）中に外部から中断コマンドを受けると書き込み動作を中断して外部から受けた読み出し動作を行い、その後、再開コマンドを受けると中断した所から再度書き込み動作を実行する。なお、Ｂｕｓｙｎにおける“ｎ”は負論理を示す。
この際、センスアンプ内のキャッシュを開放せずとも上記読み出し動作を実行する。
１．全体構成例
図１は、第１の実施形態に係るメモリシステムの構成を示すブロック図である。メモリシステムは、半導体装置１及びホスト機器２を備える。この半導体装置１は、ホスト機器２と接続可能とされ、半導体装置１はこのホスト機器２による制御に従って動作する。
また、半導体装置１は不揮発性半導体記憶装置１０及びこれを制御するメモリコントローラ２０（制御回路）を備える。半導体装置１の一例として、ＳＤＴＭカードやＳＳＤなどが挙げられる。
以下、本実施形態では、不揮発性半導体記憶装置１０として、ＮＡＮＤ型フラッシュメモリを 例に挙げて説明する。
１．＜半導体装置１＞
１．１＜不揮発性半導体記憶装置１０＞
不揮発性半導体記憶装置１０は、メモリセルアレイ１２０（図中、memory cell array）、ロウデコーダ１３０（図中、R/D）、センスアンプ１４０（図中、sense amp）、制御部１５０（図中、controller）、電圧発生回路１６０（図中、voltage generator）、及びレジスタ１７０（図中、resister）を具備する。
１．１＜メモリセルアレイ１２０の構成例＞
図２に示すようにメモリセルアレイ１２０は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１２０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
なお、メモリセルＭＣは、例えば４値のデータのうちいずれか１つを保持出来る。４つの値は電圧の低い方から“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、そして“Ｃ”レベルである。“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されるに連れ、“Ａ”レベル＝＞“Ｂ”レベル＝＞“Ｃ”レベルと電圧が上昇する。
消去状態のメモリセルＭＣは“１１”データと対応し、閾値分布が“Ａ”レベルのメモリセルＭＣは“１０”データと対応し、閾値分布が“Ｂ”レベルのメモリセルＭＣは“００”データと対応し、そして閾値分布が“Ｃ”レベルのメモリセルＭＣは“０１”データと対応する。
そして、上記保持データを“□△”で示した場合、“□”を上位ビットと呼び、データ書き込み時において後述する第４ラッチに格納され、また“△”を下位ビットと呼び、書き込み時において後述する第３ラッチに格納される。
メモリセルアレイ１２０の構成は、上述した構成に限定されることなく、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている構成であってもよい。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている構成であってもよい。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２＜周辺回路の構成＞
ロウデコーダ１３０は、複数のワード線ＷＬに接続され、データの読み出し、書き込み、及び消去時に、ワード線ＷＬの選択及び駆動を行う。
センスアンプ１４０は、複数のビット線ＢＬに接続され、データの読み出し、書き込み、及び消去時に、ビット線のＢＬ電圧を制御する。また、センスアンプ１４０は、データの読み出し時に例えばビット線ＢＬの電位を検知する。なお、センスアンプ１４０は、この場合に限られず、例えばセル電流を検知してもよい。
更にセンスアンプ１４０はデータの書き込み時に書き込みデータに応じた電圧をビット線ＢＬに印加する。なお、センスアンプ１４０の詳細な構成については後述する。
次いで制御部１５０は、動作モードに応じてメモリコントローラ２０から供給されるコマンドＣＭＤ（後述する中断コマンド、再開コマンド等）及び外部制御信号に基づき、データの書き込み、読み出し、及び消去のシーケンスを制御する制御信号を発生する。この制御信号は、ロウデコーダ１３０、センスアンプ１４０、及び電圧発生回路１６０等に送られる。
本実施形態では、メモリコントローラ２０から中断コマンドを受信すると、制御部１５０は書き込み動作中であってもこれを中断し、その後に外部から受信した読み出し動作を割り込ませる。制御部１５０は、その後メモリコントローラ２０から再開コマンドを受けると、中断したところから書き込み動作を実行する。
具体的に述べると、書き込み動作を再開する際、制御部１５０は後述するレジスタ１７０を参照し、レジスタ１７０の保持データに応じてワード線ＷＬに転送すべき次の書き込み電圧を電圧発生回路１６０に発生させる。
なお、第１の実施形態における中断コマンドは例えばＦＦコマンドである。すなわち、不揮発性半導体記憶装置１０が“Ｌ”レベルのビジー信号を出力している場合であっても、中断コマンドを受信することが出来る特殊なコマンドである。
電圧発生回路１６０は、制御部１５０から送られる各種制御信号に応じて、読み出し電圧（Ｖｒｅａｄ、ＶＣＧＲ）、書き込み電圧（ＶＰＧＭ）、及びベリファイ電圧（Ｖ＿ＡＲ、Ｖ＿ＢＲ、Ｖ＿ＣＲ）、並びにメモリセルアレイ１２０、ロウデコーダ１３０、及びセンスアンプ１４０の各種動作に必要な電圧を発生する。
レジスタ１７０は、メモリコントローラ２０やセンスアンプ１４０（具体的には第４ラッチ経由で）と種々のデータの授受を行う。具体的には読み出しデータや書き込みデータなどである。
更には、レジスタ１７０は、ワード線ＷＬに対し次に転送すべき書き込み電圧、同一メモリセルＭＣへの書き込み回数、書き込み動作が中断した際の書き込みデータ、及び書き込み動作が中断した際にメモリセルＭＣがどのステータス（閾値分布）まで遷移したかなどの情報を保持する。これら書き込み電圧や書き込み回数、書き込みデータ、及びステータスなどは、制御部１５０やメモリコントローラ２０によって参照される情報であるが、以下実施形態では制御部１５０が参照するものとする。
２．＜センスアンプ１４０の構成例＞
次に図３を用いて、センスアンプの構成を説明する。センスアンプ１４０は、センスユニットＳＵ、第１ラッチ回路４１（以下、ＳＤＬ）、第２ラッチ回路４２（以下、ＵＤＬ）、第３ラッチ回路４３（以下、ＬＤＬ）、及び第４ラッチ回路４４（以下、ＸＤＬ）を備える。また、センスユニットＳＵは第５ラッチ回路４５（以下、ＳＥＮ）を備える。
センスユニットＳＵは、メモリセルＭＣからデータを読み出し、これをＳＤＬに転送する。また、ＸＤＬ及びＬＤＬに格納されたデータに応じてビット線ＢＬへと書き込み許可電圧（例えば、０Ｖ）または非書き込み電圧（例えば、ＶＤＤ）を転送する。
ＳＤＬは、センスユニットＳＵが読み出したデータを保持する。ＳＤＬはこのデータをＸＤＬに転送した後、図示せぬＩ／Ｏを介してレジスタ１７０に転送する。
ＵＤＬは、後述するクイックパスライト（以下、ＱＰＷ）用のデータを保持する。すなわち、メモリセルＭＣの閾値電圧があるベリファイ電圧を超えたか否かを示す情報を保持する。
なお、ＱＰＷとは、メモリセルＭＣの閾値分布を細くするためのデータの書き込み方式である。ＱＰＷについては例えば“不揮発性半導体記憶装置”という２００２年１月２２日に出願された米国特許出願１０／０５１３７２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
ターゲットとする閾値より低い電圧でベリファイし、そのメモリセルＭＣに対して通常よりも閾値の遷移が小さい書き込みを選択的に行うことで閾値分布を細くする。
ベリファイ電圧を超えていない場合には、ＵＤＬは例えば“０”データを保持し、書き込み時において、ビット線ＢＬはある所定の電圧（＞０Ｖ）でクランプされる。
なお、第１の実施形態では、ＱＰＷを用いた書き込み方式ではないため、このＵＤＬは廃した構成であってもよい。なお、ＱＰＷを用いた書き込みについては変形例にて説明する。
上述した通りＬＤＬは、２ビットから構成される書き込みデータのうち、下位データを保持する。具体的には“０”または“１”いずれかデータを保持する。
また上述した通りＸＤＬは、２ビットから構成される書き込みデータのうち、上位データを保持する。具体的には“０”または“１”いずれかデータを保持する。
そして、上記ＬＤＬ及びＸＤＬのデータを組み合わせてメモリセルＭＣに所望のデータ（“１１”、“１０”、“００”、または“０１”）が書き込まれる。
ＳＥＮは、読み出しデータを一時的に保持し、これをＳＤＬへと転送する。また、読み出しデータに加え、各データラッチ間の演算に用いることが出来る。
２．＜メモリコントローラ２０＞
図１に戻ってメモリコントローラ２０について説明する。メモリコントローラ２０は、ホスト機器２からの指示を受け、これに基づいて不揮発性半導体記憶装置１０を制御する。
第１の実施形態では、たとえば書き込み動作中にホスト機器２からデータ読み出しの要求があると、メモリコントローラ２０はデータ書き込み中に不揮発性半導体記憶装置１０に対して中断コマンドを発行し、その後、読み出しコマンドを発行する。
また、読み出し動作が終了すると、先ほど中断した書き込みを再開すべく、再開コマンドを発行する。
そして、メモリコントローラ２０が不揮発性半導体記憶装置１０に上記中断コマンドを発行すると、不揮発性半導体記憶装置１０は以下動作を実行する。
３．＜不揮発性半導体記憶装置１０の動作＞
次に図４（ａ）、及び図４（ｂ）を用いて、第１の実施形態に係る不揮発性半導体記憶装置１０の動作を説明する。図４（ａ）は不揮発性半導体記憶装置１０の動作を示したフローチャートであり、図４（ｂ）はワード線ＷＬに転送される書き込み電圧、及びビジー信号（図中、Ｂｕｓｙｎ）を示し、中断コマンドに応じて、書き込みの中断、及び再開する様子を示した概念図である。
３．１＜フローチャート＞
図４（ａ）に示すように、まずメモリセルＭＣへ書き込み動作を実行する（Ｓ０）。書き込み動作は、ビット線ＢＬに書き込み許可電圧、または非書き込み電圧を転送しつつ、ワード線ＷＬに書き込み電圧を転送することで実行される。
また図４（ｂ）に示すようにワード線ＷＬに転送される書き込み電圧は、書き込み回数を経るに連れて階段状に上昇する。これは、メモリセルＭＣの閾値電圧をターゲットとする電圧まで上昇させるためである。
上記ステップＳ０の途中で、メモリコントローラ２０が中断コマンドを発行すると（Ｓ１、ＹＥＳ）、制御部１５０は書き込み動作を中断し、メモリコントローラ２０に“Ｈ”レベルのビジー信号（Ｒｅａｄｙ状態を示す）を発行する（Ｓ２、図４（ｂ））。
具体的に説明すると、図４（ｂ）に示すように所定のステップまで書き込み動作を終わらせた後、制御部１５０はビジー信号をＲｅａｄｙ状態に切り替える。図４（ｂ）では、例えば電圧Ｖ４を選択ワード線ＷＬに転送した後に、書き込み動作を中断する。
また図４（ｂ）に示すようにＲｅａｄｙ状態（Ｂｕｓｙｎ＝“Ｈ”レベル）であるので、その後メモリコントローラ２０から読み出しコマンドを受信する（Ｓ３）。
制御部１５０はこの読み出しコマンドを受けると、メモリコントローラ２０に“Ｌ”レベルのビジー信号を発行し、読み出し動作に入る（Ｓ４、図４（ｂ））。
読み出し動作では上述したようにＳＤＬに一端読み出しデータが格納された後、第４ラッチ回路４４を介してレジスタ１７０に転送される（Ｓ５）。
その後メモリコントローラ２０から再開コマンドを受けると（Ｓ６）、制御部１５０はレジスタ１７０を参照し、図４（ｂ）に示すように所定の電圧から書き込み動作を再開する（Ｓ７）。
４．＜コマンドシーケンス、及びセンスアンプ１４０のデータ転送＞
次に図５（ａ）、及び図５（ｂ）を用いて、メモリコントローラ２０から転送されるコマンドシーケンスと、読み出し動作時のセンスアンプ１４０内のデータの格納の様子を示した概念図を時系列に沿って示す。
図５（ａ）に示すように、時刻ｔ０において書き込みコマンド（“８ｘ Ａ１ Ｄ １ｘ”）が発行されると、不揮発性半導体記憶装置１０はこのコマンドに従って書き込み動作を実行する（図５（ａ）中、時刻ｔ１〜ｔ２）。この際、制御部１５０はメモリコントローラ２０に“Ｌ”のビジー信号を発行する。なお、“８ｘ １ｘ”は書き込みコマンドを指し、“Ａ１”は書き込み対象となるメモリセルＭＣのアドレス、“Ｄ”は書き込みデータを指す。
その後、時刻ｔ２においてメモリコントローラ２０が中断コマンド（図５（ａ）中、“ＸＸ”）を発行すると、制御部１５０はそれまでの書き込み動作を中断し、時刻ｔ３においてビジー信号を“Ｈ”レベルとする。
すると、時刻ｔ４において読み出しコマンド（図５（ａ）中、“００ ３０”）を発行する。
すると、制御部１５０は“Ｌ”レベルのビジー信号をメモリコントローラ２０に出力し、時刻ｔ５〜ｔ６の期間読み出し動作を実行する。
読み出し時動作では、以下説明するラッチ間データ転送を実行し、読み出しデータをレジスタ１７０に出力する。
図５（ｂ）に示すように、読み出しデータが一端ＳＤＬに格納された後（図５（ｂ）中、（１）と表記）、次いでＳＤＬからＵＤＬへと読み出しデータを転送する。
その後、ＳＤＬに空きが生じたので、ＸＤＬに格納された上位ビットをＳＤＬに退避させた後、ＵＤＬに格納された読み出しデータをこのＸＤＬを介してレジスタ１７０に出力する。Ｉ／Ｏを経由してレジスタ１７０に順次転送される。
上記では、センスアンプ１４０内でのデータ転送について述べたがデータ転送の手順はこれに限られない。簡単に説明すれば、ＵＤＬが空いている点に着目して、（１）書き込みデータをＸＤＬ=>ＵＤＬとした後、読み出しデータをＳＤＬ=>ＸＤＬとする手順であっても良い。このようにデータ転送の手順は上記記載に限られない。
なおこの際、図５（ａ）、図５（ｂ）に示すように書き込みに必要なデータ（下位ビット）はＬＤＬから移動させないで格納しておく。
また上記データ転送は制御部１５０が制御するものである。
その後、時刻ｔ１０において再開コマンド（図５（ａ）中、“ＹＹ”）をメモリコントローラ２０が発行すると、これを受けた制御部１５０は“Ｌ”レベルのビジー信号を発行し、書き込み動作を再開する。
＜第１の実施形態に係る効果＞
第１の実施形態に係るメモリシステムであると、（１）の効果を得ることが出来る。
（１）読み出し動作のスループットを向上させることが出来る。
すなわち、本実施形態では、中断コマンド及び再開コマンドをメモリコントローラ２０が発行する。この中断コマンドを受信すると、不揮発性半導体記憶装置１０は書き込み動作を中断し、例えば読み出し動作を割り込ませることが出来る。
一般的にデータを書き込むには数ｍｓ程度の時間が掛かる。つまり、読み出し動作を実行したい場合数ｍｓ程度待ってからデータを読み出していた。これでは、メモリシステム全体として動作速度が見込めない。
そこで、単に書き込み動作中にメモリコントローラ２０から読み出しコマンドを発行しようとすると、メモリセルＭＣへの書き込みが中途半端となってしまい、ページ方向（図２の説明で記載）に一括して書き込んだデータが破壊される可能性がある。
この現象を具体的に説明する。ＸＤＬ及びＬＤＬのデータに応じて、例えば図４（ｂ）のように電圧Ｖ４を上昇させている途中に読み出し動作が介入すると、Ｉ／Ｏ線を介して読み出しデータがＸＤＬに格納される。つまり、それまでの書き込みデータに、読み出しデータが上書きされてしまう。このようにデータが破壊されてしまう可能性がある。
従って、このような場合にはページを切り替えて改めて書き込み動作を実行する必要がある。しかし、メモリコントローラ２０が再開コマンドを不揮発性半導体記憶装置１０に発行するとは限らない。つまり、メモリコントローラ２０側からするとデータが読み出されればそれでメモリコントローラ２０の要求には応えているわけであり、必ずしも中断した書き込みコマンドがメモリコントローラ２０から発行されるとは限らない。
これに対し、本実施形態に係るメモリシステムは、中断コマンド及び再開コマンドの両者を備える。
そして本実施形態に係る中断コマンドには、不揮発性半導体記憶装置１０に書き込み動作をあるステップまで終わらせ、また書き込みデータを破壊することなく読み出しデータをレジスタ１７０に出力する機能を有する。このため、上記のように書き込み動作が終了するまで待機する必要がなく、また中断コマンドをいつでも発行することが出来る。
このため、メモリコントローラ２０が読み出し要求をしてから読み出し動作が開始されるまで、およそ数１００μｓの待機時間で済む。これは上記と比して読み出しスループットが早くなる。
更に、不揮発性半導体記憶装置１０はレジスタ１７０が中断する直前の情報を保持しているため、再開コマンドを受信した場合であっても、中断した所から書き込み電圧をワード線ＷＬに転送出来る。
このように第１の実施形態に係るメモリシステムであると、書き込み動作の途中でも書き込み動作が完了するのを待たずしてデータを読み出すことが出来る。
＜変形例＞
次に上記第１の実施形態の変形例（以下、第１変形例）に係るメモリシステムについて説明する。
第１変形例では、ＱＰＷ情報をＵＤＬに保持させた状態での読み出し動作の手法について説明する。この場合、ＳＤＬ、ＵＤＬ、ＬＤＬ、及びＸＤＬの全てのラッチ回路にデータが格納されているため、これらデータラッチ間の演算にセンスユニットＳＵ内のＳＥＮを使用する必要がある。
図６（ａ）、及び図６（ｂ）にコマンドシーケンス、及びセンスアンプ１４０内でのデータの転送の様子を示した概念図を示す。なお上記第１の実施形態と同一の動作については説明を省略する。
図６（ａ）に示すようにメモリコントローラ２０が中断コマンドを発行した際、センスアンプ１４０でのＸＤＬ、ＬＤＬ、及びＵＤＬには上位ビット、下位ビット、及びＱＰＷ情報が格納されている。
その後、時刻ｔ７以降の読み出し動作が実行されると、ＳＤＬに読み出しデータが格納された後、最終的にはＸＤＬを経由してレジスタ１７０へと転送される。センスアンプ１４０内のデータ転送について図６（ｂ）を用いて説明する。
なお、ＵＤＬ及びＬＤＬに格納された書き込みデータ、及びＱＰＷデータはセンスアンプ１４０内でデータ退避は行わない。これは、ＸＤＬを介してレジスタ１７０へと読み出しデータを転送したい、という点に鑑みればこれらＵＤＬ、ＬＤＬのデータをいずれかのラッチ部へ退避する必要性がないからである。すなわち、データを退避させるのは、ＸＤＬに格納された上位ビットである。
図６（ｂ）に示すように、読み出しデータがセンスユニットＳＵからＳＤＬへと転送される（１）。このＳＤＬのデータをＸＤＬを介してレジスタ１７０へと転送させたい。このため、次にＸＤＬのデータをＳＥＮへ退避させる（２）。
ＸＤＬには空きが出来たため、ここでＳＤＬ=>ＸＤＬへとデータを転送する（３）。
すると、ＳＤＬには空きが出来たため、その後上記（２）でＳＥＮに退避させていた上位データをＳＤＬへ転送し（５）、ＸＤＬに格納された、読み出しデータがレジスタ１７０へと転送された後、ＳＤＬ=>ＸＤＬへ上位データを戻す。
＜第１変形例に係る効果＞
第１変形例に係るメモリシステムであっても、上記（１）の効果を得ることが出来る。つまり、例え全ラッチ回路に必要なデータが格納されている場合であっても、ＳＥＮを各データラッチ間の演算に用いることで読み出しデータをレジスタ１７０へと転送することが出来るため、書き込みコマンドがメモリコントローラ２０から発行された場合であっても、早急に読み出し動作に遷移することが出来る。
［第２の実施形態］
次に図７（ａ）、及び図（ｂ）を用いて、第２の実施形態に係るメモリシステムについて説明する。第２の実施形態では、読み出しデータをＵＤＬに格納されているＱＰＷデータに上書きする点で上記実施形態と異なる。すなわち、上記変形例ではＳＥＮを用いていたが、第２の実施形態ではＵＤＬを用いる。その代わり、ＵＤＬにそれまで格納していたＱＰＷデータを読み出し動作後に復元する必要性がある。この点についても述べる。
１．＜シーケンス、及びデータ転送について＞
図７（ａ）、及び図７（ｂ）にコマンドシーケンス、及びセンスアンプ１４０内でのデータの転送の様子を示した概念図を示す。なお上記第１の実施形態と同一のシーケンスについては説明を省略する。
時刻ｔ１において読み出し動作が行われると、制御部１５０が読み出しデータをＱＰＷデータが格納されたＵＤＬに転送する。具体的には、読み出しデータは一度ＳＤＬに格納された後、ＵＤＬへと転送される。なお、ここでもＸＤＬ、及びＬＤＬは上位ビット及び下位ビットを保持したままである。
その後、制御部１５０によりＵＤＬに格納された読み出しデータがＸＤＬを介してレジスタ１７０へと転送される。
この様子について図７（ｂ）を用いて説明する。図７（ｂ）に示すようにセンスユニットＳＵで読み出したデータが制御部１５０によりＳＤＬに格納され（１）、その後、ＵＤＬへと転送される（２）。ここで、中断した書き込み動作についてのベリファイ結果が消滅する。
次いで、制御部１５０はＸＤＬのデータを空いたＳＤＬへと転送する（３）。これによってＸＤＬに読み出しデータを格納することが出来るため、制御部１５０はＵＤＬのデータをＸＤＬへと転送し（４）、次いでレジスタ１７０へと転送する（図７（ｂ）中、Ｄａｔａ Ｏｕｔと表記）。
読み出しが終わった後、制御部１５０がＳＤＬデータをＸＤＬへと転送することでこのＸＤＬには上位ビットが格納される（５）。
次いで、制御部１５０はＵＤＬにＱＰＷデータを格納させる。図８を用いてＱＰＷデータの復元方法について説明する。
２．＜ＱＰＷの復元方法について＞
まず、レジスタ１７０が保持する情報について説明する。
２．１＜レジスタ１７０の保持情報＞
図８にレジスタ１７０内に格納されている情報を示す。図８は、メモリセルＭＣの閾値分布であり、レジスタ１７０に格納されている情報である。すなわち、書き込み動作を中断した際、レジスタ１７０はメモリセルＭＣにどのステータスまで書き込んだのかを記憶する。
図８には、例えばメモリセルＭＣに状態Ａまで書き込んでいることを示す。なお、ターゲットとする閾値を“Ｃ”レベルとする。
２．２＜フローチャート（復元方法）＞
書き込み動作が再開されると、制御部１５０はレジスタ１７０を参照する（Ｓ１０）。次いで、このレジスタ１７０内に格納されたメモリセルＭＣのステータスを確認する（Ｓ１１）。
次いで、制御部１５０は上記ステータスに基づいて、ベリファイ動作を実行する（Ｓ１２）。具体的には図８に示すように、電圧Ｖ＿ＡＶ=>電圧Ｖ＿ＢＶ=>電圧Ｖ＿ＣＶとベリファイポイントを上昇させ、ＮＡＮＤストリング１１が導通するか否かをチェックする。
ベリファイ結果が、“Ｌ”レベルであれば（Ｓ１３、ＹＥＳ）、所望の閾値分布まで遷移していないと判断し、制御部１５０はＸＤＬ、及びＬＤＬに格納されたデータに基づいて再書き込みを実行する（Ｓ１４）。すなわち、この時点で、ＵＤＬ内のＱＰＷデータが復元されたことになる。
また、ステップＳ１３においてベリファイ結果が“Ｈ”レベルであった場合（Ｓ１３、ＹＥＳ）、制御部１５０はターゲットとなる閾値分布まで遷移しているか確認する。すなわち、ＸＤＬ、及びＬＤＬの保持データが“１”、“１”の組み合わせ以外であれば（Ｓ１５、ＮＯ）、未だターゲットとする閾値分布に達していないと判断し、上記ステップＳ１４の動作を実行する。
＜第２の実施形態に係る効果＞
以上の様に、レジスタ１７０に中断する前のメモリセルＭＣの閾値分布を情報として保持させることで、一度消去したＱＰＷデータを復元することが出来る。これは、レジスタ１７０が中断する直前のメモリセルＭＣの閾値分布（ステータス）を把握しているからである。すなわち、第２の実施形態のように、このステータス情報と書き込みデータを保持していればＱＰＷデータを復元出来る。
また、第２の実施形態に係るメモリシステムであっても、上記（１）の効果を得ることが出来る。
[第３の実施形態]
次に図９を用いて第３の実施形態に係るメモリシステムについて説明する。第３の実施形態は、奇数、偶数ビット線ＢＬに分けて交互にデータを読み出し、またはデータ書き込みを実行するセンスアンプ１４０である点で上記実施形態と異なる。以下、センスアンプ１４０の構成を述べる。なお、同じ構成には同一の参照符号を付す。
１．＜センスアンプ１４０の構成例＞
図９にセンスアンプの構成例を示す。図９に示すように、第３の実施形態に係るセンスアンプ１４０は、ｎチャネル型ＭＯＳトランジスタ３０〜３６、ラッチ回路５０〜ラッチ回路５４、及びキャパシタ素子５５を備える。なお、ラッチ回路４０（以下、ＰＤＣと呼ぶ）はインバータ５００、及び５０１から構成され、またラッチ回路４１（以下、ＳＤＣと呼ぶ）はインバータ５１０、及び５１１から構成される。
以下、センスアンプ１４０の構成を説明する。なお、各ＭＯＳトランジスタのゲートに供給される信号については省略する。
ＭＯＳトランジスタ３０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ２に接続される。以下、このノードＮ２をＴＤＣと呼ぶ。
キャパシタ素子５５の一方の電極はこのノードＮ１に接続され、他方の電極は接地される。
ＭＯＳトランジスタ３１の電流経路の一端はノードＮ１に接続され、他端はノードＮ３に接続される。ノードＮ３にはＰＤＣが接続される。具体的には、インバータ５０１の出力端とインバータ５００の入力端が共にノードＮ３に接続される。
また、ＭＯＳトランジスタ３２の電流経路の一端はノードＮ２に接続され、他端はノードＮ４でＳＤＣに接続される。具体的には、ＭＯＳトランジスタ３２の他端は、ＭＯＳトランジスタ５１０の出力端とＭＯＳトランジスタ５１１の入力端とノードＮ４で接続される。
またインバータ５１０の出力端とインバータ５１１の入力端とが、ノードＮ５を介してＭＯＳトランジスタ３６の電流経路の一端と接続される。なお、ＭＯＳトランジスタ３６の電流経路の他端はＩ／Ｏ線を介してレジスタ１７０に接続される。
更に、ノードＮ３にＭＯＳトランジスタ３３〜３５の電流経路の一端が接続され、各々のＭＯＳトランジスタの他端はラッチ回路５２（以下、ＣＤＧと呼ぶ）、ラッチ回路５３（以下、ＢＤＣ）、及びラッチ回路５４（以下、ＤＤＣ）に接続される。
以上構成において、ＳＤＣに書き込みデータのうち上位ビットが格納され、ＰＤＣに下位ビットが格納される。
以下、図１０（ａ）、図１０（ｂ）を用いてデータ読み出し時における各ラッチ回路間でのデータ退避について説明する。
２．＜読み出し動作＞
図１０（ａ）はセンスアンプ１４０の構成であって、データ退避の流れを示した概念図であり、図１０（ｂ）は図１０（ａ）内で各ラッチ回路に格納されたデータが転送される順序を示した概念図である。
図１０（ａ）及び図１０（ｂ）に示すように、まずＰＤＣに格納された下位ビットをＣＤＧに退避させる（１）。したがって、ＰＤＣに空きが生じるため、次いでＳＤＣに格納された上位ビットをＰＤＣに転送する（２）。ＰＤＣはレジスタ１７０とデータの授受を行うためのラッチ回路であるため、このようにＰＤＣを一旦開放する必要がある。
その後、ＣＤＧに格納された下位ビットをＴＤＣへと転送し、ＰＤＣに格納されている上位ビットをＣＤＧに転送し、更にＴＤＣに退避させた下位ビットを元のＰＤＣに格納させる（３）。
次いで、ＳＤＣがデータ開放されたので、読み出し動作を実行する。すなわち読み出したデータをＳＤＣに転送し、次いで、このＳＤＣを介してレジスタ１７０へ出力する（４）。
最後に、ＣＤＧに退避しておいた上位ビットを元のＳＤＣに格納する（５）。
以上（１）〜（５）のステップを経ることで、書き込み動作を中断しつつ、読み出し動作を実行する。
＜第３の実施形態に係る効果＞
第３の実施形態に係るメモリシステムであっても、上記（１）の効果を得ることが出来る。つまり、例えデータ読み出し方法が異なった場合であっても中断コマンドが発行されれば、書き込み動作を中断し、直ぐさま読み出し動作に遷移することが出来る。
なお、以上ではメモリコントローラが中断コマンドや再開コマンドを発行していたが、この機能をホスト機器２に持たせてもよい。
またレジスタ１７０が配置される領域は不揮発性半導体記憶装置１内に限らない。すなわち、メモリコントローラ２０内にあっても良いし、ホスト機器２が有していても良い。
また更に、例えば図５（ａ）において不揮発性半導体記憶装置１が再開コマンド（ＹＹ）をメモリコントローラ２０から受信するまで、不揮発性半導体記憶装置１はメモリコントローラ２０からの読み出しコマンドの要求を複数回満たす。つまり、不揮発性半導体記憶装置１は何度も読み出し動作を行うことが出来る。
［付記１］
メモリセルを含むメモリセルアレイと、
メモリセルの保持可能とするデータを読み出しまたは書き込むセンスアンプ（140）と、
前記データの書き込み動作が中断されると、この中断した際の書き込みデータ、書き込み電圧、及び前記メモリセルの閾値分布を情報として保持可能なレジスタ（170）と、
前記書き込み動作中を示すビジー信号を出力し、このビジー信号の出力中に前記書き込み動作を中断するコマンド、及び読み出し動作を要求するコマンドを受信し、前記読み出し動作が終了すると前記書き込み動作の再開を要求する再開コマンドを受信する制御部（150）と
を具備し、
前記制御部は、前記中断コマンドを受信すると前記情報を前記レジスタに保持させ、前記再開コマンドを受信すると前記レジスタに保持させた前記情報に基づいて前記書き込み動作を再開する
ことを特徴とする不揮発性半導体記憶装置。
［付記２］
前記センスアンプは、前記メモリセルから読み出した前記データを保持する第１ラッチ（SDL）、２ビットの書き込みデータであって上位ビットを保持する第２ラッチ（XDL）、下位ビットを保持する第３ラッチ（LDL）、及び前記メモリセルの目的とする閾値分布まで前記書き込み動作が終了したか否かのベリファイ結果を保持する第４ラッチ（UDL）を備え、
前記センスアンプは、前記上位ビット、前記下位ビット、及び前記ベリファイ結果を消去させずに、前記読み出しデータを前記レジスタに転送する
ことを特徴とする付記１記載の不揮発性半導体記憶装置。
［付記３］
前記センスアンプの各々に設けられ、前記上位ビットを保持可能な第５ラッチ（SEN）を更に備え、
前記書き込み動作を中断すると、前記制御部は前記第２ラッチから前記第５ラッチに前記上位ビットを退避しつつ、前記第１ラッチに格納され、前記メモリセルから読み出した前記データを前記第２ラッチに転送する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
［付記４］
前記読み出し動作において、前記制御部は前記第１ラッチ（SDL）に前記読み出しデータを格納した後、前記第４ラッチ（UDL）に転送し、
前記制御部は、前記第１ラッチ（SDL）に、前記レジスタと前記データの授受可能な前記第２ラッチ（XDL）に格納された前記上位ビットを退避させた後、この第２ラッチ（XDL）を経由して前記第４ラッチ（UDL）が格納する前記データを前記レジスタへ転送する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
［付記５］
前記センスアンプは第１ビット線（Even）、及びこれに隣接する第２ビット線（Odd）に対し交互に前記データを読み出し、
前記センスアンプは、２ビットの書き込みデータであって上位ビットを保持する第１ラッチ（SDL）、下位ビットを保持する第２ラッチ（PDC）、前記第１、第２ビット線の電圧であって、前記読み出した前記データを保持する第３ラッチ（TDC）と、前記第２ラッチ及び前記第３ラッチと授受可能な接続関係を有する第４（DDC）、第５（BDC）、及び第６ラッチ（CDG）を含み、
前記センスアンプは、前記上位ビット、及び前記下位ビットを消去させずに、前記読み出しデータを前記レジスタに転送する
ことを特徴とする付記１記載の不揮発性半導体記憶装置。
［付記６］
前記中断コマンドを受けると、前記制御部は前記下位ビットを前記第６ラッチに退避させつつ、前記上位ビットを前記第２ラッチへと転送し、
前記第６ラッチに退避させた前記下位ビットを前記第３ラッチに転送した後、前記上位ビットを第６ラッチに退避させ、且つ前記第３ラッチから前記第２ラッチへと下位ビットを戻した後、
前記メモリセルからの前記データ読み出しを前記第１ラッチに格納させる
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１…半導体装置、２…ホスト、１０…不揮発性半導体記憶装置、２０…メモリコントローラ、１２０…メモリセルアレイ、１３０…ロウデコーダ、１４０…センスアンプ、１５０…制御部、１６０…電圧発生回路、１７０…レジスタ

Claims (7)

  1. メモリセルを含むメモリセルアレイと、
    前記メモリセルの保持可能とするデータを読み出しまたは書き込むセンスアンプと、
    前記データの書き込み動作が中断されると、この中断した際の書き込みデータ、書き込み電圧、及び前記メモリセルの閾値分布を情報として保持可能なレジスタと、
    前記書き込み動作中を示すビジー信号を出力し、このビジー信号の出力中に前記書き込み動作を中断するコマンド、及び読み出し動作を要求するコマンドを受信し、前記読み出し動作が終了すると前記書き込み動作の再開を要求する再開コマンドを受信する制御部と
    を具備し、
    前記制御部は、前記中断コマンドを受信すると前記情報を前記レジスタに保持させ、前記再開コマンドを受信すると前記レジスタに保持させた前記情報に基づいて前記書き込み動作を再開する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記センスアンプは、前記メモリセルから読み出した前記データを保持する第１ラッチ、２ビットの書き込みデータであって上位ビットを保持する第２ラッチ、下位ビットを保持する第３ラッチ、及び前記メモリセルの目的とする閾値分布まで前記書き込み動作が終了したか否かのベリファイ結果を保持する第４ラッチを備え、
    前記センスアンプは、前記上位ビット、前記下位ビット、及び前記ベリファイ結果を消去させずに、前記読み出しデータを前記レジスタに転送する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記センスアンプは第１ビット線、及びこれに隣接する第２ビット線に対し交互に前記データを読み出し、
    前記センスアンプは、２ビットの書き込みデータであって上位ビットを保持する第１ラッチ、下位ビットを保持する第２ラッチ、前記第１、第２ビット線の電圧であって、前記読み出した前記データを保持する第３ラッチと、前記第２ラッチ及び前記第３ラッチと授受可能な接続関係を有する第４、第５、及び第６ラッチを含み、
    前記センスアンプは、前記上位ビット、及び前記下位ビットを消去させずに、前記読み出しデータを前記レジスタに転送する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記制御部は、前記書き込み動作を中断する前記コマンドを受信すると、前記再開コマンドを受信するまで前記書き込み動作を再開しない
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記再開コマンドを受信すると、
    前記制御部は前記レジスタを参照し、前記情報として前記閾値分布を確認しつつ、ベリファイ電圧を前記メモリセルに転送し、
    前記メモリセルが導通または非導通に応じたデータを前記第４ラッチに格納する
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  6. 請求項１乃至請求項６のうちいずれか一項記載の不揮発性半導体記憶装置を制御するコントローラであって、
    前記コントローラは、前記読み出し要求をすべく前記ビジー信号中に前記中断コマンドを前記不揮発性半導体記憶装置に対して発行し、
    この不揮発性半導体記憶装置から転送される前記データの読み出しが終了すると、前記最下位コマンドを前記不揮発性半導体記憶装置に発行する
    ことを特徴とするメモリコントローラ。
  7. 請求項１乃至５いずれか１項記載の半導体記憶装置と、
    請求項６記載のコントローラと
    を具備するメモリシステム。
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