JP2013242944A - 半導体記憶装置 - Google Patents

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Abstract

【課題】読出動作が高速であり、読出の精度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置においては、第１のワード線に通過電位を印加すると共に、前記第１のワード線の隣の第２のワード線に予備読出電位を印加し、前記予備読出電位の印加により第２のメモリセルトランジスタがオン状態となったときは、第１のメモリセルトランジスタの閾値分布が相対的に低い場合に前記第１のメモリセルトランジスタの値を判別できる第１の条件で、前記第１のメモリセルトランジスタからデータを読み出し、前記予備読出電位の印加により前記第２のメモリセルトランジスタがオフ状態となったときは、前記第１のメモリセルトランジスタの閾値分布が相対的に高い場合に前記第１のメモリセルトランジスタの値を判別できる第２の条件で、前記第１のメモリセルトランジスタからデータを読み出す。
【選択図】図９

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリにおいては、電荷蓄積層に電荷を蓄積させてメモリセルトランジスタの閾値を変化させることにより、データを書き込んでいる。一方、メモリセルトランジスタの制御電極に所定の電位を印加し、このメモリセルトランジスタがオン状態となり電流を流すかオフ状態となり電流を流さないかを判定することにより、書き込まれたデータを読み出している。
しかしながら、ＮＡＮＤ型フラッシュメモリの微細化が進むと、隣り合うメモリセルトランジスタ間において、電荷蓄積層同士の距離が短くなり、隣接セル効果が生じ、データを読み出す際の精度が低くなる。一方、ＮＡＮＤ型フラッシュメモリにおいては、読出動作の高速化も要求されている。
特開２００９−４３３５７号公報
本発明の目的は、読出動作が高速であり、読出の精度が高い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第１方向に延びる複数本のアクティブエリアが形成された半導体基板と、前記半導体基板上に設けられ、第２方向に延びる複数本のワード線と、前記アクティブエリアにそれぞれ接続された複数本のビット線と、前記複数本のアクティブエリアに接続されたソース線と、各前記アクティブエリアと各前記ワード線との間に配置された電荷蓄積層と、制御回路と、を備える。各前記アクティブエリアと各前記ワード線との交差部分に複数水準の値を持つデータが書き込まれるメモリセルトランジスタが形成されている。前記制御回路は、第１の前記ワード線に、書き込まれた値に拘わらず前記メモリセルトランジスタがオン状態となるような通過電位を印加すると共に、前記第１のワード線の隣に配置され、前記第１のワード線が構成する第１の前記メモリセルトランジスタよりも後にデータが書き込まれた第２の前記メモリセルトランジスタを構成する第２の前記ワード線に予備読出電位を印加し、前記予備読出電位の印加により前記第２のメモリセルトランジスタがオン状態となったときは、前記第１のメモリセルトランジスタの閾値分布が相対的に低い場合に前記第１のメモリセルトランジスタの値を判別できる第１の条件で、前記第１のメモリセルトランジスタからデータを読み出し、前記予備読出電位の印加により前記第２のメモリセルトランジスタがオフ状態となったときは、前記第１のメモリセルトランジスタの閾値分布が相対的に高い場合に前記第１のメモリセルトランジスタの値を判別できる第２の条件で、前記第１のメモリセルトランジスタからデータを読み出す。
第１の実施形態に係る半導体記憶装置を例示する回路図である。 第１の実施形態に係る半導体記憶装置の一部を例示する回路図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。 （ａ）〜（ｃ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布を例示するグラフ図であり、（ａ）は消去状態を示し、（ｂ）はＬページ書込後の状態を示し、（ｃ）はＵページ書込後の状態を示す。 各ブロック内におけるページの書込順序を例示するグラフ図である。 横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタに書き込まれた値と閾値分布との関係を例示するグラフ図である。 横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布の変動を例示するグラフ図である。 横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、値「Ｅ」及び「Ａ」の閾値分布の変動を例示するグラフ図である。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第１の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第１の比較例に係るＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第２の比較例におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第２の比較例におけるＵページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第２の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 横軸に時間をとり、縦軸にセンスアンプに蓄積された電荷量をとって、第２の実施形態におけるＵページ読出の動作を例示するグラフ図である。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第３の実施形態におけるＵページ読出の動作を例示するタイミングチャートである。 横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、値「Ａ」及び「Ｂ」の閾値分布の変動を例示するグラフ図である。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第４の実施形態におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第３の比較例におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第５の実施形態におけるＬページ読出の動作を例示するタイミングチャートである。 （ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、第６の実施形態におけるＬページ読出の動作を例示するタイミングチャートである。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する回路図であり、
図２は、本実施形態に係る半導体記憶装置の一部を例示する回路図であり、
図３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置のメモリセルトランジスタを例示する断面図である。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
先ず、半導体記憶装置１の構成を、回路の面から説明する。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、メモリセルアレイＭＡ、ビット線制御回路ＢＣ、ロウデコーダＲＤ、制御回路ＣＮＴＬ、電源回路ＧＣ、ＲＯＭヒューズＲＦ及びＩ／ＯバッファＩＯが設けられている。ビット線制御回路ＢＣ、ロウデコーダＲＤ、電源回路ＧＣ、ＲＯＭヒューズＲＦ及びＩ／ＯバッファＩＯは、それぞれ制御回路ＣＮＴＬに接続されている。また、電源回路ＧＣはロウデコーダＲＤにも接続されている。
メモリセルアレイＭＡには、複数個のブロックＢＬＫ０〜ＢＬＫＬ（以下、総称して「ブロックＢＬＫ」ともいう、Ｌは０以上の整数）が設けられている。ビット線制御回路ＢＣには、制御回路（図示せず）及び複数のセンスアンプＳＡ０〜ＳＡＭ（以下、総称して「センスアンプＳＡ」ともいう、Ｍは１以上の整数）が設けられている。各センスアンプＳＡには、データラッチＤＬが設けられている。また、各センスアンプＳＡは、Ｉ／ＯバッファＩＯに接続されている。電源回路ＧＣには、複数のチャージポンプＣＰ１〜ＣＰ８及びチャージポンプ制御回路ＰＧが設けられている。電源回路ＧＣは、制御回路ＣＮＴＬの制御により、ワード線ＷＬに印加する読出電位、書込電位及び消去電位等の電位を生成する回路である。ＲＯＭヒューズＲＦには、不良ブロック情報等が記憶されている。
また、半導体記憶装置１には、複数本のビット線ＢＬ０〜ＢＬＭ（以下、総称して「ビット線ＢＬ」ともいう）、複数本のワード線ＷＬ０〜ＷＬＮ（以下、総称して「ワード線ＷＬ」ともいう、Ｎは１以上の整数）、ソース線ＳＬ、選択ゲート線ＳＧ、ビット線制御線ＢＬＳが設けられている。ビット線ＢＬとソース線ＳＬとの間には、１つの選択トランジスタＳＴ、Ｎ個のメモリセルトランジスタＭＴ、１つの選択トランジスタＳＴがこの順に直列に接続されている。選択トランジスタＳＴのゲート電極は選択ゲート線ＳＧに接続され、メモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬに接続されている。
ワード線ＷＬ及び選択ゲート線ＳＧはロウデコーダＲＤに接続されており、各ビット線ＢＬは各センスアンプＳＡに接続されている。センスアンプＳＡとビット線ＢＬとの間には、ビット線制御トランジスタＢＬＴが接続されており、ビット線制御トランジスタＢＬＴのゲート電極はビット線制御線ＢＬＳに接続されている。ビット線制御回路ＢＣは、ビット線ＢＬを介して、メモリセルトランジスタＭＴに記憶されているデータを読み出したり、いわゆるベリファイ動作においてメモリセルトランジスタＭＴに所定のデータが書き込まれているかどうかを検出したり、ビット線ＢＬに所定の電位を印加して、メモリセルトランジスタＭＴに対してデータを書き込む回路である。
直列に接続されたＮ個のメモリセルトランジスタＭＴ及び一対の選択トランジスタＳＴにより、１本のＮＡＮＤストリングＮＳが構成され、１本のソース線ＳＬに接続されたＭ本のＮＡＮＤストリングＮＳにより、１つのブロックＢＬＫが構成されている。また、１本のワード線ＷＬを共有するＭ個のメモリセルトランジスタＭＴから、「ページ」が構成されている。
半導体記憶装置１にデータを記憶させる際には、記憶させるデータ、データに付随するアドレス及び半導体記憶装置１の動作を制御する各種のコマンドが、半導体記憶装置１の外部からＩ／ＯバッファＩＯに対して入力される。入力された情報のうち、データは、Ｉ／ＯバッファＩＯを介してビット線制御回路ＢＣに入力され、ビット線制御回路ＢＣの制御回路によって選択されたセンスアンプＳＡに入力される。一方、アドレス及びコマンドは、制御回路ＣＮＴＬに入力される。制御回路ＣＮＴＬは、アドレス及びコマンドに基づいて、ビット線制御回路ＢＣ、ロウデコーダＲＤ及び電源回路ＧＥを制御する。この結果、ビット線制御回路ＢＣによりビット線ＢＬが選択され、電源回路ＧＥによって生成された電位がロウデコーダＲＤによってワード線に選択的に印加される。これにより、データがメモリセルトランジスタＭＴに書き込まれる。
一方、半導体記憶装置１に記憶されたデータを読み出す際には、制御回路ＣＮＴＬの制御により、ビット線制御回路ＢＣ、ロウデコーダＲＤ及び電源回路ＧＣが協働して、メモリセルトランジスタＭＴに記憶されたデータを読み出し、センスアンプＳＡのデータラッチＤＬに保存する。そして、データラッチＤＬに保存されたデータが、Ｉ／ＯバッファＩＯを介して、半導体記憶装置１の外部に出力される。
次に、メモリアレイＭＡの構成を、デバイスの面から説明する。
図３（ａ）及び（ｂ）に示すように、半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０の上層部分には、一方向（以下、「ＢＬ方向」という）に延びる複数本のＳＴＩ（shallow trench isolation）１１が形成されており、シリコン基板１０の上層部分におけるＳＴＩ１１間の部分がアクティブエリア１２となっている。アクティブエリア１２上にはゲート絶縁膜１３が設けられており、その上には電荷蓄積層１４が設けられている。各アクティブエリア１２の直上域において、電荷蓄積層１４はＢＬ方向に沿って断続的に配列されており、従って、複数本のアクティブエリア１２の直上域において、電荷蓄積層１４は、ＢＬ方向及びＢＬ方向に対して直交する方向（以下、「ＷＬ方向」という）の双方に沿ってマトリクス状に配列されている。
電荷蓄積層１４上には、上述のワード線ＷＬが配置されており、ＷＬ方向に延びている。また、Ｎ本のワード線ＷＬからなる組の両側には、ＷＬ方向に延びる選択ゲート線ＳＧが配置されている。更に、Ｎ本のワード線ＷＬからなる組及びその両側に配置された一対の選択ゲート線ＳＧを含むグループから見て一方の側には、ＢＬ方向及びＷＬ方向に対して直交する方向（以下、「上下方向」という）に延びるビット線コンタクト（図示せず）が設けられており、その下端はアクティブエリア１２に接続されている。一方、上述のグループから見て他方の側には、ＷＬ方向に延びるソース線ＳＬが配置されており、その下端はアクティブエリア１２に接続されている。ワード線ＷＬ、選択ゲート線ＳＧ及びソース線ＳＬの上方における各アクティブエリア１２の直上域には、上述のビット線ＢＬが配置され、ＢＬ方向に延び、ビット線コンタクトの上端に接続されている。シリコン基板１０上には、電荷蓄積層１４、ワード線ＷＬ、選択ゲート線ＳＧ、ソース線ＳＬ及びビット線ＢＬを覆うように、層間絶縁膜１６が設けられている。
これにより、各ブロックにおいては、各アクティブエリア１２と各ワード線ＷＬとの交差部分毎に、１枚の電荷蓄積層１４を含むメモリセルトランジスタＭＴが構成される。従って、半導体記憶装置１のメモリセルアレイＭＡにおいては、複数のメモリセルトランジスタＭＴがＸ方向及びＹ方向に沿ってマトリクス状に配列されている。また、各アクティブエリア１２と各選択ゲート線ＳＧとの交差部分毎に、選択トランジスタＳＴが構成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、例えばｎチャネル形トランジスタである。
次に、本実施形態に係る半導体記憶装置の動作について説明する。
先ず、データの書込動作について説明する。
図４（ａ）〜（ｃ）は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布を例示するグラフ図であり、（ａ）は消去状態を示し、（ｂ）はＬページ書込後の状態を示し、（ｃ）はＵページ書込後の状態を示し、
図５は、各ブロック内におけるページの書込順序を例示するグラフ図である。
図１、図２並びに図３（ａ）及び（ｂ）に示すように、各メモリセルトランジスタＭＴ（以下、単に「セル」ともいう）に対してデータを書き込む際には、制御回路ＣＮＴＬがビット線制御回路ＢＣ、ロウデコーダＲＤ及び電源回路ＧＣを制御することにより、ある１本のワード線ＷＬに正の書込電位を印加し、他のワード線ＷＬにセルをオン状態とするような通過電位を印加する。そして、外部から入力されたデータに従い、値を書き込もうとするセル、すなわち、閾値電圧を上昇させたいセルに接続されたビット線ＢＬに例えば接地電位ＧＮＤを印加し、アクティブエリア１２の電位を接地電位とする。これにより、アクティブエリア１２から電荷蓄積層１４に電子が注入され、このセルの閾値分布が正側にシフトする。一方、値を書き込まないセル、すなわち、閾値電圧を上昇させたくないセルについては、ビット線ＢＬに電源電位ＶＤＤを印加した上で、アクティブエリア１２を浮遊状態とする。これにより、アクティブエリア１２の電位がワード線ＷＬとのカップリングにより上昇し、ワード線ＷＬに書込電位が印加されたセルにおいても、電荷蓄積層１４に電子が注入されなくなる。値の書込が終了したセルについても同様にして、それ以上の書込を禁止する。
以下、ｎチャネル形のメモリセルトランジスタＭＴに４値のデータを書き込む場合について説明する。
図４（ａ）〜（ｃ）に示すように、本実施形態においては、データの書込を２段階に分けて行う。データの値は、メモリセルトランジスタＭＴの閾値が低い順から、「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」とする。例えば、値「Ｅ」の閾値は負であり、値「Ａ」、「Ｂ」、「Ｃ」の閾値は正である。
図４（ａ）に示すように、これからデータが書き込まれるセルは全て、データが消去された消去状態とされている。消去状態においては、値が「Ｅ」となっている。
この状態から、図４（ｂ）に示すように、複数本のビット線ＢＬに選択的に電位を印加することにより、１本のワード線ＷＬを共有する複数のメモリセルトランジスタＭＴ、すなわち、あるページに属する複数のセルのうち、一部のセルについて、電荷蓄積層１４に電子を注入する。これにより、このセルの閾値が増加して、閾値分布がシフトする。閾値分布がシフトした後の状態を、便宜上、中間値「ＬＭ」という。本明細書においては、この１回目の書込を、「Ｌページ書込」（Lower page program）という。Ｌページ書込後においては、セルの閾値分布は、値「Ｅ」と中間値「ＬＭ」とに分離される。
次に、図４（ｃ）に示すように、値「Ｅ」のセルの一部について、電荷蓄積層１４に電荷を注入し、値を「Ａ」とする。また、中間値「ＬＭ」のセルの一部に電荷を注入し、値を「Ｂ」とする。更に、中間値「ＬＭ」のセルの残りに電荷を注入し、値を「Ｃ」とする。本明細書においては、この２回目の書込を、「Ｕページ書込」（Upper page program）という。Ｕページ書込後においては、閾値分布は、値「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」の４水準に分離される。Ｕページ書込において、値「Ｅ」を維持するときの電荷の注入量はゼロであり、値を「ＬＭ」から「Ｂ」に変化させるときの電荷の注入量は比較的少ない。これに対して、値を「Ｅ」から「Ａ」に変化させるとき、及び、値を「ＬＭ」から「Ｃ」に変化させるときの電荷の注入量は比較的多い。
このような「Ｌページ書込」及び「Ｕページ書込」は、例えば、ソース線ＳＬ側からビット線ＢＬ側に向かってページ毎に行うが、同一のページについて、Ｌページ書込とＵページ書込を連続して実行する場合は少ない。その理由は、図３（ａ）に示すように、ＢＬ方向において隣り合う電荷蓄積層１４同士は容量結合しているため、ＢＬ方向において隣り合うセル間には隣接セル効果が発生し、先に書き込まれたセルの閾値分布が、その後に実行される隣のセルの書込動作の影響を受けて変動するからである。具体的には、あるセルに電荷が注入されることにより、その隣のセルの電荷蓄積層１４の電位が容量結合により低下し、このセルの閾値が見かけ上、上昇する。
従って、仮に、あるページについてＬページ書込及びＵページ書込を行うことにより、このページに属する各セルに値「Ｅ」、「Ａ」、「Ｂ」又は「Ｃ」を書き込んだ後、隣のページについてＬページ書込及びＵページ書込を行うと、先に書き込んだセルの閾値分布は、隣のセルについてのＬページ書込及びＵページ書込の双方の影響を受けてしまい、閾値分布が大きく変動する。このような隣接セル効果に起因する閾値の変動量は、周囲のセルのデータパターン、隣のセルの閾値変動量、周囲のセルとのカップリング比等に依存するため、セル間で一様ではない。従って、隣のセルに対する書込の影響を受ける度に、セルの閾値分布は広がってしまう。セルの閾値分布が広がると、閾値分布間の電位の幅が狭くなる。この結果、値の判定が困難になり、読出動作の信頼性が低下してしまう。
このため、本実施形態においては、図５に示すように、＜１＞ワード線ＷＬ０に対してＬページ書込を行った後、＜２＞ワード線ＷＬ１に対してＬページ書込を行い、その後、＜３＞ワード線ＷＬ０に対してＵページ書込を行っている。一般的には、ｎを２〜（Ｎ−１）の整数としたとき、＜２ｎ＞あるワード線ＷＬｎに対してＬページ書込を行った後、＜２ｎ＋１＞１つ前のワード線ＷＬｎ−１に対してＵページ書込を行い、＜２ｎ＋２＞１つ後のワード線ＷＬｎ＋１に対してＬページ書込を行い、その後、＜２ｎ＋３＞ワード線ＷＬｎに対してＵページ書込を行う。すなわち、あるページに対するＬページ書込とＵページ書込との間に、１つ前のページに対するＵページ書込及び１つ後のページに対するＬページ書込を済ませておく。そうすると、あるページに対してＵページ書込を行い、値「Ａ」、「Ｂ」、「Ｃ」の閾値分布を調整した後で、このページが受ける隣のセルの影響は、１つ後のページに対するＵページ書込だけとなり、閾値分布の変動を抑制することができる。
次に、データの読出動作について説明する。
図６は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタに書き込まれた値と閾値分布との関係を例示するグラフ図であり、
図７は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、メモリセルトランジスタの閾値分布の変動を例示するグラフ図であり、
図８は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、値「Ｅ」及び「Ａ」の閾値分布の変動を例示するグラフ図であり、
図９（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
あるメモリセルトランジスタＭＴに書き込まれたデータを読み出す際には、このメモリセルトランジスタＭＴの制御電極、すなわち、ワード線ＷＬに所定の読出電位を印加する。図６に示すように、この読出電位は、例えば、値「Ｅ」と値「Ａ」とを判別する場合には、値「Ｅ」が書き込まれたセルの閾値分布の上限よりも高く、値「Ａ」が書き込まれたセルの閾値分布の下限よりも低い電位Ａ−Ｒｅａｄとする。また、残りのワード線ＷＬには、メモリセルトランジスタＭＴが必ずオン状態となるような十分に高い通過電位を印加する。この状態で、センスアンプＳＡにより、全てのビット線ＢＬに一斉に電位を印加する。この結果、メモリセルトランジスタＭＴのソース・ドレイン間に電圧が印加され、センスアンプＳＡから、ビット線ＢＬ、ビット線コンタクト、アクティブエリア１２を経由して、ソース線ＳＬに電流が流れる。
読出電位が電位Ａ−Ｒｅａｄである場合、読出対象としたセルに値「Ｅ」が書き込まれていれば、このセルはオン状態となるため、流れる電流の大きさは基準値以上となる。一方、セルに値「Ａ」が書き込まれていれば、このセルはオフ状態となるため、流れる電流の大きさは基準値未満となる。従って、センスアンプ２１がビット線ＢＬに流れる電流の大きさを検出することにより、メモリセルトランジスタＭＴに書き込まれた値を判別することができる。
そして、図６に示すように、本実施形態においては、本来４値であるデータを、２値のＬページデータと２値のＵページデータとに分けて読み出す。
Ｌページ読出においては、読出電位を、値「Ａ」の閾値分布と値「Ｂ」の閾値分布との間の電位Ｂ−Ｒｅａｄとして、読出対象とするメモリセルトランジスタＭＴ（以下、「対象セル」ともいう）に基準値以上の電流が流れるか否かを検出する。そして、基準値以上の電流が流れれば、この対象セルはオン状態であると判断し、「Ｌページデータ」を値「１」とする。一方、基準値以上の電流が流れなければ、この対象セルはオフ状態であると判断し、「Ｌページデータ」を値「０」とする。このようにして、対象セルの値が、閾値分布が最も低い値「Ｅ」及び２番目に低い値「Ａ」からなる第１群（Ｌページデータ：１）であるか、閾値分布が３番目に低い値「Ｂ」及び最も高い値「Ｃ」からなる第２群（Ｌページデータ：０）であるか、を判定する。
Ｕページ読出においては、読出電位を、値「Ｅ」の閾値分布と値「Ａ」の閾値分布との間の電位Ａ−Ｒｅａｄとして、対象セルに基準値以上の電流が流れるか否かを検出する。これにより、対象セルの値が「Ｅ」であるか、「Ａ」、「Ｂ」又は「Ｃ」であるかが判定される。次に、読出電位を、値「Ｂ」の閾値分布と値「Ｃ」の閾値分布との間の電位Ｃ−Ｒｅａｄとして、対象セルに基準値以上の電流が流れるか否かを検出する。これにより、対象セルの値が「Ｅ」、「Ａ」又は「Ｂ」であるか、「Ｃ」であるかが判定される。そして、読出電位を電位Ａ−Ｒｅａｄとしたときに基準値以上の電流が流れた場合、すなわち、対象セルの値が「Ｅ」である場合、及び、読出電位を電位Ｃ−Ｒｅａｄとしたときに基準値以上の電流が流れなかった場合、すなわち、対象セルの値が「Ｃ」である場合には、「Ｕページデータ」を値「１」とし、読出電位を電位Ａ−Ｒｅａｄとしたときに基準値以上の電流が流れず、且つ、読出電位を電位Ｃ−Ｒｅａｄとしたときに基準値以上の電流が流れた場合、すなわち、対象セルの値が「Ａ」又は「Ｂ」である場合には、「Ｕページデータ」を値「０」とする。
上述の如く、本実施形態においては、書込動作において、図５に示すシーケンスを実施することにより、対象セルの閾値分布が、隣のセルに対する書込動作によって変動することを抑制している。しかしながら、図５に示す方法によっても、１つ後のセルのＵページ書込により、ある程度の閾値分布の変動が不可避的に発生する。閾値分布が変動すると、一律の読出条件でデータを読み出したときに、読出エラーが発生する可能性がある。例えば、値「Ｅ」の閾値分布が正方向に大きく変動し、この閾値分布の上裾が電位Ａ−Ｒｅａｄを越えると、本来は値「Ｅ」であるセルの一部が値「Ａ」と判定されてしまう。このため、本実施形態においては、閾値分布の変動量が特に大きい場合に、読出条件を変更することにより、データの読出精度を向上させる。
以下、どのような場合に、閾値分布の変動量が特に大きくなるかについて説明する。
図７に破線で示すように、対象セル（例えば、ワード線ＷＬｎのページのセル）に値「Ａ」、「Ｂ」又は「Ｃ」が書き込まれる場合の閾値分布は、この対象セルに対するＵページ書込において設定される。しかしながら、対象セルと同じＮＡＮＤストリングに属する隣のセル（ワード線ＷＬｎ＋１のページのセルであり、以下、「隣接セル」ともいう）に対するＵページ書込の影響により、図７に実線で示すように、対象セルの閾値分布は、その幅が閾値電圧が高い方向に広がるように変動する。
一方、対象セルの値を「Ｅ」とする場合の閾値分布には、消去状態の閾値分布を積極的には変動させないで用いるが、実際には、周囲のメモリセルに対する書込の影響を受けて変動する。すなわち、消去状態の閾値分布は、図７に一点鎖線で示す分布である。この閾値分布が、１つ前のページのセル（ワード線ＷＬｎ−１のページのセル）に対するＬページ書込、対象セルに対するＬページ書込、１つ前のページのセルに対するＵページ書込の影響を受けて変動した後、隣接セル（ワード線ＷＬｎ＋１のページのセル）に対するＬページ書込により、図７に二点鎖線で示すように、正方向に変動する。次に、この閾値分布が、対象セルに対するＵページ書込の際に、ワード線方向に隣り合うメモリセルの隣接セル効果により、図７に破線で示すように変動する。その後、隣接セルに対するＵページ書込により、図７に実線で示すように変動する。
このように、対象セルの閾値分布に対する隣接セルの影響は、対象セルの値によって異なる。具体的には、対象セルの値が「Ａ」、「Ｂ」又は「Ｃ」である場合に影響を受ける隣接セルに対する書込はＵページ書込のみであるが、対象セルの値が「Ｅ」である場合には、隣接セルに対するＬページ書込及びＵページ書込の双方の影響を受ける。このため、値「Ｅ」の閾値分布は、値「Ａ」、「Ｂ」又は「Ｃ」の閾値分布よりも変動量が大きい。
また、対象セルの閾値分布に対する隣接セルの影響は、隣接セルの値によっても異なる。
図８に示すように、対象セルの値が「Ｅ」である場合、その閾値分布の変動量は、隣接セルの値が「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」の場合においてそれぞれ異なり、隣接セルの閾値が高いほど、大きな影響（隣接セル効果）を受け、閾値分布が正方向にシフトする。すなわち、対象セルの値「Ｅ」の閾値分布の変動は、隣接セルの値が「Ｃ」であるときに最も大きくなる。
一方、対象セルの値が「Ａ」、「Ｂ」又は「Ｃ」である場合、その閾値分布の変動量は、隣接セルの値が「Ｅ」又は「Ｂ」である場合は相対的に小さく、隣接セルの値が「Ａ」又は「Ｃ」である場合は相対的に大きい。これは、上述の如く、以下の理由による。すなわち、隣接セルのＵページ書込においては、値「Ｅ」を維持するときの電荷の注入量はほぼゼロであり、値を「ＬＭ」から「Ｂ」に変化させるときの電荷の注入量は比較的少ない。一方、値を「Ｅ」から「Ａ」に変化させるとき、及び、値を「ＬＭ」から「Ｃ」に変化させるときの電荷の注入量は比較的多い。
以上のことから、閾値分布の変動が特に大きく、読出動作の精度に大きな影響を及ぼす組合せは、対象セルの値が「Ｅ」であって、隣接セルの値が「Ｃ」である場合である。この場合は、値「Ｅ」の閾値分布が正の方向に大きくシフトするため、対象セルの読出電位として、隣接セルの値が「Ｅ」である場合に適した電位Ａ−Ｒｅａｄ１を適用すると、読出エラーが発生する可能性が高い。従って、この場合には、読出条件を、読出電位が電位Ａ−Ｒｅａｄ２である場合に相当する条件に変更することが好ましい。電位Ａ−Ｒｅａｄ２は、隣接セルの値が「Ｃ」である場合に適した読出電位である。
次に、Ｕページ読出の動作について、タイミングチャートを参照して具体的に説明する。
図９（ａ）〜（ｃ）に示すように、Ｕページ読出においては、先ず、予備読出として、隣接セルの値が値「Ｃ」であるか否かを検出する。その後、本読出として、対象セルの値が「Ｅ」であるか否かの判別を、２水準の条件によって行う。後述するように、本実施形態においては、この２水準の条件を、ワード線ＷＬｎ＋１の電位を２水準に変化させることによって実現する。そして、隣接セルの値に応じて、いずれか一方の条件で読み出された結果を、対象セルの値として採用する。次に、対象セルの値が「Ｃ」であるか否かの判別を、１水準の条件によって行う。
具体的には、先ず、「ＷＬｎ＋１読出期間」において、隣接セルの値を判定する。すなわち、ワード線ＷＬｎに通過電位ＶＲＥＡＤ＿Ｈを印加し、ワード線ＷＬｎ＋１に、予備読出電位として、読出電位Ｃ−Ｒｅａｄを印加し、ビット線ＢＬに所定の正電位を印加する。この状態で、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、ワード線ＷＬｎ＋１を制御ゲート電極とする隣接セルのうち、基準値以上の電流が流れた隣接セルのラッチ値を「０」としてセンスアンプＳＡのデータラッチＤＬに記憶し、基準値以上の電流が流れなかった隣接セルのラッチ値を「１」としてセンスアンプＳＡのデータラッチＤＬに記憶する。この場合、ラッチ値「０」は、この隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」であることを示し、ラッチ値「１」は、この隣接セルの値が「Ｃ」であることを示す。
次に、「電位遷移期間」において、各ワード線ＷＬ及びビット線ＢＬの電位を０Ｖまで降圧する。その後、ワード線ＷＬｎに読出電位Ａ−Ｒｅａｄを印加し、ワード線ＷＬｎ＋１に通過電位ＶＲＥＡＤ＿Ｌを印加し、ビット線ＢＬに所定の正電位を印加する。
「ＷＬｎ読出期間」においては、第１の条件により、Ｌページデータが値「１」であった対象セルの値を読み出す。すなわち、各配線の電位が上述の電位で安定した状態で、時刻ｔ１１において、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、Ｌページデータが「１」であり、隣接セルのラッチ値が「０」であった対象セルのうち、基準値以上の電流が流れた対象セルについては、「Ｕページデータ」の値を「１」とし、基準値以上の電流が流れなかった対象セルについては、「Ｕページデータ」の値を「０」とする。なお、これらは、４値に変換すれば、それぞれ、値「Ｅ」及び値「Ａ」に相当する。
次に、第２の条件により、Ｌページデータが「１」であった対象セルの値を読み出す。すなわち、ワード線ＷＬｎ及びビット線ＢＬの電位を維持したまま、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｈまで昇圧する。隣り合うワード線ＷＬ間にはカップリング効果が生じるため、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｈとすれば、通過電位ＶＲＥＡＤ＿Ｌとした場合と比較して、ワード線ＷＬｎの実効的な電位が高くなる。これにより、ワード線ＷＬｎの電位を図８に示す電位Ａ−Ｒｅａｄ１から電位Ａ−Ｒｅａｄ２に昇圧した場合に相当する効果が得られる。この状態で、時刻ｔ１２において、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、Ｌページデータが「１」であり、隣接セルのラッチ値が「１」であった対象セルのうち、基準値以上の電流が流れた対象セルについては、「Ｕページデータ」の値を「１」とし、基準値以上の電流が流れなかった対象セルについては、「Ｕページデータ」の値を「０」とする。なお、これらは、４値に変換すれば、それぞれ、値「Ｅ」及び値「Ａ」に相当する。
次に、Ｌページデータが「０」であった対象セルの値を読み出す。すなわち、ビット線ＢＬの電位を維持したまま、ワード線ＷＬｎの電位を読出電位Ｃ−Ｒｅａｄに昇圧し、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｌに降圧する。この状態で、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、Ｌページデータが「０」である対象セルのうち、基準値以上の電流が流れた対象セルについては、「Ｕページデータ」の値を「０」とし、基準値以上の電流が流れない対象セルについては、「Ｕページデータ」の値を「１」とする。なお、これらは、４値に変換すれば、それぞれ、値「Ｂ」及び値「Ｃ」に相当する。その後、各ワード線ＷＬ及びビット線ＢＬの電位を０Ｖまで降圧する。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、図５に示す書込動作において、対象セルにＵページ書込を行う前に、隣接セルにＬページ書込を行っている。このため、対象セルの値が「Ａ」、「Ｂ」又は「Ｃ」である場合には、閾値分布の変動を抑制することができる。また、図９（ａ）〜（ｃ）に示すように、対象セルについて値が「Ｅ」であるか、「Ａ」、「Ｂ」又は「Ｃ」であるかを判別する際に、隣接セルの値が「Ｃ」以外である場合は、第１の条件、すなわち、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｌとしたときの判別結果を採用し、隣接セルの値が「Ｃ」である場合は、第２の条件、すなわち、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｈとしたときの判別結果を採用している。ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｌよりも高い通過電位ＶＲＥＡＤ＿Ｈとすることにより、カップリング効果により、ワード線ＷＬｎの実効的な読出電位が増加し、閾値の判別基準が正側にシフトする。これにより、対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」であって、閾値分布が大きく正側にシフトしている場合においても、対象セルの値を正確に読み出すことができる。また、本実施形態においては、閾値分布のシフト量が大きくなる場合に限って上述の対策を講じているため、読出動作に要する時間が大幅に増加することがない。
なお、本実施形態においては、図９（ｃ）に破線で示したように、値が判定された対象セルについては、ビット線ＢＬの電位を０Ｖまで落としてもよい。この動作を「ロックアウト」という。これにより、読出動作に伴う消費電流を低減することができる。
次に、第１の実施形態の第１の比較例について説明する。
図１０（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例に係るＵページ読出の動作を例示するタイミングチャートである。
図１０（ａ）〜（ｃ）に示すように、本比較例においては、Ｕページ読出において、隣接セルの値を判定することなく、対象セルの値が「Ｅ」であるか否かの判別を、１水準の条件で行っている。すなわち、ＷＬｎ読出期間において、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｌに固定している。このため、対象セルの値が「Ｅ」であり、隣接セルの値が「Ｃ」である場合には、閾値分布のシフト量が大きくなり、読出エラーが発生する可能性が高くなる。
次に、第１の実施形態の第２の比較例について説明する。
図１１（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＬページ読出の動作を例示するタイミングチャートであり、
図１２（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＵページ読出の動作を例示するタイミングチャートである。
図１１（ａ）〜（ｃ）に示すように、本比較例においては、Ｌページ読出において、「ＷＬｎ＋１読出期間」を設け、ワード線ＷＬｎ＋１の電位を順次、電位Ａ−Ｒｅａｄ、電位Ｂ−Ｒｅａｄ、電位Ｃ−Ｒｅａｄに変化させつつ、センスアンプＳＡによってビット線ＢＬに流れる電流を検出し、隣接セルの値を読み出している。これにより、隣接セルの値が「Ｅ」、「Ａ」、「Ｂ」、「Ｃ」のいずれの値であるかを判定することができる。隣接セルの値が「Ｅ」又は「Ｂ」であれば、データラッチにラッチ値「０」を保持させ、隣接セルの値が「Ａ」又は「Ｃ」であれば、データラッチにラッチ値「１」を保持させる。そして、続く「ＷＬｎ読出期間」において、ワード線ＷＬｎの電位を読出電位Ｂ−Ｒｅａｄとした上で、ワード線ＷＬｎ＋１の電位を２水準に変化させることにより、２水準の読出条件を設定し、Ｌページ読出を行う。これにより、隣接セルの値に基づいて、Ｌページ読出の条件を選択することができる。
また、図１２（ａ）〜（ｃ）に示すように、Ｕページ読出においても、値「Ｅ」と値「Ａ」、「Ｂ」、「Ｃ」との判別、及び、値「Ｅ」、「Ａ」、「Ｂ」と値「Ｃ」との判別のそれぞれにおいて、ワード線ＷＬｎ＋１の電位を２水準に変化させることにより、２水準の読出条件を設定する。そして、隣接セルの値に基づいて、読出条件を選択する。
本比較例によれば、対象セルの値と隣接セルの値の全ての組合せについて、隣接セル効果を考慮して読出条件を選択することができるため、データを精度よく読み出すことができる。しかしながら、隣接セルの値を読み出す際には、ワード線ＷＬｎ＋１の電位を３水準に変化させている。また、対象セルの値を読み出す際には、３水準の読出電位Ｂ−Ｒｅａｄ、Ａ−Ｒｅａｄ及びＣ−Ｒｅａｄの全てについて、２水準の読出条件を実現している。このため、読出動作全体に要する時間が極めて長くなってしまう。
これに対して、第１の実施形態によれば、閾値分布の変動量が最も大きくなる場合、すなわち、対象セルの値が「Ｅ」であるか否かを判別する場合であって、隣接セルの値が「Ｃ」である場合に限って読出条件を変更している。具体的には、隣接セルの値を読み出す際にはワード線ＷＬｎ＋１の予備読出電位を１水準とし、対象セルの値を読み出す際には、読出電位Ａ−Ｒｅａｄについてのみ、２水準の読出条件を実現している。このため、読出動作に要する時間を大きく増加させることなく、読出動作の精度を効率的に向上させることができる。
次に、第２の実施形態について説明する。
図１３（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートであり、
図１４は、横軸に時間をとり、縦軸に例えばセンスアンプのセンスノードに蓄積された電荷量をとって、本実施形態におけるＵページ読出の動作を例示するグラフ図である。
なお、図１３（ａ）には、比較のために、第１の実施形態におけるワード線ＷＬｎ＋１の電位変化（図９（ａ）参照）を破線で記入している。
図１３（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置は、前述の第１の実施形態（図９（ａ）〜（ｃ）参照）と比較して、Ｕページ読出における値「Ｅ」の判別に用いる２水準の条件を、ワード線ＷＬｎ＋１の電位を変化させることではなく、ビット線ＢＬを流れる電流を検出するタイミングをずらすことによって実現している。
具体的には、「ＷＬｎ読出期間」において、ワード線ＷＬｎの電位を読出電位Ａ−Ｒｅａｄとし、ワード線ＷＬｎ以外のワード線ＷＬの電位を通過電位ＷＲＥＡＤ＿Ｈに固定した状態で、センスアンプＳＡ内に一定量の電荷を蓄積し、この一定量の電荷（以下、「一定電荷」という）を、ビット線ＢＬを介して対象セルに流す。そして、対象セルに電流を流し始めてから第１の時間の経過後の時刻ｔ２１において１回目の電流の検出を行い、一定電荷が対象セルを介して放電されたか否かを判定する。次に、対象セルに電流を流し始めてから第２の時間の経過後の時刻ｔ２２において２回目の電流の検出を行い、一定電荷が対象セルを介して放電されたか否かを判定する。時刻ｔ２２は時刻ｔ２１よりも後の時刻であり、ワード線ＷＬｎの電位を読出電位Ａ−Ｒｅａｄとしてから時刻ｔ２２までの第２の時間は、ワード線ＷＬｎの電位を読出電位Ａ−Ｒｅａｄとしてから時刻ｔ２１までの第１の時間よりも長い。そして、データラッチＤＬに記憶されたラッチ値が「０」である場合、すなわち、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」である場合には、時刻ｔ２１における検出結果を採用し、ラッチ値が「１」である場合、すなわち、隣接セルの値が「Ｃ」である場合には、時刻ｔ２２における検出結果を採用する。
図１４に示すように、ワード線ＷＬに所定の読出電位を印加しつつ、対象セルに上述の一定電荷を流すときに、対象セルの値が「Ｅ」であれば、この対象セルはオン状態となるため、相対的に大きな電流を流し、一定電荷は相対的に短い時間で消費される。図１４の実線Ｌ１は、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」であって、対象セルの値が「Ｅ」である場合を表している。一方、対象セルの値が「Ａ」であれば、この対象セルはオフ状態となるため、相対的に小さい電流を流し、一定電荷は相対的に長い時間で消費される。実線Ｌ２は、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」であって、対象セルの値が「Ａ」である場合を表している。従って、時刻ｔ２１において電流の有無を検出し、電流が流れていれば対象セルの値は「Ａ」であり、電流が流れていなければ対象セルの値は「Ｅ」であると判定することができる。
一方、隣接セルの値が「Ｃ」である場合、対象セルの閾値分布は正側にシフトし、電流が流れにくくなる。このため、一定電荷の消費には、より長い時間が必要となる。従って、対象セルの値が「Ｅ」である場合の電流変化は、実線Ｌ１から破線Ｌ３にシフトし、対象セルの値が「Ａ」である場合の電流変化は、実線Ｌ２から破線Ｌ４にシフトする。この場合は、時刻ｔ２２において電流の有無を検出することにより、対象セルの値を正確に判定することができる。
本実施形態によれば、図１３（ａ）に示すように、ワード線ＷＬｎ＋１の電位を通過電位ＷＲＥＡＤ＿Ｈに固定しているため、図１３（ａ）に破線で示した前述の第１の実施形態の動作と比較して、Ｕページ読出における値「Ｅ」の判別に要する時間を短縮することができる。これにより、読出動作の時間を短縮することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図１５（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＵページ読出の動作を例示するタイミングチャートである。
図１５（ａ）〜（ｃ）に示すように、本実施形態は、前述の第２の実施形態と比較して、Ｕページ読出の「ＷＬｎ＋１読出期間」と「ＷＬｎ読出期間」との間で、ワード線ＷＬ及びビット線ＢＬの電位を接地電位ＧＮＤ（０Ｖ）に落とさずに遷移させている点が異なっている。例えば、「ＷＬｎ＋１読出期間」と「ＷＬｎ読出期間」との間で、ワード線ＷＬ及びビット線ＢＬの電位を、単調増加若しくは単調減少によって変化させているか、又は、一定電位としている。なお、「単調増加」及び「単調減少」には、一定電位で保持する期間が含まれていてもよい。また、上述の規定は、電位の目標値についての規定であり、電位の測定値には、装置の精度限界に起因する微小な電位の変動、及び、ノイズに起因する短時間の電位の変動が含まれる場合もある。
より具体的には、図１５（ａ）に示すように、ワード線ＷＬｎ＋１の電位は、「ＷＬｎ＋１読出期間」において読出電位Ｃ−Ｒｅａｄとした後、「電位遷移期間」に突入しても接地電位ＧＮＤに戻すことなく電位Ｃ−Ｒｅａｄを維持し、その後昇圧して、「ＷＬｎ読出期間」においては通過電位ＶＲＥＡＤ＿Ｈとする。
図１５（ｂ）に示すように、ワード線ＷＬｎの電位は、「ＷＬｎ＋１読出期間」において通過電位ＶＲＥＡＤ＿Ｈとした後、「電位遷移期間」において読出電位Ａ−Ｒｅａｄまで降圧させ、「ＷＬｎ読出期間」の前半においては読出電位Ａ−Ｒｅａｄを維持する。その後、昇圧し、「ＷＬｎ読出期間」の後半においては読出電位Ｃ−Ｒｅａｄとする。ワード線ＷＬｎ及びワード線ＷＬｎ＋１以外のワード線ＷＬの電位は、「ＷＬｎ＋１読出期間」、「電位遷移期間」、「ＷＬｎ読出期間」を通じて、通過電位ＶＲＥＡＤ＿Ｄとする。なお、通過電位ＶＲＥＡＤ＿Ｄは通過電位ＶＲＥＡＤ＿Ｈよりも低い電位である。
図１５（ｃ）に示すように、ビット線ＢＬについては、ロックアウト動作、すなわち、値が判明したセルに接続されたビット線の電位を接地電位ＧＮＤに戻す動作を停止し、「ＷＬｎ＋１読出期間」及び「電位遷移期間」を通じて、ビット線ＢＬの電位を一定の正電位とすることもできる。
本実施形態によれば、Ｕページ読出の「ＷＬｎ＋１読出期間」と「ＷＬｎ読出期間」との間で、ワード線ＷＬ及びビット線ＢＬの電位を接地電位ＧＮＤに戻さず、例えば、「ＷＬｎ＋１読出期間」において必要とされる電位と「ＷＬｎ読出期間」において必要とされる電位との間を単調増加若しくは単調減少又は一定電位保持によって遷移させている。また、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ビット線ＢＬについてのロックアウト動作を停止することもできる。その結果、読出動作を高速にすることができる。
また、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ワード線ＷＬｎ＋１及びワード線ＷＬｎ以外のワード線ＷＬの電位を一定電位に保持することができる。また、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、選択ゲート線ＳＧの電位も一定電位に保持する（０Ｖに落とさない）ことができる。言い換えると、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ビット線、ワード線ＷＬｎ＋１及びＷＬｎ以外のワード線ＷＬ、並びに、選択ゲート線ＳＧの電位を一定電位に保持することができる。この結果、読出動作を簡略化し、ワード線ＷＬｎ＋１及びＷＬｎの電位を安定させることができる。また、選択ゲート線ＳＧの電位を一定電位に保持することにより、「ＷＬｎ＋１読出期間」から「ＷＬｎ読出期間」までの期間を通じて、選択ゲートトランジスタＳＴをオン状態とすることができる。その結果、ワード線ＷＬｎ＋１に接続されたメモリセルとワード線ＷＬｎに接続されたメモリセルを連続して読み出すことができる。これにより、読出動作を高速化できる。
更に、負の閾値を判別するために、ソース線ＳＬに正の電位を印加し、ワード線ＷＬに印加する読出電位を相対的に負の値とする場合がある。この場合、ソース線ＳＬに印加した電位も、「ＷＬｎ＋１読出期間」及び「電位遷移期間」を通じて、一定電位に保持する（０Ｖに落とさない）ことができる。読出動作時には、対象セル以外のメモリセルトランジスタはオン状態とされているため、対象セルがオン状態である場合、ソース線ＳＬはＮＡＮＤストリングＮＳを介してビット線ＢＬに接続される。このため、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ビット線ＢＬの電位を一定にしようとしても、ソース線ＳＬの電位を０Ｖに落としてしまうと、ビット線ＢＬの電位が大きく低下してしまい、ビット線ＢＬを再充電する必要が生じる。これに対して、ソース線ＳＬの電位を一定電位に保持すれば、ビット線ＢＬの電位も一定電位に保持しやすくなる。これにより、ビット線ＢＬの充電時間を短くすることができ、読出動作を高速化することができる。また、負の閾値を判別するために、アクティブエリア１２（メモリセルのウェル）に正の電圧を印加する場合がある。この場合も、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ウェルの電位を一定電位に保持する（０Ｖに落とさない）ことができる。
ＮＡＮＤ型フラッシュメモリにおいては、読出動作全体に要する時間のうち、ワード線及びビット線のセット及びリセットに要する時間の割合が高い。なお、「セット」とは、電位を所定の電位に変化させて安定させる動作をいい、「リセット」とは、電位を基準電位（例えば、接地電位ＧＮＤ）に戻して初期化する動作をいう。本実施形態においては、「ＷＬｎ＋１読出期間」においてセットした電位を、「ＷＬｎ読出期間」においても利用することにより、電位の変化量、すなわち、各配線への充電量が低減し、「電位遷移期間」を短くすることができる。この結果、読出動作に要する時間をより一層短縮することができる。
前述の第２の実施形態においては、Ｕページ読出において、ワード線及びビット線に対するセット及びリセットをそれぞれ２回ずつ行っている。これに対して、本実施形態においては、接地電位からのセット及び接地電位へのリセットはそれぞれ１回であり、それ以外は、「ＷＬｎ＋１読出期間」において必要とされる電位から「ＷＬｎ読出期間」において必要とされる電位までの一方向の電位変化のみである。このため、電位の変化量が少なく、所要時間が短い。
例えば、接地電位ＧＮＤが０Ｖであり、読出電位Ｃ−Ｒｅａｄが例えば４Ｖであり、通過電位ＶＲＥＡＤ＿Ｈが例えば７Ｖであるとき、図１５（ａ）に示すように、本実施形態においては、「ＷＬｎ読出期間」の直前において、ワード線ＷＬｎ＋１の電位を、読出電位Ｃ−Ｒｅａｄの４Ｖから通過電位ＶＲＥＳＤ＿Ｈの７Ｖまでの＋３Ｖだけ変化させればよい。これに対して、仮に、「ＷＬｎ＋１読出期間」の終了後にワード線ＷＬｎ＋１の電位を接地電位にリセットしていると、「ＷＬｎ読出期間」の直前において、ワード線ＷＬｎ＋１の電位を、接地電位の０Ｖから通過電位ＶＲＥＳＤ＿Ｈの７Ｖまでの＋７Ｖを変化させる必要があり、それに応じて電位変化に要する時間も増大する。
このように、本実施形態によれば、前述の第２の実施形態と比較して、読出動作をより一層高速化することができる。一方、前述の第２の実施形態においては、使用していない配線の電位を接地電位まで落としており、電位が接地電位である期間中は、その配線に対する充電は停止されるため、消費電流が少ない。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
なお、前述の第２の比較例においては、図１１（ａ）〜（ｃ）に示すように、「ＷＬｎ＋１読出期間」において、ワード線ＷＬｎ＋１に３水準の読出電位Ａ−Ｒｅａｄ、Ｂ−Ｒｅａｄ、Ｃ−Ｒｅａｄを連続的に印加することにより、連続して３つの値を判別している。この場合は、ビット線ＢＬのロックアウトによる消費電流の低減効果が大きい。しかしながら、本実施形態においては、「ＷＬｎ＋１読出期間」において、ワード線ＷＬｎ＋１に１水準の読出電位Ｃ−Ｒｅａｄだけを印加することにより、隣接セルの値が「Ｃ」であるか否かだけを判別している。このため、仮に、ビット線ＢＬのロックアウトを行ったとしても、消費電流の低減効果は小さい。故に、「ＷＬｎ＋１読出期間」及び「電位遷移期間」において、ビット線ＢＬについてのロックアウト動作を停止することによる読出動作の高速化のメリットの方が大きい。
また、本実施形態においては、ワード線ＷＬ及びビット線ＢＬについて、「ＷＬｎ＋１読出期間」においてセットした電位を「ＷＬｎ読出期間」においても利用する技術を示したが、本発明はこれには限定されない。例えば、図２に示すソース線ＳＬ等の配線についても、上述の技術は同様に適用できる。逆に、ワード線ＷＬ及びビット線ＢＬ等の充電に時間がかかる配線のみについて、上述の技術を適用してもよい。
次に、第４の実施形態について説明する。
本実施形態は、前述の第１の実施形態において説明したＵページ読出のシーケンスを、Ｌページ読出に適用する例である。
図１６は、横軸にメモリセルトランジスタの閾値をとり、縦軸に頻度をとって、値「Ａ」及び「Ｂ」の閾値分布の変動を例示するグラフ図であり、
図１７（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＬページ読出の動作を例示するタイミングチャートである。
図６において説明したように、Ｌページ読出においては、ワード線ＷＬｎの読出電位をＢ−Ｒｅａｄとして、対象セルの値が「Ｅ」及び「Ａ」からなる第１群であるか、「Ｂ」及び「Ｃ」からなる第２群であるかを判別する。図５において説明したように、対象セルの値「Ａ」、「Ｂ」、「Ｃ」の閾値分布は、隣接セルに対するＵページ書込の影響を受けて変動する。この変動量は、隣接セルの値が「Ｅ」又は「Ｂ」のときに小さく、隣接セルの値が「Ａ」又は「Ｃ」のときに大きい。特に、隣接セルの値が「Ｃ」である場合に、対象セルの閾値分布の変動が大きくなる。
図１６に示すように、隣接セルの値が「Ｃ」である場合は、隣接セルの値が「Ｅ」である場合と比較して、対象セルにおける値「Ａ」の閾値分布及び値「Ｂ」の閾値分布が共に正の方向に大きくシフトする。このため、隣接セルの値が「Ｃ」である場合に、対象セルの読出電位として、隣接セルの値が「Ｅ」である場合に適した電位Ｂ−Ｒｅａｄ１を適用すると、読出エラーが発生する可能性が高い。この場合には、読出条件を、読出電位が電位Ｂ−Ｒｅａｄ２である場合に相当する条件に変更することが好ましい。
そこで、本実施形態においては、Ｌページ読出において、先ず、隣接セルの値が値「Ｃ」であるか否かを検出し、次に、対象セルにおける第１群と第２群との判別を、２水準の条件によって行う。そして、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」であれば、読出電位Ｂ−Ｒｅａｄ１に相当する条件で読み出された値を採用し、隣接セルの値が「Ｃ」であれば、読出電位Ｂ−Ｒｅａｄ２に相当する条件で読み出された値を採用する。
具体的には、図１７（ａ）〜（ｃ）に示すように、先ず、「ＷＬｎ＋１読出期間」において予備読出を行い、隣接セルの値を判定する。すなわち、ワード線ＷＬｎに通過電位ＶＲＥＡＤ＿Ｈを印加し、ワード線ＷＬｎ＋１に予備読出電位として読出電位Ｃ−Ｒｅａｄを印加し、ビット線ＢＬに所定の正電位を印加する。この状態で、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、ワード線ＷＬｎ＋１を制御ゲート電極とする隣接セルのうち、基準値以上の電流が流れた隣接セルのラッチ値を「０」としてセンスアンプＳＡのデータラッチＤＬに記憶し、基準値以上の電流が流れなかった隣接セルのラッチ値を「１」としてセンスアンプＳＡのデータラッチＤＬに記憶する。この場合、ラッチ値「０」は、この隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」であることを示し、ラッチ値「１」は、この隣接セルの値が「Ｃ」であることを示す。
次に、「電位遷移期間」において、各ワード線ＷＬ及びビット線ＢＬの電位を０Ｖまで降圧する。その後、ワード線ＷＬｎに読出電位Ｂ−Ｒｅａｄを印加し、ワード線ＷＬｎ＋１に通過電位ＶＲＥＡＤ＿Ｌを印加し、ビット線ＢＬに所定の正電位を印加する。
「ＷＬｎ読出期間」においては、第１の条件により、対象セルの値を読み出す。すなわち、各配線の電位が上述の電位で安定した状態で、時刻ｔ１１において、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、隣接セルのラッチ値が「０」であった対象セルのうち、基準値以上の電流が流れた対象セルについては、「Ｌページデータ」の値を「１」とし、基準値以上の電流が流れなかった対象セルについては、「Ｌページデータ」の値を「０」とする。
次に、第２の条件により、対象セルの値を読み出す。すなわち、ワード線ＷＬｎ及びビット線ＢＬの電位を維持したまま、ワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｈまで昇圧する。これにより、カップリング効果により、ワード線ＷＬｎの電位を電位Ｂ−Ｒｅａｄ１から電位Ｂ−Ｒｅａｄ２まで昇圧した場合に相当する効果が得られる。この状態で、時刻ｔ１２において、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、隣接セルのラッチ値が「１」であった対象セルのうち、基準値以上の電流が流れた対象セルについては、「Ｌページデータ」の値を「１」とし、基準値以上の電流が流れなかった対象セルについては、「Ｌページデータ」の値を「０」とする。
本実施形態によれば、Ｌページ読出において、読出時間が大きく増大することを抑制しつつ、読出の精度を向上させ、読出エラーの発生を効率的に抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に第３の比較例について説明する。
図１８（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本比較例におけるＬページ読出の動作を例示するタイミングチャートである。
図１８（ａ）〜（ｃ）に示すように、本比較例においては、Ｌページ読出において、読出対象とするワード線ＷＬｎの電位を読出電位Ｂ−Ｒｅａｄとし、その隣のワード線ＷＬｎ＋１の電位を通過電位ＶＲＥＡＤ＿Ｌとし、ビット線ＢＬの電位を所定の正電位とし、センスアンプＳＡがビット線ＢＬに流れる電流を検出する。そして、基準値以上の電流が流れた対象セルについては、「Ｌページデータ」の値を「１」とし、基準値以上の電流が流れなかった対象セルについては、「Ｌページデータ」の値を「０」とする。
本比較例においては、Ｌページ読出において、隣接セルの値を判定することなく、対象セルの値の判別を、ワード線ＷＬｎ＋１に印加する電位を１水準の電位として行っている。このため、閾値分布のシフト量が大きい場合には、読出エラーが発生する可能性が高くなる。
これに対して、第４の実施形態によれば、閾値分布の変動量が最も大きくなる場合、すなわち、対象セルの値を判別する場合であって、隣接セルの値が「Ｃ」である場合には、読出条件を変更している。このため、Ｌページ読出の精度が高い。また、隣接セルの値が「Ｃ」である場合に限って読出条件を変更しているため、読出動作に要する時間の増加を抑えることができる。
次に、第５の実施形態について説明する。
本実施形態は、前述の第２の実施形態において説明したＵページ読出のシーケンスを、Ｌページ読出に適用する例である。
図１９（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＬページ読出の動作を例示するタイミングチャートである。
なお、図１９（ａ）には、比較のために、第４の実施形態におけるワード線ＷＬｎ＋１の電位変化（図１７（ａ）参照）を破線で記入している。
図１９（ａ）〜（ｃ）に示すように、本実施形態におけるＬページ読出の「ＷＬｎ＋１読出期間」の動作は、前述の第４の実施形態（図１７（ａ）〜（ｃ）参照）と同様である。本実施形態においては、「ＷＬｎ読出期間」において、ワード線ＷＬｎ＋１の電位を通過電位ＶＨＥＡＤ＿Ｈに固定する。そして、センスアンプＳＡ内に一定量の電荷（一定電荷）を蓄積し、この一定電荷をビット線ＢＬを介して対象セルに流し、時刻ｔ２１において１回目の電流の検出を行い、時刻ｔ２２において２回目の電流の検出を行う。そして、データラッチＤＬに記憶されたラッチ値が「０」である場合、すなわち、隣接セルの値が「Ｅ」、「Ａ」又は「Ｂ」である場合には、時刻ｔ２１における検出結果を採用し、ラッチ値が「１」である場合、すなわち、隣接セルの値が「Ｃ」である場合には、時刻ｔ２２における検出結果を採用する。各検出の時点において、一定電荷の放電が終了し、電流が流れなかった対象セルについては、「Ｌページデータ」の値を「１」とし、一定電荷の放電が終了しておらず、電流が流れていた対象セルについては、「Ｌページデータ」の値を「０」とする。
本実施形態によれば、読出時間が大きく増大することを抑制しつつ、Ｌページ読出の精度を向上させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
次に、第６の実施形態について説明する。
本実施形態は、前述の第３の実施形態において説明したＵページ読出のシーケンスを、Ｌページ読出に適用する例である。
図２０（ａ）〜（ｃ）は、横軸に時間をとり、縦軸に各電位をとって、本実施形態におけるＬページ読出の動作を例示するタイミングチャートである。
図２０（ａ）〜（ｃ）に示すように、本実施形態においては、Ｌページ読出において、「ＷＬｎ＋１読出期間」と「ＷＬｎ読出期間」との間で、ワード線ＷＬ及びビット線ＢＬの電位を接地電位ＧＮＤに落とさずに遷移させている。例えば、「ＷＬｎ＋１読出期間」と「ＷＬｎ読出期間」との間で、ワード線ＷＬ及びビット線ＢＬの電位を、単調増加若しくは単調減少によって変化させているか、又は、一定値に保持している。これにより、Ｌページ読出に要する時間を、より一層短縮することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
なお、前述の各実施形態においては、予備読出電位、すなわち、「ＷＬｎ＋１読出期間」におけるワード線ＷＬｎ＋１の電位を電位Ｃ−Ｒｅａｄとし、隣接セルの値が「Ｃ」であるかそれ以外であるかを判別し、隣接セルの値が「Ｃ」である場合に、対象セルの読出条件を変更する例を示したが、予備読出電位は電位Ｃ−Ｒｅａｄには限定されない。例えば、予備読出電位を電位Ｂ−Ｒｅａｄと電位Ｃ−Ｒｅａｄとの間の電位とし、隣接セルの閾値が値「Ｃ」の閾値分布の全体又は値「Ｂ」の閾値分布の上裾に含まれるか否かを判別してもよい。すなわち、隣接セルに対する予備読出は、対象セルの閾値の変動量を推定するために行うものであるから、必ずしも隣接セルの値を特定する必要はなく、従って、予備読出電位を閾値分布の谷間に設定する必要もない。
また、予備読出電位を閾値分布の谷間に設定する場合でも、対象セルの読出条件を変更する場合は、隣接セルの値が最も高い値である場合には限定されない。各セルに記憶されるデータがＺ値（Ｚは３以上の整数）である場合、閾値が高い順にｚ番目（ｚは１以上（Ｚ−１）以下の整数）の閾値分布と（ｚ＋１）番目の閾値分布との間に予備読出電位を設定し、隣接セルの値が上から１〜ｚ番目の値である場合に、対象セルの読出条件を変更してもよい。例えば、Ｚが１６であり、ｚが３であるとすると、隣接セルの値が、１６値のうち、上から１〜３番目の値である場合には上述の第２の条件を適用し、上から４〜１６番目の値である場合には上述の第１の条件を適用する。
更に、前述の各実施形態においては、各メモリセルトランジスタに、４水準のデータが２水準のＬページデータ及び２水準のＵページデータに分けられている例を示したが、データの水準は４水準には限定されない。メモリセルトランジスタには、ａページ（ａは２以上の整数）に分けられた２ａ水準の値が書き込まれてもよい。この場合、ｋを２ａより小さい整数とし、書込の際の変動量が最も大きい閾値分布が、書込後のメモリセルトランジスタにおいて、低い方から（ｋ＋１）番目の閾値分布である場合に、予備読出電位を、低い方からｋ番目の閾値分布と低い方から（ｋ＋１）番目の閾値分布との間の電位としてもよい。
更にまた、前述の各実施形態においては、条件を変更してデータを読み出す技術を、読出動作を例に取って説明したが、上述の技術は、Ｕページデータを書き込む時に、Ｌページデータを事前に読み出す場合にも適用することができる。
以上説明した実施形態によれば、読出動作が高速であり、読出の精度が高い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：半導体記憶装置、１０：シリコン基板、１１：ＳＴＩ、１２：アクティブエリア、１３：ゲート絶縁膜、１４：電荷蓄積層、１６：層間絶縁膜、ＢＣ：ビット線制御回路、ＢＬ、ＢＬ０〜ＢＬＭ：ビット線、ＢＬＫ、ＢＬＫ０〜ＢＬＫＬ：ブロック、ＢＬＳ：ビット線制御線、ＣＮＴＬ：制御回路、ＣＰ１〜ＣＰ８：チャージポンプ、ＤＬ：データラッチ、ＧＣ：電源回路、ＩＯ：Ｉ／Ｏバッファ、ＭＡ：メモリセルアレイ、ＭＴ：メモリセルトランジスタ、ＮＳ：ＮＡＮＤストリング、ＰＧ：チャージポンプ制御回路、ＲＤ：ロウデコーダ、ＲＦ：ＲＯＭヒューズ、ＳＡ、ＳＡ０〜ＳＡＭ：センスアンプ、ＳＧ：選択ゲート線、ＳＬ：ソース線、ＳＴ：選択トランジスタ、ＷＬ、ＷＬ０〜ＷＬＮ：ワード線

Claims (9)

  1. 第１方向に延びる複数本のアクティブエリアが形成された半導体基板と、
    前記半導体基板上に設けられ、第２方向に延びる複数本のワード線と、
    前記アクティブエリアにそれぞれ接続された複数本のビット線と、
    前記複数本のアクティブエリアに接続されたソース線と、
    各前記アクティブエリアと各前記ワード線との間に配置された電荷蓄積層と、
    制御回路と、
    を備え、
    各前記アクティブエリアと各前記ワード線との交差部分に複数水準の値を持つデータが書き込まれるメモリセルトランジスタが形成されており、
    前記制御回路は、
    第１の前記ワード線に、書き込まれた値に拘わらず前記メモリセルトランジスタがオン状態となるような通過電位を印加すると共に、前記第１のワード線の隣に配置され、前記第１のワード線が構成する第１の前記メモリセルトランジスタよりも後にデータが書き込まれた第２の前記メモリセルトランジスタを構成する第２の前記ワード線に予備読出電位を印加し、
    前記予備読出電位の印加により前記第２のメモリセルトランジスタがオン状態となったときは、前記第１のメモリセルトランジスタの閾値分布が相対的に低い場合に前記第１のメモリセルトランジスタの値を判別できる第１の条件で、前記第１のメモリセルトランジスタからデータを読み出し、
    前記予備読出電位の印加により前記第２のメモリセルトランジスタがオフ状態となったときは、前記第１のメモリセルトランジスタの閾値分布が相対的に高い場合に前記第１のメモリセルトランジスタの値を判別できる第２の条件で、前記第１のメモリセルトランジスタからデータを読み出す半導体記憶装置。
  2. 前記予備読出電位を、閾値が最も高い値の閾値分布と閾値が２番目に高い値の閾値分布との間の電位とする請求項１記載の半導体記憶装置。
  3. 前記メモリセルトランジスタには、ａページ（ａは２以上の整数）に分けられた２ａ水準の値が書き込まれ、
    ｋを２ａより小さい整数とし、書込の際の変動量が最も大きい閾値分布が、書込後のメモリセルトランジスタにおいて、低い方から（ｋ＋１）番目の閾値分布である場合に、
    前記予備読出電位を、低い方からｋ番目の閾値分布と低い方から（ｋ＋１）番目の閾値分布との間の電位とする請求項１記載の半導体記憶装置。
  4. 前記制御回路は、前記第１のワード線の電位を、前記通過電位から前記第１及び第２の条件において前記第１のワード線に印加する電位まで、接地電位に落とさずに遷移させ、
    前記制御回路は、前記第２のワード線の電位を、前記予備読出電位から前記第１及び第２の条件において前記第２のワード線に印加する電位まで、接地電位に落とさずに遷移させる請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記制御回路は、前記第２のワード線の電位を前記予備読出電位から前記第１及び第２の条件において前記第２のワード線に印加する電位まで遷移させる期間において、前記ビット線の電位、並びに、前記ワード線のうち前記第１のワード線及び前記第２のワード線以外のワード線の電位を、それぞれ、接地電位に落とさずに遷移させる請求項４記載の半導体記憶装置。
  6. 前記制御回路は、前記期間において、前記ソース線に正の電圧を印加し、接地電位に落とさずに遷移させる請求項５に記載の半導体記憶装置。
  7. 前記制御回路は、前記第１のワード線の電位を、前記通過電位から前記第１及び第２の条件において前記第１のワード線に印加する電位まで単調減少させ、
    前記制御回路は、前記第２のワード線の電位を、前記予備読出電位から前記第１及び第２の条件において前記第２のワード線に印加する電位まで単調増加させる請求項４〜６のいずれか１つに記載の半導体記憶装置。
  8. 前記メモリセルトランジスタには、上位ページと下位ページに分けられた４水準の値が書き込まれ、
    前記上位ページの読出動作において、前記第２のワード線に対する前記予備読出電位の印加、並びに、前記第１及び第２の条件における前記第１のメモリセルトランジスタからのデータの読み出しは、前記第１のメモリセルトランジスタの値が閾値分布が最も低い第１の値であるか閾値分布が２番目に低い第２の値であるかを判定する際に実施する請求項１〜７のいずれか１つに記載の半導体記憶装置。
  9. 前記メモリセルトランジスタには、上位ページと下位ページに分けられた４水準の値が書き込まれ、
    前記下位ページの読出動作において、前記第２のワード線に対する前記予備読出電位の印加、並びに、前記第１及び第２の条件における前記第１のメモリセルトランジスタからのデータの読み出しは、前記第１のメモリセルトランジスタの値が閾値分布が最も低い第１の値及び２番目に低い第２の値からなる第１群であるか、閾値分布が３番目に低い第３の値及び最も高い第４の値からなる第２群であるかを判定する際に実施する請求項１〜７のいずれか１つに記載の半導体記憶装置。
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