JP2013186932A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】データ誤読み出しを抑制しつつ、書き込み時間の短縮化を図る。
【解決手段】制御回路は、第２ページの書き込みにおいて、第１ページの書き込みによって生じる第１の閾値電圧分布の書き込みに用いたベリファイ読出し電圧よりも第１の値だけ大きい電圧を用いて第１の閾値電圧分布の第１読み出しを行う。そして、その第１読み出しによる読み出しデータに従って、第２ページの書き込みにおけるベリファイ読出し動作に用いるベリファイ読出し電圧の値を変化させる。
【選択図】図１

Description

この明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。

従来から、半導体メモリとして電荷蓄積層に電荷を蓄積するタイプのメモリセルを用いたフラッシュメモリが多く利用されている。これは、不揮発性である他、１ビット当たりのコストが低く、集積度が高いためである。この中でも、ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを選択トランジスタの間に直列に接続することにより、メモリセル間のコンタクトを少なくすることができるため特に集積度を高くすることができる。また、メモリセル１個当たりに２ビット以上のデータを記憶する多値記憶方式の製品も現れてきている。この場合、さらに、大容量化、低コスト化、省スペース化を図ることができる。

ＮＡＮＤ型フラッシュメモリのデータ書き込み動作（プログラム動作）においては、目標とする閾値電圧が得られたか否かを確認するためのベリファイ読み出し動作を行う場合がある。ベリファイ読み出し動作の結果、所望の閾値電圧（ベリファイ読出し電圧）に達しないセルの数が所定の数よりも多い場合には、書き込み電圧を上昇させて（ステップアップ動作という）、以後同様の書き込み動作、ベリファイ読み出し動作が所望の閾値電圧が得られるまで繰り返される。

このようなＮＡＮＤ型フラッシュメモリにおいて、書き込み動作及び消去動作が繰り返されると、次第にメモリセルのゲート絶縁膜の劣化が進行し、データ保持特性が低下する場合がある。データ保持特性の低下は、誤読み出しの発生の確率を増加させる原因となる。また、ＮＡＮＤ型フラッシュメモリにおいては、書き込み時間の短縮も求められている。

特開２００７−７０５０１号公報

本発明は、データ誤読み出しを抑制しつつ、書き込み時間の短縮化を図った不揮発性半導体記憶装置を提供することを目的とする。

以下に説明する実施の形態の不揮発性半導体記憶装置は、複数の不揮発性メモリセルを直列接続してなるメモリストリングとその両端に接続された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備える。ワード線は、第１の方向に並ぶメモリセルの制御ゲートを共通接続する。ビット線は、ＮＡＮＤセルユニットの第１の端部に接続され、ソース線は、ＮＡＮＤセルユニットの第２の端部に接続される。センスアンプ回路は、ビット線の電位又は電流を検知してメモリセルに保持されるデータを判定する。制御回路は、選択ワード線にプログラム電圧を印加することにより選択ワード線に沿ったメモリセルに対する書き込み動作を実行した後、メモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行する。そして、ベリファイ読み出し動作の結果に従って所定のステップアップ電圧の分だけプログラム電圧を上昇させるステップアップ動作を実行し書き込み動作を再度行う。

制御回路は、第２ページの書き込みにおいて、第１ページの書き込みによって生じる第１の閾値電圧分布の書き込みに用いたベリファイ読出し電圧よりも第１の値だけ大きい電圧を用いて第１の閾値電圧分布の第１読み出しを行い、その第１読み出しによる読み出しデータに従って、第２ページの書き込みにおけるベリファイ読出し動作に用いるベリファイ読出し電圧の値を変化させる。

第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。 図１のセンスアンプ回路２の構成例を示す回路図である。 図１のビットスキャン回路４の構成例を示す回路図である。 １メモリセルあたり２ビットのデータを記憶する場合の書き込み動作の手順を示す概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明するフローチャートである。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明するフローチャートである。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明するフローチャートである。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明するグラフである。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明するフローチャートである。 第２の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 第３の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の書き込み動作を説明する概念図である。 変形例を示す。 変形例を示す。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

[第１の実施の形態]
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリ２１の概略構成を示している。図１に示すように、このＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、ビットスキャン回路４と、入出力バッファ５と、制御回路６と、ＲＯＭフューズ７と、電圧発生回路８から構成されている。制御回路６は、メモリセルアレイ１に対する制御部を構成するものである。

メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス配列されて構成されている。一つのＮＡＮＤセルユニット１０は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）からなるメモリストリングと、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。

１つのメモリセルＭＣは、例えば、図１に示すように、ウエル１０１の表面に形成されたドレイン１０２ａとソース１０２ｂとの間に形成されたゲート絶縁膜１０３（トンネル絶縁膜）、ゲート絶縁膜１０３上に形成された電荷蓄積層としてのフローティングゲート電極１０４（または、トラップ準位を有する絶縁膜、または、これらを含んだ積層膜）、 及びそのフローティングゲート電極１０４上に絶縁膜１０５を介して形成されたコントロールゲート電極１０６を備えたものとすることができる。コントロールゲートは、ワード線の１つに接続される。選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。

ＮＡＮＤセルユニット１０内の複数（例えば３２個）メモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１ワード線を共有する複数のメモリセルの集合は、１メモリセルに格納されるビット数に応じて、１ページ又は複数ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。

図１に示すように、メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が構成される。これらの複数ブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル(ＣＰＷＥＬＬ)内に形成されている。

メモリセルアレイ１のビット線ＢＬには、センスアンプ回路２が接続されている。センスアンプ回路２は、ビット線ＢＬの電位又は電流を検知してメモリセルに保持されるデータを判定する。センスアンプ回路２は、書き込みデータを保持するためのページバッファ、複数のセンスアンプＳＡ、及びカラム選択ゲートを有する。
ロウデコーダ（ワード線ドライバを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

ビットスキャン回路４は、書き込み動作後のベリファイ読み出し動作の結果、センスアンプ回路２のページバッファに保持されている読み出しデータに基づいて、ベリファイパスビット数（書き込み動作が完了した（ＰＡＳＳ）、換言すれば所定の閾値電圧分布に達したと判定されるメモリセルの数）をカウントし、そのカウント数が所定数以上になったか否かを判定する。
制御回路６は、このビットスキャン回路４の判定結果に従って、１つのワード線ＷＬに沿ったメモリセルへの書き込みの完了を判定する。１本のワード線ＷＬに沿った全てのメモリセルに書き込みが完了するまで書き込み動作を繰り返す方式を採る代りに、書き込み失敗のメモリセルの数が所定数以下となった場合に、書き込みが完了したものとみなして書き込み動作を終了する方式（擬似パス方式）が採用されてもよい。
また、制御回路６は、ビットスキャン回路４の判定結果に従って、後述するように、ベリファイ読出し電圧の値を変更する。

［センスアンプ回路３の構成］
次に、センスアンプ回路２の構成例について、図２を参照して説明する。図２のセンスアンプ回路２は、一例として、１つのメモリセル当りに２ビットのデータを記憶させる方式（２ビット／セル）を実行するのに適合した構成となっている。図２に示すように、センスアンプ回路２は、センスアンプ２ａ及びデータレジスタ２ｂを有している。

データレジスタ２ｂは、センスアンプ２ａにより読み出されたデータについての論理演算を実行する演算回路２２及び演算回路２２から出力されたデータを一時的に保持する３つのデータラッチＤＬ０、ＤＬ１、ＤＬＸにより構成される。なお、これらのデータラッチを総称して「データラッチＤＬ」と表現する場合がある。データラッチＤＬ０、ＤＬ１はそれぞれスイッチＳＷ０を介してデータレジスタ３ｂ内のローカルバスＬＢＵＳに接続されてデータの入出力が実行される。
また、データレジスタ２ｂには、データレジスタ２ｂとデータバスＢＵＳとを接続するスイッチＳＷ１、ローカルバスＬＢＵＳとデータラッチＤＬＸを接続するスイッチＳＷ２、及びセンスアンプ２ａと演算回路２２とを接続するスイッチＳＷ３が備えられている。スイッチＳＷ１とスイッチＳＷ２は、一方が閉じているときは他方が開くように相補的に動作が制御される。スイッチＳＷＸは、スイッチＳＷ１又はＳＷ２のいずれかと同時に閉じて、データラッチＤＬＸをローカルバスＬＢＵＳ又はデータバスＢＵＳのいずれかに接続する。これらのスイッチＳＷにはトランジスタを用いることができる。

演算回路２２は、センスアンプ２ａが検出した（読み出した）データとデータラッチＤＬが保持するデータとの論理演算、及び複数のデータラッチＤＬが保持するデータの論理演算を行い、その演算結果をデータラッチＤＬに転送する機能を有する。また、データラッチＤＬＸはスイッチＳＷ２をオフ、スイッチＳＷ１をオンにすることでデータバスＢＵＳを通してデータを外部とやりとりすることができる。

本実施の形態のデータレジスタ２ｂは、読み出したデータをデータラッチＤＬＸに保持し、スイッチＳＷ２をオフ、スイッチＳＷ１をオンにして、データラッチＤＬＸに保持されたデータを外部に出力することができる。そして、これと同時にセンスアンプ２ａ及びデータラッチＤＬ０〜ＤＬ１を用いて、後述する読み出し動作を実行することができる。

図３は、このビットスキャン回路４の回路構成の一例を示している。
ビットスキャン回路４は、センス電流パス８７と、リファレンス定電流パス８８と、インバータ９０と、出力ノード９２とを備えている。１ページ分のセンスアンプ回路２は、ベリファイ読み出し動作の読出し結果であるパス／フェイルデータを保持する。ここでは、ベリファイ読み出し結果が”パス（ＰＡＳＳ）”のときに“Ｈ”レベルが保持され、”フェイル（ＦＡＩＬ）”のときに“Ｌ”レベルが保持されるものとする。

このような構成のビットスキャン回路４は、センス電流パス８７を流れる電流Ｉｓｕｍと、リファレンス定電流パス８８を流れるリファレンス電流Ｉｒｅｆとの間の差動電流を、インバータ９０の出力ノード９２から検出するという動作を行っている。リファレンス定電流パス８８内のＭＯＳトランジスタのゲート端子に供給される信号Ｂ０、Ｂ１は、ベリファイパスビット数と比較すべき基準値に応じて設定される信号である。

図１に戻って説明を続ける。データ入出力バッファ５は、センスアンプ回路２、ビットスキャン回路４と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
制御回路６は、外部装置ＨＭ（ホストやメモリコントローラ）から書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。

具体的に、制御回路６は、コマンドインタフェースやアドレスラッチ回路、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また制御回路６は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。電圧発生回路８は、昇圧回路１１と、パルス発生回路１２とを備えている。

図４は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式（２ビット／セル）を実行する場合のデータ書き込み方法の一例を示している。４値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大なる電圧レベルにある閾値電圧分布Ａ，Ｂ，Ｃにより規定される。
この４値データを書くために、まず選択ブロックの全メモリセルは、データ消去動作が実行されることにより、最も低い負の閾値電圧分布Ｅに設定される。このデータ消去動作は、メモリセルアレイ１が形成されたウエルに正の消去電圧Ｖｅｒａをウエルドライバ（図示せず）から与え、全部または一部のワード線をＶｅｒａよりも低い電圧とし、全部または一部のメモリセルＭＣの浮游ゲートの電子を放出させることにより行う。

次に、閾値電圧分布Ｅのセルの一部を中間分布ＬＭまで書き込む下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。書き込もうとする下位ページデータが”１”の場合には、そのメモリセルは負の閾値電圧分布Ｅのまま据え置かれる。一方、書き込もうとする下位ページデータが”０”の場合には、そのメモリセルには中間分布ＬＭを与えるための書き込み動作が行われる。その際、ベリファイ読出し電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭの制御ゲート−ソース間に印加する）、書き込み動作を行う度に中間分布ＬＭへの書き込みの完了を確認するためのベリファイ読み出し動作を行う。

その後、閾値電圧分布ＥからＡへ上昇させるとともに、中間分布ＬＭから閾値電圧分布Ｂ又はＣへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う。書き込む上位ページのデータが”１”の場合には、下位ページのデータにより、上位ページの書き込み後の閾値電圧分布が異なる。下位ページデータが“１”データのメモリセルに対して上位ページデータが“１”データの場合は、閾値電圧分布Ｅのまま据え置かれる。また、下位ページデータが“１”データのメモリセルに対して上位ページデータが“０”データの場合は、閾値電圧分布Ａを与えるための書き込み動作が行われる。一方、下位ページデータが“０”データのメモリセルに対して上位ページデータが“０”データの場合は、閾値電圧分布Ｂを与えるための書き込み動作が行われる。また、下位ページデータが“０”のメモリセルに対して上位ページデータが“１”データの場合は、閾値電圧分布Ｃを与えるための書き込み動作が行われる。

この際、ベリファイ読み出し動作は、ベリファイ読出し電圧として電圧Ｖ_ＶＡ、Ｖ_ＶＢ又はＶ_ＶＣを用いて行う。なお、書き込み動作完了後のデータ読み出し動作においては、選択メモリセルＭの制御ゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＶＡ、ＶＢ、ＶＣに設定する一方、非選択メモリセルには、チャネルを導通させるのに十分な高さの読み出しパス電圧Ｖｒｅａｄを印加する。読出しパス電圧Ｖｒｅａｄは、最も高電圧の閾値電圧分布Ｃの上限よりも所定のマージンだけ大きい電圧値を有する電圧である。読出しパス電圧Ｖｒｅａｄを与えられたメモリセルは、その保持データの如何に拘わらず導通状態に切り替わる。

以上のデータ書き込みは、次のような電圧を各部に与えることにより行われる。書き込み対象の選択メモリセルに接続される選択ワード線には、プログラム電圧Ｖｐｇｍ（例えば１８Ｖ程度か、それ以上）が与えられる。また、非選択メモリセルに接続される非選択ワード線には書き込みパス電圧Ｖｐａｓｓ（例えば１０Ｖ程度）が与えられる。ビット線ＢＬには、書き込みたいデータの種類に応じて、接地電圧Ｖｓｓ（閾値電圧を上昇させるデータ“０”書き込みの場合）または電源電圧Ｖｄｄ（閾値電圧を上昇させないデータ”１”書き込みの場合）が与えられる。

即ち、データ“０”書き込みの場合、ビット線ＢＬに与えた接地電圧ＶｓｓがＮＡＮＤセルユニットのチャネルまで転送され、プログラム電圧ＶＰＧＭが与えられたときにチャネルから電荷蓄積層に電荷が注入される。一方、“１”書き込み（書き込み禁止）の場合、例えば、ＮＡＮＤセルチャネルは電源電圧Ｖｄｄまで充電されてフローティングになり、プログラム電圧Ｖｐｇｍが与えられたときセルチャネルは容量結合によりブーストされて、電荷注入が起こらない。データ書き込みには、図５に示すように、プログラム電圧を書き込みサイクル（書き込み動作とベリファイ読み出し動作）毎に所定のステップアップ電圧ΔＶｐｇｍだけ高くするステップアップ書き込み方式を利用する。

下位ページ書き込み（中間分布ＬＭの書き込み）において、その中間分布ＬＭの閾値電圧の下限を所定の電圧（ベリファイ読出し電圧ＶＬＭ）以上にするため、書き込み状態の確認（ベリファイ読み出し動作）を行う。即ち、選択メモリセルの制御ゲート（選択ワード線）とソースとの間にベリファイ読出し電圧ＶＬＭを与えたベリファイ読み出し動作を行う。このベリファイ読出し動作により中間分布ＬＭに入るように閾値電圧を上昇させるべき選択メモリセルが導通すれば書き込み失敗（フェイル）であり、導通しなければ場合書き込み成功（パス）という判定がなされる。その後の書き込み動作においては、書き込み成功したメモリセルのビット線には電源電圧Ｖｄｄを与えて書き込みを禁止し、書き込み失敗したメモリセルのビット線には接地電圧Ｖｓｓを与えてデータ“０”書き込みを行う。
同様に、上位ページ書き込み時は、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣによりそれぞれ閾値電圧分布Ａ、Ｂ、Ｃのベリファイ読み出し動作を行うことになる。

ところで、書き込み動作及び消去回数の実行回数が増加すると、メモリセルのゲート絶縁膜が劣化し、これによりメモリセルのデータ保持特性が低下する場合がある。この現象は、メモリセルの微細化の進展により一層深刻になっている。データ保持特性の低下に対応するためには、読出し電圧ＶＡ、ＶＢ、ＶＣと、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣとの間の差（Ｖ_ＶＡ−ＶＡ、Ｖ_ＶＢ−ＶＢ、Ｖ_ＶＣ−Ｖｃ）を大きく設定することが有効である。しかし、この場合、読出し電圧とベリファイ読出し電圧との差を小さくした場合に比べ、書き込み動作の速度は低下し、ＮＡＮＤ型フラッシュメモリのパフォーマンスが低下する。

そこで、本実施の形態では、上位ページ書き込みの際に、下位ページ書き込みにより書き込みされた、中間分布ＬＭの分布幅を判定する。そして、その判定の結果に基づいて、引き続いて行われる上位ページ書き込みにおいて用いられるベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの大きさを変更する制御を行う。具体的には、中間分布ＬＭの分布幅が広いほど、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの大きさを大きくする。中間分布ＬＭの幅の大きさが大きい場合、それはメモリセルのゲート絶縁膜の劣化が進行し、データ保持特性が低下していることを意味している。すなわち、ゲート絶縁膜に欠陥が生じると、それがトラップになることで、ＦＮトンネル電流による電子の注入が生じやすくなり、これによりオーバープログラムの現象が起こる。一方で、ゲート絶縁膜に欠陥が生じると、一旦フローティングゲートにトラップされた電荷がチャネル側に逃げ、これにより閾値電圧が低下する場合もある。すなわち、閾値電圧分布は、その上限側及び下限側の両方において広がり、その分布幅の増加を生じさせる。このため、中間分布ＬＭの分布幅も大きくなる。

そこで、中間分布ＬＭの幅が大きいほど、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの大きさを大きくすることにより、データ保持特性が劣化して閾値電圧が低下したメモリセルにおいて誤読み出しが発生する虞を少なくすることができる。

逆に、中間分布ＬＭの幅が小さい場合には、逆にベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを小さくして、読出し電圧ＶＡ，ＶＢ、ＶＣとの間の差を小さくし、これにより書き込み速度を向上させることができる。このような制御を行うことにより、データ保持特性の劣化への対応と、書き込み速度の向上との両立を図ることができる。

中間分布ＬＭの分布幅の判定は、例えば図６Ａ及び図６Ｂに図示するようにして実行される。中間分布ＬＭの下位ページ書き込み動作後、図６Ａに示すように、上位ページ書き込みにおいて、始めに、ベリファイ読出し電圧ＶＬＭよりも所定電圧（例えば１．５Ｖ）大きい読み出し電圧ＶＬＭｕを用いて読み出し動作を行う。中間分布ＬＭの分布幅が狭ければ、図６Ａに示すように、中間分布ＬＭの大半はこの読み出し電圧ＶＬＭｕよりも低電圧側に分布する。従って、メモリセルの殆どは、この読み出し電圧ＶＬＭｕによる読み出し動作を行った場合データ”１”を出力し、データ”０”を出力するメモリセルの数は少なくなる。

一方、中間分布ＬＭの分布幅が広い場合には、図６Ｂに示すように、中間分布ＬＭの一部が、この読み出し電圧ＶＬＭｕよりも高電圧側に分布する。この状況で読み出し電圧ＶＬＭｕによる読み出し動作を行った場合、データ”０”を出力するメモリセルの個数は、図６Ａに比べ多くなる。すなわち、読み出し電圧ＶＬＭｕを用いた読み出し動作を行った場合にデータ”０”を出力するメモリセルの個数を比較することにより、中間分布ＬＭの分布幅を判定することができる。なお、データ”０”を出力するメモリセルの個数は、ビットスキャン回路４を用いて計数することができる。なお、読み出し電圧ＶＬＭｕは固定としても良いし、可変としてもよい。読出し電圧ＶＬＭｕを可変にすることにより、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを切り替える基準を変更することができる。

次に、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作の概略を、図７のフローチャートを参照して説明する。
まず、書き込み対象のブロックの消去動作を行った後（Ｓ１）、下位ページ（ＬＭ）書き込みを行う。その結果、データ“０”を書き込むメモリセルの閾値分布が上昇し、中間分布ＬＭが形成される（Ｓ２）。その後、上位ページ書き込みを行う（Ｓ３）。ここで、書き込み動作の最初に、上述の読み出し電圧ＶＬＭｕを用いて読み出し動作を行い、閾値電圧分布ＬＭを与えられたメモリセルのうち、データ”０”が読み出されるメモリセルの数を、ビットスキャン回路４にて計数する。この計数結果に従って、例えば、制御回路６が中間分布ＬＭの分布幅を判定する（Ｓ３−１）。そして、この判定結果に従い、例えば、制御回路６がベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの大きさを決定する（Ｓ３−２）。その後、決定されたベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを用いて、上位ページ書き込みを実行する（Ｓ３−３）。

図８は、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作を実行した場合の作用を説明したものである。例えばメモリ出荷直後で書き込み動作／消去動作の実行回数が少なく、そのため中間分布ＬＭの分布幅が狭い場合には、図８の上部に示すように、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣは小さい値Ｖ_ＶＡ１、Ｖ_ＶＢ１、Ｖ_ＶＣ１に設定される。

一方、書き込み動作／消去動作の実行回数が増加し、メモリセルのゲート絶縁膜の劣化により中間分布ＬＭの分布幅が大きくなると、図８の下部に示すように、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣは前述の値Ｖ_ＶＡ１、Ｖ_ＶＢ１、Ｖ_ＶＣ１よりもそれぞれ調整値ｄＡ、ｄＢ、ｄＣだけ大きい値Ｖ_ＶＡ２、Ｖ_ＶＢ２、Ｖ_ＶＣ２に設定される。本実施の形態では、読出し電圧ＶＡ、ＶＢ、ＶＣが書き込み動作／消去動作の実行回数に拘わらず固定とされるものとする。この場合、読出し電圧ＶＡ、ＶＢ、ＶＣとベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣとの間の差は、メモリセルのゲート絶縁膜が劣化するに従い（中間分布ＬＭが大きくなるに従い）大きく設定される。したがって、データ保持特性の低下に起因する誤読み出しを抑制することができる。ここで、前述の調整値ｄＡ、ｄＢ、ｄＣは、ｄＣ＞ｄＢ＞ｄＡの関係に調整されている。閾値電圧分布Ｃを有するメモリセルは、閾値電圧が高い分だけ多くの電荷を電荷蓄積膜（フローティングゲート等）に保持しており、その分他の閾値電圧に比べ閾値電圧の変動が生じやすい。このような場合には、ｄＡ、ｄＢ、ｄＣに関し上記の大小関係が設定されることが好適である。また、ベリファイ読出し電圧の切り替わりの閾値は、１つでもよいし、複数であってもよい。複数の切り替えを行う手法としては、いくつか考えられる。一つの例としては、図６Ａおよび図６Ｂに示すように中間分布ＬＭの分布幅読み出しに用いるＶＬＭｕをＶＬＭｕ１、ＶＬＭｕ２のように複数設けてより正確に中間分布ＬＭの幅を判定する手法である。また、もう一つの例としては、ビットスキャン回路４での計数値の閾値を複数設ける手法が考えられる。閾値が１つの場合には、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの値は、２通りに設定される。

なお、この例では、説明の単純化のため、本実施の形態では、読出し電圧ＶＡ、ＶＢ、ＶＣが書き込み動作／消去動作の実行回数に拘わらず固定であるとして説明したが、本発明はこれに限定されるものではない。読出し電圧ＶＡ、ＶＢ、ＶＣが何らかのファクターに基づいて変動するものも本発明の範囲に含まれ得る。その場合にも、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣが中間分布ＬＭの分布幅が大きくなるほど大きく設定され、その結果、読出し電圧ＶＡ、ＶＢ、ＶＣとベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣとの間の差が、メモリセルのゲート絶縁膜が劣化するに従い（中間分布ＬＭが大きくなるに従い）大きく設定されればよい。

図９、図１０Ａ、及び図１０Ｂを参照して、本実施の形態のＮＡＮＤ型フラッシュメモリによる書き込み動作のより具体的な手順を説明する。図９は、下位ページ書き込み（図７のステップＳ２）の具体的手順を示したフローチャートであり、図１０Ａは、中間分布ＬＭの分布幅の判定及び上位ページ書き込み（図７のステップＳ３（Ｓ３−１〜３−３））の具体的手順を示したフローチャートである。図１０Ｂは、中間分布ＬＭの分布幅の判定及び上位ページ書き込みの際に選択ワード線に印加される電圧を示す。

まず、図９を参照して下位ページ書き込みの具体的手順を説明する。まず、外部装置ＨＭ（ホストまたはメモリコントローラ）からコマンド（書き込みコマンド）、アドレス、及び書き込みデータが入出力バッファ５を介してＮＡＮＤ型フラッシュメモリ２１に入力される。書き込みデータは、センスアンプ回路２のデータレジスタ２ｂ（データラッチＤＬＸ）にセットされる。アドレスは、制御回路６内のアドレスバッファ（図示せず）に保持される。

外部装置ＨＭ（ホストまたはメモリコントローラ）から書き込み開始コマンドが入力され、下位ページの書き込みが開始される（Ｓｔａｒｔ）。データラッチＤＬＸにセットされた書き込みデータは、データラッチＤＬ１に転送され、このデータラッチＤＬ１の保持データに基づき、対応するビット線ＢＬの電圧設定が行われる（電源電圧Ｖｄｄ又は接地電圧Ｖｓｓ）（Ｓ１０）。次に、書き込み動作に必要な電圧の設定が行われる（Ｓ１１）。また、ロウデコーダ３では、アドレスデータに基づき選択メモリセルにはプログラム電圧Ｖｐｇｍを与え、非選択メモリセルには書き込みパス電圧Ｖｐａｓｓが与えられる（Ｓ１１）。プログラム電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓは、電圧発生回路８を動作させることで発生される。なお、プログラム電圧Ｖｐｇｍは、１回目の書き込み動作では例えば初期値Ｖｐｇｍ０に設定される。後述するベリファイ読出し動作により書き込みが完了しない（失敗）と判定された場合には、ステップアップ動作によりステップアップ値ΔＶｐｇｍだけ高い電圧にプログラム電圧が設定される（Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶｐｇｍ）。同様に、書き込みパス電圧Ｖｐａｓｓをステップアップ動作の対象としてもよい。

また、選択ゲート線ＳＧ２には電源電圧Ｖｄｄが与えられ、選択ゲート線ＳＧ１には接地電圧Ｖｓｓが与えられる。ソース線ＣＥＬＳＲＣには接地電圧Ｖｓｓが与えられる。ビット線ＢＬには、書き込みたいデータに応じて電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが与えられる。閾値を変動させたいメモリセルにおいては、ドレイン側選択トランジスタＳ２が導通し、これによりメモリセルのチャネルには接地電圧Ｖｓｓが供給される。一方、閾値電圧の変動を禁止したいメモリセルにおいては、ドレイン側トランジスタＳ２がカットオフされ、このためメモリセルのチャネルはブースト状態となり、これにより書き込みが禁止される。

このようにして、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧ１、ＳＧ２に必要な電圧が印加され、書き込み動作が実行される（Ｓ１２）。

次に、選択ワード線ＷＬに沿った全てのメモリセル（又は所定数以上のメモリセル）において書き込みが完了したか（ＰＡＳＳしたか否か）を検証するベリファイ読出し動作が行われる（Ｓ１３）。ここでのベリファイ読出し動作では、図４に示すベリファイ読出し電圧ＶＬＭを用いて、中間分布ＬＭの下限値がベリファイ読出し電圧ＶＬＭ以上となったか否かが判定される。判定の結果、書き込みが完了していないと判定される場合には（Ｓ１４のＮｏ）、ステップＳ１５に移行し、プログラム電圧Ｖｐｇｍを、ステップアップ値ΔＶｐｇｍだけ増加させるステップアップ動作が実行され、再度プログラム動作（Ｓ１２）に戻る。

一方、上記ベリファイ読出し動作により中間分布ＬＭの下限がベリファイ読出し電圧ＶＬＭ以上となり、これにより選択ワード線に沿った全てのメモリセル（又は所定数以上のメモリセル）の下位ページデータの書き込みが完了したと判定される場合には（Ｓ１４のＹｅｓ）、Ｓ１６に移行する。Ｓ１６では、書き込み動作に用いた各電圧を元の値に戻すためのリカバリ動作が実行される。以上により、下位ページ書き込みの動作が終了する。

次に、図１０Ａ及び図１０Ｂを参照して上位ページ書き込みの具体的手順を説明する。まず、下位ページ書き込みの場合と同様に、外部装置ＨＭ（ホストまたはメモリコントローラ）からコマンド（書き込みコマンド）、アドレス、及び書き込みデータが入出力バッファ５を介してＮＡＮＤ型フラッシュメモリ２１に入力される。

外部装置ＨＭ（ホストまたはメモリコントローラ）から書き込み開始コマンドが入力され、上位ページの書き込みが開始する（Ｓｔａｒｔ）。データラッチＤＬＸにセットされた書き込みデータは、データラッチＤＬ１に転送される（Ｓ２１）。続いて、図６Ａ及び図６Ｂに示す読出し電圧ＶＬＭｕを用いた読出し動作を行って、上述のように中間分布ＬＭの分布幅をビットスキャン回路４の出力に基づいて判定する（Ｓ２２、図１０Ｂ参照）。続いて、書き込み済みの下位ページデータの読出し動作が実行される（Ｓ２３）。具体的には、図１０Ｂに示すように、選択ワード線ＷＬに、閾値電圧分布Ｅと中間分布ＬＭとの間の読み出し電圧ＶＬが印加され、非選択ワード線ＷＬには読出しパス電圧Ｖｒｅａｄが印加されて、読出し動作が実行される。これにより、選択メモリセルに保持された下位ページデータが読み出される。読み出された下位ページデータはデータレジスタ３ｂのデータラッチＤＬＸに保持される。上位ページデータ書込みにおいては、この読み出された下位ページデータと、書き込もうとする上位ページデータとの組み合わせにより、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれを与えるべきかが判定される。

そして、書き込み動作に必要な電圧が設定され（Ｓ２４）、書き込み動作が開始される（Ｓ２５）。すなわち、プログラム電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓの初期値が設定される。また、ビット線ＢＬには、書き込みデータに応じて電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが設定される。また、選択ゲート線ＳＧ２には電源電圧Ｖｄｄが設定され、選択ゲート線ＳＧ１には接地電位Ｖｓｓが設定される。

書き込み動作が終了すると、続いてベリファイ読出し動作に移行する（Ｓ２６〜Ｓ２８）。すなわち、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを用いた３つのベリファイ読出し動作が順次実行される。ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣは、ステップＳ２２での読出し動作に基づくビットスキャン回路４の計数結果に従って決定される。

このベリファイ読出し動作により、選択ワード線に接続された全てのメモリセルの書き込み動作が完了（ＰＡＳＳ）した場合には（Ｓ２９のＹ）、リカバリ動作（Ｓ３１）を行って上位ページ書き込み動作が終了する。そうでない場合（Ｓ２９のＮ）、プログラム電圧Ｖｐｇｍのステップアップ動作（Ｓ３０）を行って、再び書き込み動作（Ｓ２５）が実行される。

なお、この実施の形態において、図１１に示すような書き込み手順を採用することも可能である。一般的に、ＮＡＮＤセル型フラッシュメモリでは、１つのＮＡＮＤセルユニット中において、共通ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ０から順に書き込みを行い、一番遠いメモリセルＭ３１は最後に書き込まれる。

このとき、隣接メモリセルの干渉効果の影響を抑制するため、図１１に示すように、１つのメモリセルＭＣｉへの下位ページ書き込みの終了後、続けて同一のメモリセルＭＣｉに対する上位ページ書き込みを実行せず、代わりに隣接するメモリセルＭＣｉ＋１への下位ページ書き込みを実行することができる。その後、メモリセルＭＣｉに戻って上位ページ書き込みを実行する。このような書き込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。

具体的な書き込み手順を図１１、及び図１２のフローチャートを参照しつつ説明する。対象ブロックに対しデータ消去動作行った後（図１２のＳ３１）、最も共通ソース線ＣＥＬＳＲＣに近いワード線ＷＬ０に沿った複数のメモリセルＭＣ０に対し下位ページ書き込みを実行する（Ｓ３２）。続いて、隣接するワード線ＷＬ１に沿った複数のメモリセルＭＣ１に下位ページ書き込みを行った後（Ｓ３３）、ワード線ＷＬ０に戻って、上位ページ書き込みを行う。このワード線ＷＬ０に、上述の読み出し電圧ＶＬＭｕを印加した読み出し動作を実行して中間分布ＬＭの分布幅を判定し（Ｓ３４−１）、この判定結果に従ってベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを決定する（Ｓ３４−２）。この決定されたベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣに従った上位ページ書き込み動作を、ワード線ＷＬ０に沿った複数のメモリセルＭＣ０に書き込みを実行する（Ｓ３４−３）。

次のステップでは、ワード線ＷＬ０からビット線ＢＬの方向に２つ離れたワード線ＷＬ２に対し下位ページ書き込みを行う（Ｓ３５）。
続いて、ワード線ＷＬ１に戻って、上位ページ書き込みを行う。このワード線ＷＬ１に、読み出し電圧ＶＬＭｕを印加した読み出し動作を実行して中間分布ＬＭの分布幅を判定し（Ｓ３６−１）、この判定結果に従ってベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを決定する（Ｓ３６−２）。この決定されたベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣに従った上位ページ書き込み動作を、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１に書き込みを実行する（Ｓ３６−３）。以下、Ｓ３５〜Ｓ３６（Ｓ３６−１〜Ｓ３６−３）の手順を、メモリセルＭＣ３１の上位ページ書き込みが完了するまで繰り返す。

また、隣接するワード線ＷＬ１の下位ページ書き込み（Ｓ３３）を行った後、上位ページ書き込みを実行する前に、中間分布ＬＭの分布幅をチェック（Ｓ３４−１）することにより、ワード線ＷＬ１の下位ページ書き込みによるシフト量が反映された後の中間分布ＬＭの分布幅をチェックすることが出来る。その結果、閾値電圧分布Ａ、Ｂ、Ｃの分布幅の広がりをさらに抑えることができる。

［効果］
以上説明したように、第１の実施の形態の不揮発性半導体記憶装置では、中間分布ＬＭの分布幅の判定結果に基づき、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの大きさを変動させることにより、メモリセルのデータ保持特性の劣化に伴う誤読み出しを抑制しつつ、書き込み速度の向上も図ることができる。
また、選択ワード線毎に中間分布ＬＭの分布幅の判定するため、メモリセルのデータ保持特性の劣化を正確に判断することができる。また、下位ページ書き込み後ではなく、上位ページ書き込みのＳ３の最初に中間分布ＬＭの分布幅を判定することにより、中間分布ＬＭの分布幅を正確に判定することができる。図１１を参照して説明すると、例えばワード線ＷＬ１の下位ページ書き込み完了直後に中間分布ＬＭの分布幅を判定すると、その後のワード線ＷＬ０への上位ページ書き込み、及びワード線ＷＬ２への下位ページ書き込みにより、ワード線ＷＬ１の中間分布ＬＭの分布幅が変動する虞がある。すなわち、その変動の程度は、ワード線ＷＬ０に接続されるメモリセルの上位ページ書き込みのデータ、及びワード線ＷＬ２に接続されるメモリセルの下位ページ書き込みのデータによって異なる。その結果、中間分布ＬＭの分布幅に基づく正確且つ適切なベリファイ読出し電圧の制御が困難になる。
一方、本実施の形態では、各ワード線ＷＬへの上位ページ書き込みの最初（図１１のＳ３４−１，Ｓ３６−１）に中間分布ＬＭの分布幅を判定する。これにより、隣接するワード線ＷＬの書き込みによる閾値変動の影響を受けることなく、中間分布ＬＭの分布幅に基づく判定を行うことができる。その結果、中間分布ＬＭの分布幅に基づく正確且つ適切なベリファイ読出し電圧の制御が可能になる。

［第２の実施の形態］
次に、本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリを、図１３を参照して説明する。ＮＡＮＤ型フラッシュメモリ２１の概略構造は、第１の実施の形態と略同様であるので、詳細な説明は省略する。動作も略同一であるが、図１３に示すように、上昇幅ｄＡ、ｄＢ、ｄＣがほぼ等しい値に設定されている（ｄＡ＝ｄＢ＝ｄＣ）。閾値電圧分布Ａ，Ｂ，Ｃの閾値変動に有意な差がない場合には、このような上昇幅の設定が好適である。また、管理するパラメータを減らすことができ、ＮＡＮＤ型フラッシュメモリ２１の動作を簡略化することができる。

［第３の実施の形態］
次に、本発明の第２の実施の形態のＮＡＮＤ型フラッシュメモリを、図１４を参照して説明する。ＮＡＮＤ型フラッシュメモリ２１の概略構造は、第１の実施の形態と略同様であるので、詳細な説明は省略する。ただし、書き込み動作時における動作が第１の実施の形態と異なっている。

図１４は、この第３の実施の形態による書き込み動作の手順を示すフローチャートである。第１の実施の形態（図７）との違いは、ステップＳ４において、中間分布ＬＭの分布幅に基づいてベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣを変動させるだけでなく、ステップアップ動作におけるステップアップ幅ΔＶｐｇｍの大きさも変動させる点にある。

中間分布ＬＭの分布幅が大きい場合には、それだけメモリセルのゲート絶縁膜の劣化が進行していることを意味する。この場合に大きなステップアップ幅ΔＶｐｇｍを設定することは、閾値電圧分布Ｅ，Ａ，Ｂ，Ｃの分布幅の増大を招き、誤読み出しの発生確率を高める結果となる。したがって、中間分布ＬＭの分布幅が大きい場合には、ステップアップ幅ΔＶｐｇｍを小さく設定することが好適である。本実施の形態によれば、この実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態において、ベリファイ読出し電圧Ｖ_ＶＡ、Ｖ_ＶＢ、Ｖ_ＶＣの変動に合わせて、読出しパス電圧Ｖｒｅａｄの電圧値も変更してもよい。

また、上記の実施の形態では、２ビット／セルの記憶方式が採用される場合を例にとって説明したが、本発明はこれに限定されるものではなく、例えば３ビット／セル記憶方式が採用される場合にも適用可能である。図１５は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて８値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。８値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）ｅＲと、これより大なる電圧レベルにある閾値電圧分布Ａ〜Ｇにより規定される。

この８値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布ｅＲに設定される。次に、ベリファイ読出し電圧ＶＬＭを用いて分布幅の広い中間閾値電圧分布ＬＭを得るプログラム動作を行う（ＬＭ書き込み（１ｓｔ Ｓｔａｇｅ Ｐｒｏｇｒａｍ））。その後、中間閾値電圧分布ＬＭから、ベリファイ読出し電圧Ｖ_ＶＡ’，Ｖ_ＶＢ’，Ｖ_ＶＣ’・・・Ｖ_ＶＧ’を用いて中間閾値電圧分布Ａ’，Ｂ’，Ｃ’・・・Ｇ’を得るプログラム動作（Ｆｏｇｇｙ書き込み（２ｎｄ Ｓｔａｔｅ Ｐｒｏｇｒａｍ）を実行する。

その後、Ｆｏｇｇｙ書き込みにより得られた閾値電圧分布ｅＲ、Ａ’、Ｂ’、Ｃ’・・・、Ｇ’から更に書き込み動作を実行し、最終的な閾値電圧分布ｅＲ、Ａ〜Ｇを得るためのＦｉｎｅ書き込み動作（３ｒｄ Ｓｔａｇｅ Ｐｒｏｇｒａｍ）を行う。そして、このＦｉｎｅ書き込み動作を行う前に、Ｆｏｇｇｙ書き込み直後の中間閾値電圧分布Ａ’，Ｂ’，Ｃ’・・・Ｇ’のいずれかの分布幅を、前述の実施の形態で中間分布ＬＭの分布幅を判定したのと同様の方法により判定する。その判定結果に基づいて決定されたベリファイ読出し電圧Ｖ_ＶＡ〜Ｖ_ＶＧを、上位ページデータ書き込みにおいて利用することができる。

また、所謂クイックパスライト方式を用いた書き込み方式を用いる場合にも、本発明を適用することができる。クイックパスライト方式とは、図１６に示すように、ベリファイ読出し電圧Ｖ_ＡＶ、Ｖ_ＢＶ、Ｖ_ＶＣを用いたベリファイ読出し動作（第２のベリファイ読出し動作）及び書き込み動作を実行する前に、これよりも僅かに低いベリファイ読出し電圧Ｖ_ＶＡ’、Ｖ_ＶＢ’、Ｖ_ＶＣ’を用いたベリファイ読み出し動作（第１のベリファイ読出し動作）及び書き込み動作が実行される方式である。この場合、第１のベリファイ読出し動作により得られた閾値電圧分布Ａ’、Ｂ’、Ｃ’の分布幅を測定し、その測定結果に従い、ベリファイ読出し電圧Ｖ_ＡＶ、Ｖ_ＢＶ、Ｖ_ＶＣの値を変更することができる。その結果、メモリセルのデータ保持特性の劣化に伴う誤読み出しを抑制しつつ、書き込み速度の向上も図ることができる。なお、しきい値電圧分布の内最も高いしきい値電圧分布Ｃにおいては、クイックパスライト方式を用いない場合がある。閾値電圧分布幅を狭くする必要性が小さいためである。

１・・・メモリセルアレイ、 ２・・・センスアンプ回路、 ３・・・ロウデコーダ、 ４・・・ビットスキャン回路、 ５・・・入出力バッファ、 ６・・・制御回路、 ７・・・ＲＯＭフューズ、 ８・・・電圧発生回路８、 １１・・・昇圧回路、 １２・・・パルス発生回路。

Claims (5)

1. 第１ページおよび第２ページの書き込みによって多値データを記憶する複数のメモリセルを直列接続してなるメモリストリングを有するメモリセルアレイと、
   第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続するワード線と、
   前記メモリストリングの第１の端部に接続されるビット線と、
   前記メモリストリングの第２の端部に接続されるソース線と、
   前記ビット線の電位又は電流を検知して前記メモリセルに保持されるデータを判定するセンスアンプ回路と、
   選択ワード線にプログラム電圧を印加することにより前記選択ワード線に沿ったメモリセルに対する書き込み動作を実行した後、前記メモリセルに対するデータ書き込みが完了したか否かを確認するベリファイ読み出し動作を実行し、前記ベリファイ読み出し動作の結果に従って所定のステップアップ電圧の分だけ前記プログラム電圧を上昇させるステップアップ動作を実行し前記書き込み動作を再度行う制御回路と、
   を備え、
   前記制御回路は、前記第２ページの書き込みにおいて、前記第１ページの書き込みによって生じる第１の閾値電圧分布の書き込みに用いたベリファイ読出し電圧よりも第１の値だけ大きい電圧を用いて前記第１の閾値電圧分布の第１読み出しを行い、その第１読み出しによる読み出しデータに従って、前記第２ページの書き込みにおける前記ベリファイ読出し動作に用いるベリファイ読出し電圧の値を変化させることを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第１読み出しによる読み出しデータに従って、前記第２ページ書き込みに用いる前記ステップアップ電圧の大きさを変更する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１読み出しにより同時に読み出された前記複数のメモリセルのうち第１のデータが読み出された前記メモリセルの数を判定する第１の判定を行うビットスキャン回路を備え、
   前記制御回路は、前記第１の判定の結果に従って前記ベリファイ読出し電圧の大きさを変更する
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１読み出しにより同時に読み出された前記複数のメモリセルのうち第１のデータが読み出された前記メモリセルの数を判定する第１の判定を行うビットスキャン回路を備え、
   前記制御回路は、前記第１の判定の結果に従って前記ステップアップ電圧の大きさを変更する
   ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
5. 前記メモリセルは、複数の閾値電圧分布を与えられて複数ビットのデータを保持可能に構成され、
   前記制御回路は、複数のベリファイ読出し電圧を設定するとともに、複数の前記ベリファイ読出し電圧の電圧値が大きいほど、その調整幅が大きい
   ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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