JP2013145623A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去電圧印加動作及び消去ベリファイ動作を適切に実行することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、メモリストリングに含まれる複数のメモリセルに対し消去電圧を印加して複数のメモリセルを消去状態に変化させる消去電圧印加動作と、複数のメモリセルが消去状態であるか否かを判定する消去ベリファイ動作とを含む消去動作を司る制御部とを備える。制御部は、消去電圧印加動作の実行回数が第１の回数未満の場合、複数のメモリセルの全てを対象として消去ベリファイ動作を実行するように構成されている。制御部は、消去電圧印加動作の実行回数が第１の回数以上の場合、複数のメモリセルの一部を対象として消去ベリファイ動作を実行した後、複数のメモリセルの残りの部分を対象として消去ベリファイ動作を実行するように構成されている。
【選択図】図７

Description

本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

ＮＡＮＤ型フラッシュメモリのデータ消去動作では、消去動作が完了したか否かを確認するためのベリファイ読み出し動作（消去ベリファイ動作）を行うことができる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧印加動作及び消去ベリファイ動作が繰り返される。ところで、１つのメモリセルに対し書き込み・消去動作が繰り返し行われると、メモリセルが劣化する。このメモリセルの劣化状態を考慮せず消去電圧印加動作及び消去ベリファイ動作を実行すると、消去電圧印加動作及び消去ベリファイ動作を適切に実行できないおそれがある。

特開２００９−３０１６１６号公報

以下に記載の実施の形態は、消去電圧印加動作及び消去ベリファイ動作を適切に実行することのできる不揮発性半導体記憶装置を提供するものである。

本発明の一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたメモリストリング、メモリストリングの一端に接続される第１の選択トランジスタ、メモリストリングの他端に接続される第２の選択トランジスタ、第１の選択トランジスタを介してメモリストリングに接続されるビット線、第２の選択トランジスタを介してメモリストリングに接続されるソース線、及びメモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、メモリストリングに含まれる複数のメモリセルに対し消去電圧を印加して複数のメモリセルを消去状態に変化させる消去電圧印加動作と、複数のメモリセルが消去状態であるか否かを判定する消去ベリファイ動作とを含む消去動作を司る制御部とを備える。制御部は、１つの消去動作における消去電圧印加動作の実行回数が第１の回数未満の場合、複数のメモリセルの全てを対象として消去ベリファイ動作を実行するように構成されている。制御部は、１つの消去動作における消去電圧印加動作の実行回数が第１の回数以上の場合、複数のメモリセルの一部を対象として消去ベリファイ動作を実行した後、複数のメモリセルの残りの部分を対象として消去ベリファイ動作を実行するように構成されている。

実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す回路図である。 実施の形態に係る不揮発性半導体記憶装置におけるデータ記憶の例を示す図である。 実施の形態に係る不揮発性半導体記憶装置におけるデータ記憶の例を示す図である。 実施の形態に係る消去動作時の閾値電圧分布を説明する図である。 実施の形態に係る消去電圧印加動作時の電圧を説明する図である。 実施の形態に係る消去電圧印加動作時の電圧を示す電圧波形図である。 第１の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 第１の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。 第１の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。 実施の形態に係る不揮発性半導体記憶装置の動作を説明する模式図である。 実施の形態に係る消去ベリファイ動作時の閾値電圧分布を説明する図である。 第２の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 第２の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。 他の例に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 他の例に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 第３の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 第３の実施の形態に係る消去電圧印加動作時の電圧を示す電圧波形図である。 他の例に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。 他の例に係る消去電圧印加動作時の電圧を示す電圧波形図である。 他の例に係る消去ベリファイ動作時の電圧を説明する図である。

次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置の構成）
図１は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図２は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。

メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では６４個）の直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ６３（メモリストリング）と、メモリストリングの両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。ここで、各メモリセルＭＣは半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、電荷蓄積層（浮遊ゲート電極、トラップ準位を有する絶縁膜など）、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。

ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１ワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫｎ（ｎは１以上の整数）が配置される。各ビット線ＢＬは、後述するセンスアンプ１２に接続される。１本のワード線ＷＬに共通に接続されたメモリセルＭＣが１ページを構成する。

図１に示すように、センスアンプ１２は、メモリセルアレイ１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択回路が付属する。

ロウデコーダ１３は、メモリセルアレイ１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。

ホスト（または、メモリコントローラ）ＭＨは、入出力ポートＩ／ＯにアドレスデータＡｄｄやコマンドデータＣｏｍを供給する。入出力ポートＩ／Ｏと、センスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。

入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。

チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。これらの周辺回路が実施の形態の不揮発性半導体記憶装置の制御部を構成する。

また、入出力バッファ１５、制御信号発生回路１６、アドレスレジスタ１７の機能をホスト（または、メモリコントローラ）ＭＨに配置することもできる。

［データ記憶］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図３Ａ及び図３Ｂを参照して説明する。図３Ａ及び図３Ｂは、メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。

図３Ａは、メモリセルＭＣが１ビット（２値データ）を記憶する場合の、データ（“１”、“０”）と閾値電圧分布との関係を示している。図３Ｂは、メモリセルＭＣが２ビット（４値データ）を記憶する場合の、データ（“１１”、“０１”、“１０”、“００”）と閾値電圧分布との関係を示している。ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、データ“１”、又は“１１”が割り当てられる。また、閾値電圧分布Ａ、Ｂ、Ｃにもそれぞれ書き込みデータが割り当てられる。

なお、図３Ａ及び図３Ｂにおいて、読み出し電圧ＶＡ、ＶＢ、ＶＣは、データを読み出す場合に選択した選択メモリセルＭＣの制御ゲート（選択ワード線ＷＬ）に印加される電圧である。読み出しパス電圧Ｖｒｅａｄは、データの読み出しを行う場合に、非選択のメモリセルＭＣの制御ゲート（非選択ワード線ＷＬ）に対し印加され、非選択のメモリセルＭＣの保持データにかかわらず非選択のメモリセルＭＣを導通させる電圧である。電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。電圧Ｖｅｖは、例えば負の電圧、または、０Ｖ（Ｖｅｖ≦０Ｖ）である。上述の各電圧の大小関係は、Ｖｅｖ≦ＶＡ＜ＶＢ＜ＶＣ＜Ｖｒｅａｄである。なお、電圧ＶＡは負の電圧に設定することもできる。

［消去動作］
図４は、消去動作時の閾値電圧分布を説明する図である。図５は、消去電圧印加動作時に印加される電圧を説明する図である。図６は、消去電圧印加動作時の電圧を示す電圧波形図である。消去電圧印加動作は、上述のブロックＢＬＫ単位で実行される。ここで、選択されたブロックＢＬＫのメモリセルＭＣを消去することを、ブロックを消去すると称する場合がある。図５に示すように、セルウェル（ＣＰＷＥＬＬ）に消去電圧Ｖｅｒａ（例えば、１５Ｖ以上）、選択ブロック内の全ワード線ＷＬに０Ｖを印加して、各メモリセルＭＣの浮遊ゲート電極の電荷をセルウェル側に引き抜いて、メモリセルＭＣの閾値電圧を低下させる。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。これにより、図４に示すようにメモリセルＭＣの閾値電圧を負方向に移動させる。

データ消去動作において、消去電圧Ｖｅｒａを印加した後に、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し動作（消去ベリファイ動作）を行う。消去ベリファイ動作の制御については、後述する。図６に示すように、１回目の消去電圧Ｖｅｒａの印加時には、消去電圧Ｖｅｒａは電圧Ｖｅｒａ０に設定される。この１回目の消去電圧Ｖｅｒａの印加後に消去ベリファイ動作が実行される。消去ベリファイ動作により、消去不十分のメモリセルＭＣがあることが検知された場合、再度消去電圧印加動作を行う。再度消去電圧印加動作を行う場合、消去電圧Ｖｅｒａは、ステップアップ値ΔＶｅｒａ（＞０）だけ大きい電圧に設定される（ステップアップ動作）。以下、データ消去が完了するまで消去電圧印加動作、消去ベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、消去電圧ＶｅｒａはΔＶｅｒａずつ増加する。

［消去ベリファイ動作］
次に、消去ベリファイ動作の制御について説明する。図７は、第１の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。図８及び図９は、第１の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。

図７に示すように、消去動作が開始されると、ステップＳ１１において、消去電圧印加動作が実行される。消去電圧印加動作は、上述のように、セルウェルに消去電圧Ｖｅｒａを印加して、メモリセルＭＣの閾値電圧を低下させる動作である（図５参照）。次に、ステップＳ１２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。第１の判定値Ｘ１は、例えば５回に設定される。消去電圧Ｖｅｒａの印加回数は、例えば制御信号発生回路１６が内部電圧発生回路１９に送付した消去電圧Ｖｅｒａの印加信号を加算することにより計数することができる。本実施の形態の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第１の消去ベリファイ動作を実行する（ステップＳ１３）。一方、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、第２の消去ベリファイ動作を実行する（ステップＳ１４）。この第１及び第２の消去ベリファイ動作について、図８及び図９を参照して説明する。

図８は、第１の消去ベリファイ動作時の電圧を説明する図である。図８は、メモリセルＭＣが消去ベリファイ電圧Ｖｅｖ（例えば−１Ｖ）まで消去されたか否かを読み出す例を示している。第１の消去ベリファイ動作時には、ソース線ＣＥＬＳＲＣ及びセルウェルＣＰＷＥＬＬに電圧１Ｖ、選択ブロックの全ワード線に０Ｖ、ビット線ＢＬに２Ｖを印加する。選択ゲート線ＳＧ１、ＳＧ２にはブロック選択電圧（例えば４Ｖ）を印加して、導通させておく。図８に示す電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、ＮＡＮＤセルユニットＮＵ内（または、ブロックＢＬＫ内）の全メモリセルＭＣの消去が十分に行われたことになり、消去動作を終了する。ここで、ビット線電圧が保持されれば、消去不十分のメモリセルＭＣがあることを示している。

図９は、第２の消去ベリファイ動作時の電圧を説明する図である。図９も、メモリセルＭＣが閾値電圧Ｖｅｖ（例えば−１Ｖ）まで消去されたか否かを読み出す例を示している。第２の消去ベリファイ動作は、選択ゲート線ＳＧ１、ＳＧ２にはブロック選択電圧（例えば４Ｖ）を印加し、ソース線ＣＥＬＳＲＣ及びセルウェルＣＰＷＥＬＬに電圧１Ｖ、ビット線ＢＬに２Ｖを印加する点において、第１の消去ベリファイ動作と同様である。第２の消去ベリファイ動作は、第１段階と第２段階との２段階に分けて、１つのＮＡＮＤセルユニットＮＵ内（または、ブロックＢＬＫ内）のメモリセルＭＣに対して消去ベリファイ動作を実行する点が第１の消去ベリファイ動作と異なる。

第２の消去ベリファイ動作の第１段階では、選択ブロックのワード線ＷＬのうち、ビット線ＢＬ側から数えて偶数番目のワード線ＷＬ（ＷＬ０、ＷＬ２、・・・）に０Ｖが印加され、奇数番目のワード線ＷＬ（ＷＬ１、ＷＬ３、・・・）に、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧（例えば５Ｖ）が印加される。すなわち、偶数番目のメモリセルＭＣだけを対象として、消去ベリファイ動作が実行される。なお、奇数番目のワード線ＷＬに印加される電圧は、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧でなくても、偶数番目のワード線ＷＬの電圧よりも高ければ良い。第１段階の電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、ＮＡＮＤセルユニットＮＵ内の偶数番目のメモリセルＭＣの消去が十分に行われたことになる。ここで、ビット線電圧が保持されれば、消去不十分のメモリセルＭＣがあることを示している。

次に、第２の消去ベリファイ動作の第２段階では、ビット線ＢＬ側から数えて奇数番目のワード線ＷＬ（ＷＬ１、ＷＬ３、・・・）に０Ｖが印加され、偶数番目のワード線ＷＬ（ＷＬ０、ＷＬ２、・・・）に、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧（例えば５Ｖ）が印加される。すなわち、奇数番目のメモリセルＭＣだけを対象として、消去ベリファイ動作が実行される。なお、偶数番目のワード線ＷＬに印加される電圧は、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧でなくても、奇数番目のワード線ＷＬの電圧よりも高ければ良い。第２段階の電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、ＮＡＮＤセルユニットＮＵ内の奇数番目のメモリセルＭＣの消去が十分に行われたことになる。ここで、ビット線電圧が保持されれば、消去不十分のメモリセルＭＣがあることを示している。以上のように、図９に示す第２の消去ベリファイ動作では、２段階に分けて、１つのＮＡＮＤセルユニットＮＵ内（または、ブロックＢＬＫ内）のメモリセルＭＣに対して消去ベリファイ動作を実行する。

図８及び図９に示す電圧印加状態は、ソース線ＣＥＬＳＲＣ及びセルウェルＣＰＷＥＬＬに所定電圧を印加して、選択ワード線ＷＬに負の電圧を印加して読み出しを行う場合と同様の状態を得るいわゆるネガティブセンス方式の例である。消去ベリファイ動作は、図８及び図９に示す電圧値に限定されず、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ（例えば、０Ｖ）以下であることが検出することができればよい。

この第１及び第２の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（図７のステップＳ１５、Ｓ１６）。第１及び第２の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａをステップアップ値ΔＶｅｒａだけ大きい電圧に設定して、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ１１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。ここで、第２の消去ベリファイ動作において第１段階、または、第２段階のいずれか一方が正常に終了した場合、次の第２の消去ベリファイ動作において、正常に終了した段階の消去ベリファイ動作を省略することができる。その結果、高速に消去ベリファイ動作を終了することができる。

なお、上述の実施の形態では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満か否かに基づいて、第１の消去ベリファイ動作を実行するか第２の消去ベリファイ動作を実行するかが変更される例を説明した。この第１の判定値Ｘ１の値は、５回に限られず自由に変更することができる。以下の他の実施の形態でも同様である。また、第２の消去ベリファイ動作における第１段階と第２段階の順番も変更可能である。

［効果］
次に、本実施の形態に係る消去動作及び消去ベリファイ動作の効果について説明する。不揮発性半導体記憶装置のメモリセルＭＣに対し書き込み・消去動作が繰り返し行われると、トンネル絶縁膜が劣化する。トンネル絶縁膜が劣化すると、消去動作時に電荷蓄積層に蓄積された電荷が放出されにくくなる。その結果、メモリセルＭＣの閾値電圧が下がりにくくなる。１つのブロックに対するデータ消去動作を実行する場合、メモリセルＭＣに対する書き込み／消去回数が少ない状態（以下、「フレッシュ状態」と称する場合もある）では、少ない印加回数の消去電圧ＶｅｒａだけでブロックＢＬＫを十分に消去可能である。一方、メモリセルＭＣに対する書き込み／消去回数が多い状態（以下、「サイクルド状態」と称する場合もある）では、メモリセルＭＣの閾値電圧が下がりにくくなるため、消去電圧印加動作を多く実行しなければならず、消去動作の低速化を招くおそれがある。

本実施の形態に係る消去電圧印加動作及び消去ベリファイ動作では、消去電圧の印加回数が第１の判定値Ｘ１未満の場合、第１の消去ベリファイ動作を実行する。メモリセルＭＣに対する書き込み／消去回数が少なければ、ブロックＢＬＫは少ない印加回数の消去電圧Ｖｅｒａだけで十分に精度よく消去が可能である。メモリセルＭＣに対する書き込み／消去回数が少なく、メモリセルＭＣが劣化していない場合、第１の消去ベリファイ動作で消去ベリファイ動作をパスして、データ消去動作を終了することができる。

一方、本実施の形態に係る消去電圧印加動作及び消去ベリファイ動作では、消去電圧の印加回数が第１の判定値Ｘ１以上の場合、第２の消去ベリファイ動作を実行する。消去電圧の印加回数が第１の判定値Ｘ１以上の場合、メモリセルＭＣに対する書き込み／消去回数が多く、メモリセルＭＣの閾値電圧が下がりにくくなったブロックＢＬＫである可能性が高い。そのようなブロックＢＬＫに対して第２の消去ベリファイ動作を実行することにより、以下に説明するような効果が得られる。

図１０は、第２の消去ベリファイ動作において印加される電圧によるメモリセルＭＣへの影響を模式的に示す図である。図１０は、メモリセルＭＣの断面図を模式的に示している。メモリセルＭＣは、セルウェルＣＰＷＥＬＬと、セルウェルＣＰＷＥＬＬ上にトンネル絶縁膜（図示略）を介して形成された電荷蓄積層ＦＧ及び制御ゲート電極ＣＧを有する。電荷蓄積層ＦＧと制御ゲート電極ＣＧとの間にはゲート間絶縁膜（図示略）が配置されている。制御ゲート電極ＣＧは紙面垂直方向に伸びるワード線ＷＬの一部である。図１０に示すように、第２の消去ベリファイ動作の対象となるメモリセルＭＣの電荷蓄積層ＦＧに対しては、隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に印加される電圧（５Ｖ）による影響が及ぶ。メモリセルＭＣの電荷蓄積層ＦＧの電位は、電圧（５Ｖ）が印加される隣接ワード線ＷＬｎ−１、ＷＬｎ＋１との容量結合により上昇する。

その結果、第２の消去ベリファイ動作の対象となるメモリセルＭＣは、電圧０Ｖよりも隣接ワード線ＷＬｎ−１、ＷＬｎ＋１との容量結合による上昇分だけ高い電圧が印加された状態となる。これは、消去ベリファイ電圧Ｖｅｖを隣接ワード線ＷＬｎ−１、ＷＬｎ＋１との容量結合による上昇分だけ高くした状態で消去ベリファイ動作を実行することと等価となる。この場合、図１１に示すように、メモリセルＭＣの閾値電圧分布が、第１の消去ベリファイ動作でベリファイパスする分布Ｅよりも高い分布Ｅ’の状態でも、消去ベリファイ動作が終了する。

上述のように、第２の消去ベリファイ動作は、消去電圧印加回数が第１の判定値Ｘ１以上であり、メモリセルＭＣの閾値電圧が下がりにくくなった際に行われる。この第２の消去ベリファイ動作を２段階に分けて実行することにより、消去ベリファイ電圧Ｖｅｖの値を高くした状態と同様の効果が得られる。すなわち、サイクルド状態の消去ベリファイ動作の判定条件を緩和することになる。ここで、消去ベリファイ電圧Ｖｅｖは隣接する閾値電圧分布Ａの下限に対してある程度のマージンを持った値となっているため、消去ベリファイ動作の判定条件を緩和しても問題は生じない。消去ベリファイ電圧Ｖｅｖは、例えば、閾値電圧が下がりやすいフレッシュ状態のセルが１回の消去動作によってその閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖよりも低くなる値に設定すれば、閾値電圧分布Ａの下限に対してマージンを持った値にすることができる。そのため、メモリセルＭＣの閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ以下となるまで消去電圧印加動作を繰り返す必要がなく、消去電圧印加動作の回数を抑えることができる。

また、判定条件を緩和する必要がないフレッシュ状態においては、第１の消去ベリファイ動作を実施する。すなわち、消去ベリファイ動作を１段階でおこなう第１の消去ベリファイ動作により高速に消去ベリファイ動作を行うことができる。その結果、消去動作を迅速に終了することが可能となる。また、フレッシュ状態のメモリセルＭＣでは、消去ベリファイ電圧Ｖｅｖと閾値電圧分布Ａの下限との間のマージンを大きく取ることができ、読み出し不良を低減することができる。

また、書き込み／消去回数を不揮発性のメモリセルに記憶しなくても、消去電圧Ｖｅｒａの印加回数を加算する回路があれば、フレッシュ状態とサイクルド状態とで異なる条件の消去ベリファイ動作を実行できる。その結果、動作の制御や回路構成を簡略化することができる。

［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１２乃至図１３を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第１の実施の形態における消去動作及び消去ベリファイ動作では、消去電圧印加回数に基づいて第１の消去ベリファイ動作又は第２の消去ベリファイ動作のいずれを実行するかを制御していた。これに対し本実施の形態では、消去電圧印加回数に基づいて第１の消去ベリファイ動作、第２の消去ベリファイ動作、又は後述する第３の消去ベリファイ動作のいずれを実行するかを制御する点において、第１の実施の形態と異なる。以下、図１２乃至図１３を参照して説明する。

図１２は、第２の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。図１３は、第２の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。

図１２に示すように、消去動作が開始されると、ステップＳ２１において、消去電圧印加動作が実行される。消去電圧印加動作は、上述のように、セルウェルに消去電圧Ｖｅｒａを印加して、メモリセルＭＣの閾値電圧を低下させる動作である（図５参照）。次に、ステップＳ２２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。第１の判定値Ｘ１は、例えば５回に設定される。消去電圧Ｖｅｒａの印加回数は、例えば制御信号発生回路１６が内部電圧発生回路１９に送付した消去電圧Ｖｅｒａの印加信号を加算することにより計数することができる。本実施の形態の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第１の消去ベリファイ動作を実行する（ステップＳ２３）。

消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、ステップＳ２４において、消去電圧Ｖｅｒａの印加回数が第２の判定値Ｘ２（Ｘ２＞Ｘ１）未満であるか否かが判定される。第２の判定値Ｘ２は、例えば１０回に設定される。消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上であり、第２の判定値Ｘ２未満である場合、第２の消去ベリファイ動作を実行する（ステップＳ２５）。そして、消去電圧Ｖｅｒａの印加回数が第２の判定値Ｘ２以上である場合、第３の消去ベリファイ動作を実行する（ステップＳ２６）。ここで、第１及び第２の消去ベリファイ動作は、上記の第１の実施の形態において図８及び図９を参照して説明した動作と同様である。以下、第３の消去ベリファイ動作について、図１３を参照して説明する。

図１３は、第３の消去ベリファイ動作時の電圧を説明する図である。図１３は、メモリセルＭＣが閾値電圧Ｖｅｖ（例えば−１Ｖ）まで消去されたか否かを読み出す例を示している。図１３では図示を省略しているが、第３の消去ベリファイ動作時も、選択ゲート線ＳＧ１、ＳＧ２にはブロック選択電圧（例えば４Ｖ）を印加し、ソース線ＣＥＬＳＲＣ及びセルウェルＣＰＷＥＬＬに電圧１Ｖ、ビット線ＢＬに２Ｖを印加する。第３の消去ベリファイ動作は、第１段階乃至第４段階の４段階に分けて、１つのＮＡＮＤセルユニットＮＵ内（または、ブロックＢＬＫ内）のメモリセルＭＣに対して消去ベリファイ動作を実行する。

第３の消去ベリファイ動作の第１段階では、選択ブロックのワード線ＷＬのうち、３つおきのワード線ＷＬ（ＷＬｎ、ＷＬｎ＋４、・・・）に０Ｖが印加され、その他のワード線ＷＬ（ＷＬｎ＋１〜ＷＬｎ＋３、ＷＬｎ＋５〜ＷＬｎ＋７、・・・）に、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧（例えば５Ｖ）が印加される。すなわち、３つおきのメモリセルＭＣだけを対象として、消去ベリファイ動作が実行される。なお、その他のワード線ＷＬに印加される電圧は、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧でなくても、３つおきのワード線ＷＬの電圧よりも高ければ良い。第１段階の電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、ＮＡＮＤセルユニットＮＵ内の３つおきのメモリセルＭＣの消去が十分に行われたことになる。ここで、ビット線電圧が保持されれば、消去不十分のメモリセルＭＣがあることを示している。

第３の消去ベリファイ動作の第２段階乃至第４段階では、それぞれ０Ｖを印加するワード線ＷＬを１つずつずらしている。第３の消去ベリファイ動作の第２段階乃至第４段階でも、３つおきのワード線ＷＬに０Ｖが印加され、その他のワード線ＷＬに、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧（例えば５Ｖ）が印加される。なお、その他のワード線ＷＬに印加される電圧は、メモリセルＭＣの消去状態にかかわらずメモリセルＭＣを導通させる電圧でなくても、３つおきのワード線ＷＬの電圧よりも高ければ良い。第２段階乃至第４段階のそれぞれの電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、消去ベリファイ動作の対象であるメモリセルＭＣの消去が十分に行われたことになる。ここで、ビット線電圧が保持されれば、消去不十分のメモリセルＭＣがあることを示している。以上のように、図１３に示す第３の消去ベリファイ動作では、４段階に分けて、１つのＮＡＮＤセルユニットＮＵ内（または、ブロックＢＬＫ内）のメモリセルＭＣに対して消去ベリファイ動作を実行する。

消去ベリファイ動作は、図１３に示す電圧値に限定されず、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下であることが検出することができればよい。

この第１乃至第３の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（図１２のステップＳ２７、Ｓ２８、Ｓ２９）。第１乃至第３の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａをステップアップ値ΔＶｅｒａだけ大きい電圧に設定して、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ２１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。ここで、第３の消去ベリファイ動作において第１乃至第４段階のいずれかが正常に終了した場合、次の第３の消去ベリファイ動作において、正常に終了した段階の消去ベリファイ動作を省略することができる。その結果、高速に消去ベリファイ動作を終了することができる。

なお、上述の実施の形態では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１及び第２の判定値Ｘ２に基づいて、第１乃至第３の消去ベリファイ動作のいずれを実行するかが変更される例を説明した。この第１の判定値Ｘ１及び第２の判定値Ｘ２の値は、５回又は１０回に限られず自由に変更することができる。また、第３の消去ベリファイ動作における第１段階乃至第４段階の順番も自由に変更可能である。

［効果］
本実施の形態に係る消去電圧印加動作及び消去ベリファイ動作では、消去電圧印加回数が第１の判定値Ｘ１以上であり且つ第２の判定値Ｘ２未満の際、第２の消去ベリファイ動作を行う。第１の実施の形態で説明したように、第２の消去ベリファイ動作により、消去ベリファイ電圧Ｖｅｖの値を高くした状態と同様の効果が得られる。そのため、メモリセルＭＣの閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ以下となるまで消去電圧印加動作を繰り返す必要がなく、消去電圧印加動作の回数を抑えることができる。

また、判定条件を緩和する必要がないフレッシュ状態においては、第１の消去ベリファイ動作を実施する。すなわち、消去ベリファイ動作を１段階でおこなう第１の消去ベリファイ動作により高速に消去ベリファイ動作を行うことができる。その結果、消去動作を迅速に終了することが可能となる。また、フレッシュ状態のメモリセルＭＣでは、消去ベリファイ電圧Ｖｅｖと閾値電圧分布Ａの下限との間のマージンを大きく取ることができ、読み出し不良を低減することができる。

また、本実施の形態に係る消去電圧印加動作及び消去ベリファイ動作では、消去電圧の印加回数が第２の判定値Ｘ２以上の場合、第３の消去ベリファイ動作を実行する。消去電圧の印加回数が第２の判定値Ｘ２以上の場合、メモリセルＭＣに対する書き込み／消去回数が多く、メモリセルＭＣの閾値電圧が下がりにくくなったブロックＢＬＫである可能性が高い。本実施の形態では、そのようなブロックＢＬＫに対して第３の消去ベリファイ動作を実行する。第３の消去ベリファイ動作の場合、消去ベリファイ動作が行われるメモリセルＭＣの電荷蓄積層ＦＧの電位は、隣接ワード線ＷＬとの容量結合とともに、隣接ワード線ＷＬにさらに隣接するワード線ＷＬとの容量結合によっても上昇する。

その結果、消去ベリファイ動作が行われるメモリセルＭＣは、電圧０Ｖよりも隣接ワード線ＷＬや隣接ワード線ＷＬにさらに隣接するワード線ＷＬとの容量結合による上昇分だけ高い電圧が印加された状態となる。ここで、消去ベリファイ動作が行われるメモリセルＭＣに隣接するワード線ＷＬの電圧を高くすることも考えられる。しかし、ワード線ＷＬの電圧を高くすると誤書き込みの可能性が高くなる。そこで上述のように、第３の消去ベリファイ動作は、消去電圧印加回数が第２の判定値Ｘ２以上であり、メモリセルＭＣの閾値電圧が下がりにくくなった際に行われる。この第３の消去ベリファイ動作を４段階に分けて実行することにより、消去ベリファイ電圧Ｖｅｖの値を第２の消去ベリファイ動作時よりも高くした状態と同様の効果が得られる。また、第３の消去ベリファイ動作において、消去ベリファイ動作が行われるメモリセルＭＣに隣接するワード線ＷＬの電圧は第２の消去ベリファイ動作の電圧と同じにすることができる。そのため、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ以下となるまで消去電圧印加動作を繰り返す必要がなく、消去電圧印加動作の回数を抑えることができる。その結果、誤書き込みの発生を防止しつつ消去ベリファイ動作を迅速に終了することが可能となる。なお、第３の消去ベリファイ動作において、ベリファイ動作が行われるメモリセルＭＣに隣接するワード線ＷＬの電圧を第２の消去ベリファイ動作の電圧よりも低くすることもできる。その結果、誤書き込みの発生をより抑えることができる。

［消去動作及び消去ベリファイ動作の他の例］
上述の第１の実施の形態では、第１及び第２の消去ベリファイ動作の組み合わせにより消去ベリファイ動作を行う例を説明し、第２の実施の形態では第１乃至第３の消去ベリファイ動作の組み合わせにより消去ベリファイ動作を行う例を説明した。消去ベリファイ動作の組み合わせは、この例に限られず自由に変更することができる。以下、図１４及び図１５を参照して説明する。図１４及び図１５は、消去電圧印加動作及び消去ベリファイ動作の他の例を説明するフローチャートである。

図１４に示す例では、消去動作が開始されると、ステップＳ３１において、消去電圧印加動作が実行される。次に、ステップＳ３２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。本例の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第２の消去ベリファイ動作を実行する（ステップＳ３３）。一方、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、第３の消去ベリファイ動作を実行する（ステップＳ３４）。この第２及び第３の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（ステップＳ３５、Ｓ３６）。第２及び第３の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａをステップアップ値ΔＶｅｒａだけ大きい電圧に設定して、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ３１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。

また、図１５に示す例では、消去動作が開始されると、ステップＳ４１において、消去電圧印加動作が実行される。次に、ステップＳ４２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。本例の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第１の消去ベリファイ動作を実行する（ステップＳ４３）。一方、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、第３の消去ベリファイ動作を実行する（ステップＳ４４）。この第１及び第３の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（ステップＳ４５、Ｓ４６）。第１及び第３の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａをステップアップ値ΔＶｅｒａだけ大きい電圧に設定して、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ４１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。

このように消去ベリファイ動作の組み合わせを変更した場合でも、上記の実施の形態で説明したように、メモリセルＭＣの閾値電圧が下がりにくくなった際に、消去ベリファイ電圧Ｖｅｖの値を高くした状態と同様の効果が得られる。そのため、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ以下となるまで消去電圧印加動作を繰り返す必要がなく、消去電圧印加動作の回数を抑えることができる。その結果、消去ベリファイ動作を迅速に終了することが可能となる。

［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１６及び図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第１の実施の形態における消去動作及び消去ベリファイ動作では、消去電圧印加回数に基づいて第１の消去ベリファイ動作又は第２の消去ベリファイ動作のいずれを実行するかを制御していた。これに対し、本実施の形態では、消去電圧印加回数に基づいて第１の消去ベリファイ動作又は第２の消去ベリファイ動作のいずれを実行するかを制御するとともに、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変更する点において、第１の実施の形態と異なる。以下、図１６乃至図１７を参照して説明する。

図１６は、第３の実施の形態に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。図１７は、第３の実施の形態に係る消去電圧印加動作時の電圧を示す電圧波形図である。

図１６に示すように、消去動作が開始されると、ステップＳ５１において、消去電圧印加動作が実行される。次に、ステップＳ５２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。第１の判定値Ｘ１は、例えば５回に設定される。本実施の形態の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第１の消去ベリファイ動作を実行する（ステップＳ５３）。消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、第２の消去ベリファイ動作を実行する（ステップＳ５４）。ここで、第１及び第２の消去ベリファイ動作は、上記の第１の実施の形態において図８及び図９を参照して説明した動作と同様である。

この第１及び第２の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（ステップＳ５５、Ｓ５６）。第１及び第２の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａの電圧を上昇させて、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ５１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。

ここで、本実施の形態では、図１７に示すように、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満の際、ステップアップ値をΔＶｅｒａ１とする。また、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上の際、ステップアップ値をΔＶｅｒａ２（＞ΔＶｅｒａ１）とする。消去電圧Ｖｅｒａの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルＭＣは劣化が進んでおり、電荷蓄積層に蓄積された電荷が放出されにくくなっている。これに対し、ステップアップ値をΔＶｅｒａ２に設定することにより、電荷蓄積層とチャネルとの電位差をより大きくし、電荷が放出されやすくすることができる。その結果、サイクルド状態のメモリセルＭＣの消去ベリファイ動作を迅速に修了することが可能となる。

［消去動作及び消去ベリファイ動作の他の例］
本実施の形態のステップアップ値の変更は、ステップアップ値を増加させるものに限定されない。本実施の形態のステップアップ値の変更は、ステップアップ値を減少させるものとすることもできる。以下、図１８及び図１９を参照して説明する。

図１８は、本例に係る消去電圧印加動作及び消去ベリファイ動作を説明するフローチャートである。図１９は、本例に係る消去電圧印加動作時の電圧を示す電圧波形図である。

図１８に示すように、消去動作が開始されると、ステップＳ６１において、消去電圧印加動作が実行される。次に、ステップＳ６２において、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満であるか否かが判定される。第１の判定値Ｘ１は、例えば５回に設定される。本実施の形態の不揮発性半導体記憶装置では、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満である場合、第１の消去ベリファイ動作を実行する（ステップＳ６３）。消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上である場合、第２の消去ベリファイ動作を実行する（ステップＳ６４）。ここで、第１及び第２の消去ベリファイ動作は、上記の第１の実施の形態において図８及び図９を参照して説明した動作と同様である。

この第１及び第２の消去ベリファイ動作の後に、消去ベリファイ動作が正常に終了したか否かを判定する（ステップＳ６５、Ｓ６６）。第１及び第２の消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａの電圧を上昇させて、再度消去電圧Ｖｅｒａの印加動作が実行される（ステップＳ６１）。消去ベリファイ動作によりメモリセルＭＣが十分に消去されたと判定された場合、消去動作が終了する。

ここで、本例では、図１９に示すように、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１未満の際、ステップアップ値をΔＶｅｒａ１とする。また、消去電圧Ｖｅｒａの印加回数が第１の判定値Ｘ１以上の際、ステップアップ値をΔＶｅｒａ２（＜ΔＶｅｒａ１）とする。消去電圧Ｖｅｒａの印加回数が多くなったメモリセルＭＣは劣化が進んでおり、そのメモリセルＭＣに高い消去電圧を印加することは更に劣化を進めることになる。これに対し、ステップアップ値をΔＶｅｒａ２に設定することにより、電荷蓄積層とチャネルとの電位差があまり大きくならないようにしている。その結果、メモリセルＭＣの劣化を抑えながら消去動作を続けることができる。

［効果］
本実施の形態でも、第２の消去ベリファイ動作は、消去電圧印加回数が第１の判定値Ｘ１以上であり、メモリセルＭＣの閾値電圧が下がりにくくなった際に行われる。この第２の消去ベリファイ動作を２段階に分けて実行することにより、消去ベリファイ電圧Ｖｅｖの値を高くした状態と同様の効果が得られる。そのため、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ以下となるまで消去電圧印加動作を繰り返す必要がなく、消去電圧印加動作の回数を抑えることができる。その結果、消去ベリファイ動作を迅速に終了することが可能となる。また、フレッシュ状態のメモリセルＭＣでは、消去ベリファイ電圧Ｖｅｖと閾値電圧分布Ａの下限との間のマージンを大きく取ることができ、読み出し不良を低減することができる。

また、消去電圧Ｖｅｒａのステップアップ値を増減させることにより、消去動作を加速させ、或いはメモリセルＭＣの劣化を抑えて消去動作を行うことができる。この場合、消去動作の加速や、メモリセルＭＣの劣化抑制の目的に応じて、消去電圧Ｖｅｒａのステップアップ値の増加又は減少を自由に選択することができる。

また、ステップアップ値の変更タイミングや増減幅は、上記の実施の形態に限られるものではない。消去動作の速度や、メモリセルＭＣの劣化抑制の効果を考慮した上で、ステップアップ値の変更タイミングや増減幅も自由に設定することができる。例えば、上述の実施の形態では、ステップアップ値の変更タイミングは、第１又は第２の消去ベリファイ動作の変更タイミングと同じであるものとして説明した。しかし、ステップアップ値の変更タイミングは、第１又は第２の消去ベリファイ動作の変更タイミングと異なっていても良い。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、１つのメモリセルＭＣに２値データや４値データを記憶する不揮発性半導体装置を例として説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。

［消去ベリファイ動作の他の例］
上述の実施の形態における第２の消去ベリファイ動作では、ワード線ＷＬには交互に電圧０Ｖと電圧５Ｖが印加されていた。また、第３の消去ベリファイ動作では、ワード線ＷＬには３本おきに電圧０Ｖが印加されていた。この消去ベリファイ動作時の電圧印加動作は、消去ベリファイ動作が行われるメモリセルＭＣの電荷蓄積層ＦＧが、隣接ワード線ＷＬとの容量結合により電圧が上昇するものであれば、どのような電圧印加方法でも良い。

例えば、図２０に示すように、消去ベリファイ動作の第１段階で、ワード線ＷＬ（ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋４、ＷＬｎ＋５）に２本ずつ電圧０Ｖを印加して、ワード線ＷＬ（ＷＬｎ＋２、ＷＬｎ＋３、ＷＬｎ＋６、ＷＬｎ＋７）に２本ずつ電圧５Ｖを印加する。また、消去ベリファイ動作の第２段階で、ワード線ＷＬ（ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋４、ＷＬｎ＋５）に２本ずつ電圧５Ｖを印加して、ワード線ＷＬ（ＷＬｎ＋２、ＷＬｎ＋３、ＷＬｎ＋６、ＷＬｎ＋７）に２本ずつ電圧０Ｖを印加する。

図２０に示す消去ベリファイ動作でも、片側の隣接するワード線ＷＬに印加された電圧５Ｖにより、電圧が上昇する。このような電圧印加方法を用いて消去ベリファイ動作を実行しても、上述の実施の形態において説明したような効果を得ることができる。

また、上述の実施形態に係る動作は、ホスト（または、メモリコントローラ）ＭＨにより実行するか否かを選択することができる。例えば、ホスト（または、メモリコントローラ）ＭＨが実行コマンドを送付すると上述の実施形態に係る動作が機能し、実行コマンドを送付しない、または、通常の消去コマンドを送付すると上述の実施形態に係る動作が機能しないように設定することもできる。

１１・・・メモリセルアレイ、 １２・・・センスアンプ、 １３・・・ロウデコーダ、 １４・・・データ線、 １５・・・入出力バッファ、 １６・・・制御信号発生回路、 １７・・・アドレスレジスタ、 １８・・・カラムデコーダ、 １９・・・内部電圧発生回路。

Claims (5)

1. 複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第１の選択トランジスタ、前記メモリストリングの他端に接続される第２の選択トランジスタ、前記第１の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第２の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
   前記メモリストリングに含まれる前記複数のメモリセルに対し消去電圧を印加して前記複数のメモリセルを消去状態に変化させる消去電圧印加動作と、前記複数のメモリセルが前記消去状態であるか否かを判定する消去ベリファイ動作とを含む消去動作を司る制御部とを備え、
   前記制御部は、
   １つの前記消去動作における前記消去電圧印加動作の実行回数が第１の回数未満の場合、前記複数のメモリセルの全てを対象として前記消去ベリファイ動作を実行し、
   １つの前記消去動作における前記消去電圧印加動作の実行回数が前記第１の回数以上の場合、前記複数のメモリセルの一部を対象として前記消去ベリファイ動作を実行した後、前記複数のメモリセルの残りの部分を対象として前記消去ベリファイ動作を実行するように構成されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、１つの前記消去動作における前記消去電圧印加動作の実行回数が前記第１の回数以上の場合、前記複数のメモリセルのうち前記メモリストリングの偶数番目の前記メモリセル又は前記メモリストリングの奇数番目の前記メモリセルの一方を対象とする第１段階と、他方を対象とする第２段階との２段階に分けて前記消去ベリファイ動作を実行するように構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御部は、
   １つの前記消去動作における前記消去電圧印加動作の実行回数が前記第１の回数以上且つ前記第１の回数より大きい第２の回数未満の場合、前記複数のメモリセルのうち前記メモリストリングの偶数番目の前記メモリセル又は前記メモリストリングの奇数番目の前記メモリセルの一方を対象とする第１段階と、他方を対象とする第２段階との２段階に分けて前記消去ベリファイ動作を実行し、
   １つの前記消去動作における前記消去電圧印加動作の実行回数が前記第２の回数以上の場合、前記複数のメモリセルのうち前記メモリストリング中の３つおきの前記メモリセルを対象とする前記消去ベリファイ動作を、対象とする前記メモリセルを変更して４回実行するように構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記制御部は、前記消去ベリファイ動作の対象となる前記複数のメモリセルの前記制御ゲート電極に第１電圧を印加し、前記消去ベリファイ動作の対象とならない前記複数のメモリセルの前記制御ゲート電極に前記第１電圧よりも高い第２電圧を印加して前記消去ベリファイ動作を実行する
   ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
5. 前記制御部は、前記消去ベリファイ動作により前記メモリセルが前記消去状態にないと判定された場合、前記消去電圧をステップアップ値だけ上昇させて前記消去電圧印加動作を実行可能に構成されるとともに、
   前記消去電圧を印加した回数に基づいて前記ステップアップ値を変更可能に構成されている
   ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。

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