JP2013069367A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】メモリセルの劣化による影響を考慮した読み出し動作を実行できる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、読み出し動作及び書き込みベリファイ動作を制御する制御回路とを備える。制御回路は、第１の場合に、選択ワード線に印加する電圧を第１の書き込みベリファイ電圧又は第１の読み出し電圧に設定して、動作を行う。制御回路は、第１の場合よりもメモリセルの劣化が進んだ第２の場合に、選択ワード線に印加する電圧を第２の書き込みベリファイ電圧又は第２の読み出し電圧に設定して、動作を行う。制御回路は、第１の書き込みベリファイ電圧の最大値と第１の読み出し電圧の最大値との差を、第２の書き込みベリファイ電圧の最大値と第２の読み出し電圧の最大値との差よりも大きい値に設定する。
【選択図】図５

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
メモリセルの微細化が進んだ高集積化フラッシュメモリでは、出荷直後の劣化の少ないメモリセルと、書き込み／消去動作が繰り返して行われて劣化したメモリセルとで、書き込み／消去動作時の閾値電圧の変化の特性が異なる。また、メモリセルの劣化状態により、書き込み後の時間経過に伴う閾値電圧の変化も異なる。
特開２００９−３７７２０号公報
以下に記載の実施の形態が解決しようとする課題は、メモリセルの劣化による影響を考慮した読み出し動作を実行できる不揮発性半導体記憶装置を提供することである。
一の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、メモリセルに接続されるワード線と、ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、メモリセルのうちの１つを選択メモリセルとして選択し、選択メモリセルに接続された選択ワード線に対して２つの隣接する閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、選択メモリセルにデータを書き込む書き込み動作、及び選択ワード線に複数の閾値電圧分布の下限値であるベリファイ電圧を印加して選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路とを備える。制御回路は、第１の場合に、選択ワード線に印加する電圧を第１の書き込みベリファイ電圧に設定して、書き込みベリファイ動作を行うとともに、選択ワード線に印加する電圧を第１の読み出し電圧に設定して、読み出し動作を行う。制御回路は、第１の場合よりもメモリセルの劣化が進んだ第２の場合に、選択ワード線に印加する電圧を第２の書き込みベリファイ電圧に設定して、書き込みベリファイ動作を行うとともに、選択ワード線に印加する電圧を第２の読み出し電圧に設定して、読み出し動作を行う。制御回路は、第１の書き込みベリファイ電圧の最大値と第１の読み出し電圧の最大値との差を、第２の書き込みベリファイ電圧の最大値と第２の読み出し電圧の最大値との差よりも大きい値に設定する。
実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 図１に示すメモリセルアレイ１の構成を示す回路図である。 ４値記憶のフラッシュメモリにおける書き込みデータの例を示す図である。 比較例に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。 第１の実施の形態に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。 第２の実施の形態に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。 第３の実施の形態に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。 メモリセルが劣化する前の状態と、劣化後の状態とにおける中性閾値電圧の変化を説明する図である。 第４の実施の形態に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。 制御回路によるメモリセルの劣化状態の判定を説明するフローチャートである。 制御回路によるメモリセルの劣化状態の判定を説明するフローチャートである。 消去動作時の消去パルス電圧の印加回数を説明する図である。 他の例に係る読み出し動作時及び書き込みベリファイ動作時の電圧を説明する図である。
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲート電極と、ワード線ＷＬと接続される制御ゲート電極とを有するスタックゲート構造を有し、浮遊ゲート電極への電荷の注入又は放出により電気的にデータを書き換え可能に構成されている。メモリセルＭＣは、それぞれビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。
ビット線制御回路２には、カラムデコーダ３及びデータ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含むように構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択ゲートトランジスタＳ１の制御ゲートは選択ゲート線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択ゲートトランジスタＳ２の制御ゲートは選択ゲート線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣの閾値電圧が、４通りの分布を持ち得るように構成されている。図３は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣの閾値電圧分布との関係を示している。
図３において、電圧ＡＲ、ＢＲ、ＣＲは４つのデータを読み出す場合に選択したワード線ＷＬに印加される読み出し電圧である。電圧ＡＲは、閾値電圧分布Ｅの上限とＡの下限との間の電圧で、電圧ＡＲ、ＢＲ、ＣＲの中で最も低い電圧である。電圧ＢＲは、電圧ＡＲよりも大きく、閾値電圧分布Ａの上限とＢの下限の間の電圧である。電圧ＣＲは、電圧ＢＲよりも大きく、閾値電圧分布Ｂの上限とＣの下限の間の電圧である。電圧ＡＶ、ＢＶ、ＣＶは、各閾値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。電圧ＡＶ、ＢＶ、ＣＶは、それぞれ閾値電圧分布Ａ、Ｂ、Ｃの下限値に設定される。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択メモリセルＭＣに対し印加され、その保持データにかかわらず非選択メモリセルＭＣを導通させる読み出しパス電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＡＲ＜ＡＶ＜ＢＲ＜ＢＶ＜ＣＲ＜ＣＶ＜Ｖｒｅａｄである。
ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、閾値電圧分布ＡとＣの中間の電圧値を有する。図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
メモリセルの微細化の結果、出荷直後の劣化の少ないメモリセルと、書き込み／消去動作が繰り返して行われて劣化したメモリセルとでは、動作特性が大きく変化する。具体的には、劣化したメモリセルＭＣは、劣化の少ないメモリセルＭＣに比べ、書き込み動作直後の閾値電圧分布幅が太くなり、データ保持の挙動が異なってくる。この場合、読み出し動作及び書き込みベリファイ動作において、メモリセルＭＣの劣化の前後で読み出し電圧（ＡＲ、ＢＲ、ＣＲ）と、書き込みベリファイ電圧（ＡＶ、ＢＶ、ＣＶ）とを同一の電圧に設定すると、誤動作の発生する可能性があることが今般、発明者の知見により判明した。
［比較例の不揮発性半導体記憶装置の動作］
以下、比較例を参照して、読み出し電圧（ＡＲ、ＢＲ、ＣＲ）と、書き込みベリファイ電圧（ＡＶ、ＢＶ、ＣＶ）とを同一の電圧に設定した場合の問題点について説明する。図４は、比較例の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。図４の上方は、メモリセルＭＣが劣化する前の状態を示しており、図４の下方は、メモリセルＭＣに書き込み／消去動作が繰り返して行われた結果、メモリセルＭＣが劣化した後の状態を示している。以下では、単に前者を「劣化前」、後者を「劣化後」のように称する。
図４において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作完了からある時間が経過した後の閾値電圧分布である。図４に示すように、書き込み動作からある時間が経過すると、メモリセルＭＣの浮遊ゲート電極から電荷が抜けて閾値電圧は低下する。
劣化前のメモリセルＭＣでは、ほとんどの電荷が浮遊ゲート電極にトラップされており、また、閾値電圧が高いほど浮遊ゲート電極にトラップされている電荷が多い。この場合、閾値電圧が高いほど時間経過後に放出される電荷が多くなるため、時間経過後の閾値電圧分布の変化は、閾値電圧分布Ｃが最も大きい。一方、閾値電圧分布Ａ、Ｂはあまり変化しない。図４上部では、閾値電圧分布Ａ、Ｂの変化がない場合を示している。
一方、劣化後のメモリセルＭＣでは、例えば劣化したトンネル絶縁膜中にトラップされる電荷が多くなる。このトンネル絶縁膜から書き込み動作完了後ある時間が経過した後に放出される電荷の量は、メモリセルＭＣの閾値電圧分布と関係なく略一定とみなすことができる。そのため、時間経過後の閾値電圧分布の変化はそれぞれの閾値電圧分布Ａ、Ｂ、Ｃで略等しい。ここで、メモリセルＭＣが劣化した後の閾値電圧分布Ａ、Ｂ、Ｃは、書き込み動作から時間が経過すると、互いに重なり合う部分が生じることもある。
読み出し電圧ＡＲ、ＢＲ、ＣＲを用いた読み出し動作では、劣化後のメモリセルＭＣからはデータを読み出せたとしても、読み出し電圧ＣＲは、劣化前の変化した閾値電圧分布Ｃを読み出すには値が大きく、誤読み出しが生じる可能性が大きい。このように、読み出し動作及び書き込みベリファイ動作において、メモリセルＭＣの劣化の前後で読み出し電圧ＡＲ、ＢＲ、ＣＲと、書き込みベリファイ電圧ＡＶ、ＢＶ、ＣＶとを同一の電圧に設定すると、誤動作が発生するおそれがある。
この問題を解決するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図５は、第１の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルＭＣには図３に示すような４値データが記憶されているものとして説明する。また、図５も、上方にメモリセルＭＣが劣化する前の状態を示しており、下方にメモリセルＭＣが劣化した後の状態を示している。そして、図５において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。
図５に示すように、第１の実施の形態の読み出し動作では、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｂと閾値電圧分布Ｃとの間の読み出し電圧を、読み出し電圧ＣＲ−（ＣＲ−＜ＣＲ）としている点において比較例と異なる。図５に示す例において、読み出し電圧ＣＲ−を除く、他の読み出し電圧（ＡＲ、ＢＲ、ＣＲ）及び書き込みベリファイ電圧（ＡＶ、ＢＶ、ＣＶ）は、図４に示す比較例と同様の値に設定されている。
その結果、劣化前の状態の読み出し電圧ＣＲ−と書き込みベリファイ電圧ＣＶとの差Ｘ３は、劣化後の読み出し電圧ＣＲと書き込みベリファイ電圧ＣＶとの差Ｙ３より大きくなるように設定されている（Ｙ３＜Ｘ３）。ここで、劣化前の状態の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶとの差Ｘ１は、劣化後の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶとの差Ｙ１と同一である（Ｘ１＝Ｙ１）。また、劣化前の状態の読み出し電圧ＢＲと書き込みベリファイ電圧ＢＶとの差Ｘ２は、劣化後の読み出し電圧ＢＲと書き込みベリファイ電圧ＢＶとの差Ｙ２と同一である（Ｘ２＝Ｙ２）。
なお、図５に示す例では、劣化前の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差は、劣化後の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差と同一である。
図５では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｘ１、Ｘ２、Ｘ３は、Ｘ１＝Ｘ２＜Ｘ３となるように示されている。しかし、このＸ１、Ｘ２、Ｘ３は、Ｘ１≦Ｘ２＜Ｘ３の関係を満たすよう設定されていればよい。また、図５では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｙ１、Ｙ２、Ｙ３は、Ｙ１＝Ｙ２＝Ｙ３となるように示されている。しかし、このＹ１、Ｙ２、Ｙ３は、Ｙ１≦Ｙ２≦Ｙ３の関係を満たすよう設定されていればよい。
［効果］
本実施の形態の動作では、劣化前の状態の読み出し電圧ＣＲ−と書き込みベリファイ電圧ＣＶとの差Ｘ３を、劣化後の読み出し電圧ＣＲと書き込みベリファイ電圧ＣＶとの差Ｙ３より大きくしている。そのため、メモリセルＭＣが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルＭＣの誤読み出しを減少させることができる。このようにメモリセルＭＣの劣化前後で読み出し電圧を変えることにより、メモリセルＭＣの状態に合わせた読み出し動作を行うことができる。その結果、メモリセルＭＣの劣化による誤読み出しを抑制することができる。
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図６を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
図６は、第２の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルＭＣには図３に示すような４値データが記憶されているものとして説明する。また、図６も、上方にメモリセルＭＣが劣化する前の状態を示しており、下方にメモリセルＭＣが劣化した後の状態を示している。そして、図６において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
第１の実施の形態では、劣化前と劣化後とのデータの読み出し動作時において、最も閾値電圧の大きい分布Ｃからデータを読み出す際の読み出し電圧（ＣＲ−、ＣＲ）を変更する例を説明した。
これに対し第２の実施の形態では、図６に示すように、劣化前のメモリセルＭＣに対する書き込みベリファイ動作において、閾値電圧分布Ａ、Ｂを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ−、ＢＶ−（ＡＶ−＜ＡＶ、ＢＶ−＜ＢＶ）としている。また、本実施の形態の読み出し動作では、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｂと閾値電圧分布Ｃとの間の読み出し電圧を、読み出し電圧ＣＲ−−（ＣＲ−−＜ＣＲ）としている。そして、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ａと閾値電圧分布Ｂとの間の読み出し電圧を、読み出し電圧ＢＲ−（ＢＲ−＜ＢＲ）としている。
その結果、劣化前の状態の読み出し電圧ＣＲ−−と書き込みベリファイ電圧ＣＶとの差Ｘ３’は、劣化後の読み出し電圧ＣＲと書き込みベリファイ電圧ＣＶとの差Ｙ３より大きくなるように設定されている（Ｙ３＜Ｘ３’）。本実施の形態では、劣化前の状態の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶ−との差Ｘ１’が、劣化後の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶとの差Ｙ１より小さくなるように設定されている（Ｘ１’＜Ｙ１）。また、劣化前の状態の読み出し電圧ＢＲ−と書き込みベリファイ電圧ＢＶ−との差Ｘ２’が、劣化後の読み出し電圧ＢＲと書き込みベリファイ電圧ＢＶとの差Ｙ２より小さくなるように設定されている（Ｘ２’＜Ｙ２）。
なお、図６に示す例では、劣化前の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差は、劣化後の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差と同一である。
図６では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｘ１’、Ｘ２’、Ｘ３’は、Ｘ１’＝Ｘ２’＜Ｘ３’となるように示されている。しかし、このＸ１’、Ｘ２’、Ｘ３’は、Ｘ１’≦Ｘ２’＜Ｘ３’の関係を満たすよう設定されていればよい。また、図６では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｙ１、Ｙ２、Ｙ３は、Ｙ１＝Ｙ２＝Ｙ３となるように示されている。しかし、このＹ１、Ｙ２、Ｙ３は、Ｙ１≦Ｙ２≦Ｙ３の関係を満たすよう設定されていればよい。
［効果］
本実施の形態の動作では、劣化前の状態の読み出し電圧ＣＲ−−と書き込みベリファイ電圧ＣＶとの差Ｘ３’を、劣化後の読み出し電圧ＣＲと書き込みベリファイ電圧ＣＶとの差Ｙ３より大きくしている。そのため、メモリセルＭＣが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルＭＣの誤読み出しを減少させることができる。本実施の形態では、時間経過によって閾値電圧が変動したメモリセルＭＣをより多く含むように読み出し電圧ＣＲ−−の値を設定している。そのため、第１の実施の形態よりも更に正確な読み出し動作を実行することが可能となる。
また、メモリセルＭＣが劣化する前の状態では、閾値電圧分布Ａ、Ｂに含まれるように書き込まれたメモリセルＭＣは時間経過に伴う閾値電圧分布の変動が少ない。そのため、閾値電圧分布Ａと、閾値電圧分布Ｂとの間隔を狭くするように書き込みベリファイ電圧を設定しても、読み出し動作に不具合が起こることがない。このようにメモリセルＭＣの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルＭＣの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルＭＣの劣化による誤読み出しを抑制することができる。
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図７及び図８を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
図７は、第３の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルＭＣには図３に示すような４値データが記憶されているものとして説明する。また、図７も、上方にメモリセルＭＣが劣化する前の状態を示しており、下方にメモリセルＭＣが劣化した後の状態を示している。そして、図７において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。
［第３の実施の形態に係る不揮発性半導体記憶装置の動作］
第１及び第２の実施の形態では、劣化前のメモリセルＭＣに対する読み出し電圧と書き込みベリファイ電圧を変更する例を説明した。
これに対し、図７に示す例では、劣化後のメモリセルＭＣに対する書き込みベリファイ動作において、閾値電圧分布Ａ、Ｂ、Ｃを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ＋、ＢＶ＋、ＣＶ＋（ＡＶ＜ＡＶ＋、ＢＶ＜ＢＶ＋、ＣＶ＜ＣＶ＋）としている。なお、劣化後のメモリセルＭＣの書き込みベリファイ電圧ＡＶ＋、ＢＶ＋、ＣＶ＋を増加させ、閾値電圧分布を正の方向に移動させることができる理由については後に述べる。
また、本実施の形態の読み出し動作では、劣化後のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ａと閾値電圧分布Ｂとの間の読み出し電圧を、読み出し電圧ＢＲ＋（ＢＲ＜ＢＲ＋）としている。そして、劣化前と劣化後とにおけるメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｂと閾値電圧分布Ｃとの間の読み出し電圧を、それぞれ読み出し電圧ＣＲ−、ＣＲ＋（ＣＲ−＜ＣＲ＋）としている。
本実施の形態でも、劣化前の状態の読み出し電圧ＣＲ−と書き込みベリファイ電圧ＣＶとの差Ｘ３は、劣化後の読み出し電圧ＣＲ＋と書き込みベリファイ電圧ＣＶ＋との差Ｙ３’より大きくなるように設定されている（Ｙ３’＜Ｘ３）。また、劣化前の状態の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶとの差Ｘ１が、劣化後の読み出し電圧ＡＲ＋と書き込みベリファイ電圧ＡＶ＋との差Ｙ１’より小さくなるように設定されている（Ｘ１＜Ｙ１’）。そして、劣化前の状態の読み出し電圧ＢＲと書き込みベリファイ電圧ＢＶとの差Ｘ２が、劣化後の読み出し電圧ＢＲ＋と書き込みベリファイ電圧ＢＶ＋との差Ｙ２’より小さくなるように設定されている（Ｘ２＜Ｙ２’）。
なお、図７に示す例では、劣化前の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差は、劣化後の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶ＋との差より大きい。
図７では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｘ１、Ｘ２、Ｘ３は、Ｘ１＝Ｘ２＜Ｘ３となるように示されている。しかし、このＸ１、Ｘ２、Ｘ３は、Ｘ１≦Ｘ２＜Ｘ３の関係を満たすよう設定されていればよい。また、図７では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｙ１’、Ｙ２’、Ｙ３’は、Ｙ１’＝Ｙ２’＝Ｙ３’となるように示されている。しかし、このＹ１’、Ｙ２’、Ｙ３’は、Ｙ１’≦Ｙ２’≦Ｙ３’の関係を満たすよう設定されていればよい。
以下に、劣化後のメモリセルＭＣの閾値電圧分布を正の方向に移動させることができる理由について、図８を参照して説明する。図８は、メモリセルＭＣが劣化する前の状態と、劣化後の状態とにおける中性閾値電圧の変化を説明する図である。ここで、中性閾値電圧とは、メモリセルＭＣに所定の動作（例えば消去動作）を実行した際に、メモリセルＭＣが保持することになる閾値電圧のことをいう。
メモリセルＭＣに書き込み／消去動作が繰り返して行われると、トンネル絶縁膜が劣化して電荷がトラップされやすくなる。そのため、劣化したメモリセルＭＣは閾値電圧が上昇しやすくなる（書き込まれやすくなる）。一方、劣化したメモリセルＭＣは、消去動作時にトンネル絶縁膜に電荷がトラップされるため、閾値電圧が下がりにくくなる。従って、劣化前と劣化後のメモリセルＭＣに対して同じ条件で所定の動作（例えば消去動作）を行ったとしても、保持することになる閾値電圧（中性閾値電圧）の値は、劣化後のメモリセルＭＣのほうが高くなる。そのため、図８に示すように劣化後のメモリセルＭＣの中性閾値電圧の分布は、劣化前のメモリセルＭＣの中性閾値電圧の分布よりも正の方向に移動することになる。
このように中性閾値電圧が変化した場合、この変化に合わせて劣化後のメモリセルＭＣに対する書き込みベリファイ電圧を増加させることができる。劣化前のメモリセルＭＣに対して高い電圧の閾値電圧分布を有するように設定すると、書き込み動作時に選択メモリセルＭＣに印加する書き込み電圧の値を高くする必要がある。これはメモリセルＭＣの劣化を早めることになるため好ましくない。しかし、劣化後のメモリセルＭＣは、動作の基準となる中性閾値電圧が増加しているため、選択メモリセルＭＣに印加する書き込み電圧の値を高くしなくとも、書き込み動作を確実に実行することができる。従って、図７に示すように、書き込みベリファイ電圧ＡＶ＋、ＢＶ＋、ＣＶ＋の値を、書き込みベリファイ電圧ＡＶ、ＢＶ、ＣＶの値よりも大きくすることが可能となる。
［効果］
本実施の形態の動作では、劣化前の状態の読み出し電圧ＣＲ−と書き込みベリファイ電圧ＣＶとの差Ｘ３を、劣化後の読み出し電圧ＣＲ＋と書き込みベリファイ電圧ＣＶ＋との差Ｙ３’より大きくしている。そのため、メモリセルＭＣが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルＭＣの誤読み出しを減少させることができる。
また、メモリセルＭＣが劣化した後の状態では、書き込みベリファイ電圧ＶＡ＋、ＶＢ＋、ＶＣ＋を用いて閾値電圧分布Ａ、Ｂ、Ｃを書き込む。この場合、メモリセルＭＣが劣化した後の状態において、閾値電圧分布Ａ、Ｂ、Ｃの間隔を広くすることができる。そのため、時間経過に伴い閾値電圧分布が変動したとしても、閾値電圧分布が重なり合う部分が生じることがない。その結果、読み出し電圧ＡＲ、ＢＲ＋、ＣＲ＋を用いて正確に読み出し動作を実行することができる。このようにメモリセルＭＣの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルＭＣの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルＭＣの劣化による誤読み出しを抑制することができる。
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図９を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
図９は、第４の実施の形態の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルＭＣには図３に示すような４値データが記憶されているものとして説明する。また、図９も、上方にメモリセルＭＣが劣化する前の状態を示しており、下方にメモリセルＭＣが劣化した後の状態を示している。そして、図９において、実線で示された閾値電圧分布は、書き込み動作完了直後の閾値電圧分布であり、破線で示された閾値電圧分布は、書き込み動作からある時間が経過した後の閾値電圧分布である。
［第４の実施の形態に係る不揮発性半導体記憶装置の動作］
図９に示すように、劣化前のメモリセルＭＣに対する書き込みベリファイ動作では、閾値電圧分布Ａ、Ｂを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ−、ＢＶ−としている。また、劣化後のメモリセルＭＣに対する書き込みベリファイ動作において、閾値電圧分布Ａ、Ｂ、Ｃを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ＋、ＢＶ＋、ＣＶ＋（ＡＶ−＜ＡＶ＋、ＢＶ−＜ＢＶ＋、ＣＶ＜ＣＶ＋）としている。
本実施の形態の読み出し動作では、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｂと閾値電圧分布Ｃとの間の読み出し電圧を、読み出し電圧ＣＲ−−としている。そして、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ａと閾値電圧分布Ｂとの間の読み出し電圧を、読み出し電圧ＢＲ−としている。また、本実施の形態の読み出し動作では、劣化後のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ａと閾値電圧分布Ｂとの間の読み出し電圧を、読み出し電圧ＢＲ＋（ＢＲ−＜ＢＲ＋）としている。そして、劣化後のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｂと閾値電圧分布Ｃとの間の読み出し電圧を、読み出し電圧ＣＲ＋（ＣＲ−−＜ＣＲ＋）としている。
本実施の形態でも、劣化前の状態の読み出し電圧ＣＲ−−と書き込みベリファイ電圧ＣＶとの差Ｘ３’は、劣化後の読み出し電圧ＣＲ＋と書き込みベリファイ電圧ＣＶ＋との差Ｙ３’より大きくなるように設定されている（Ｙ３’＜Ｘ３’）。また、劣化前の状態の読み出し電圧ＡＲと書き込みベリファイ電圧ＡＶ−との差Ｘ１’が、劣化後の読み出し電圧ＡＲ＋と書き込みベリファイ電圧ＡＶ＋との差Ｙ１’より小さくなるように設定されている（Ｘ１’＜Ｙ１’）。そして、劣化前の状態の読み出し電圧ＢＲ−と書き込みベリファイ電圧ＢＶ−との差Ｘ２’が、劣化後の読み出し電圧ＢＲ＋と書き込みベリファイ電圧ＢＶ＋との差Ｙ２’より小さくなるように設定されている（Ｘ２’＜Ｙ２’）。
なお、図９に示す例では、劣化前の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶとの差は、劣化後の状態の読み出し電圧の最小値ＡＲと書き込みベリファイ電圧の最大値ＣＶ＋との差より大きい。
図９では、劣化前の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｘ１’、Ｘ２’、Ｘ３’は、Ｘ１’＝Ｘ２’＜Ｘ３’となるように示されている。しかし、このＸ１’、Ｘ２’、Ｘ３’は、Ｘ１’≦Ｘ２’＜Ｘ３’の関係を満たすよう設定されていればよい。また、図９では、劣化後の状態において、読み出し電圧と書き込みベリファイ電圧との差Ｙ１’、Ｙ２’、Ｙ３’は、Ｙ１’＝Ｙ２’＝Ｙ３’となるように示されている。しかし、このＹ１’、Ｙ２’、Ｙ３’は、Ｙ１’≦Ｙ２’≦Ｙ３’の関係を満たすよう設定されていればよい。
［効果］
本実施の形態の動作では、劣化前の状態の読み出し電圧ＣＲ−−と書き込みベリファイ電圧ＣＶとの差Ｘ３’を、劣化後の読み出し電圧ＣＲ＋と書き込みベリファイ電圧ＣＶ＋との差Ｙ３’より大きくしている。そのため、メモリセルＭＣが劣化する前の状態で読み出し動作を行う際には、時間経過によって閾値電圧が変動したメモリセルＭＣの誤読み出しを減少させることができる。本実施の形態では、時間経過によって閾値電圧が変動したメモリセルＭＣをより多く含むように読み出し電圧ＣＲ−−の値を設定しているため、正確な読み出し動作を実行することが可能となる。
また、メモリセルＭＣが劣化した後の状態では、書き込みベリファイ電圧ＶＡ＋、ＶＢ＋、ＶＣ＋を用いて閾値電圧分布Ａ、Ｂ、Ｃを書き込む。この場合、メモリセルＭＣが劣化した後の状態でも、閾値電圧分布Ａ、Ｂ、Ｃの間隔を広くすることができる。そのため、時間経過に伴い閾値電圧分布が変動したとしても、閾値電圧分布が重なり合う部分が生じることがない。その結果、読み出し電圧ＡＲ、ＢＲ＋、ＣＲ＋を用いて正確に読み出し動作を実行することができる。このようにメモリセルＭＣの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルＭＣの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルＭＣの劣化による誤読み出しを抑制することができる。
以上、本発明の実施の形態に係る不揮発性半導体記憶装置を説明した。この不揮発性半導体記憶装置は、メモリセルＭＣが劣化する前の状態にある場合と劣化した後の状態にある場合とで、選択ワード線に印加する読み出し電圧及び書き込みベリファイ電圧を変化させている。このメモリセルＭＣの特性が劣化する前の状態にあるか、劣化した後の状態にあるかの判定は、制御回路７を用いて行うことができる。以下では、制御回路７によるメモリセルＭＣの劣化状態の判定動作の例について説明する。ここで、以下に説明する判定動作は、上述のいずれの実施の形態においても適用され得るものである。
［制御回路７による判定動作１］
図１０は、実施の形態に係る不揮発性半導体記憶装置の制御回路７の動作を説明するフローチャートである。図１０は、制御回路７が、不揮発性半導体記憶装置への書き込み／消去動作回数に基づいて判定動作を実行する場合を示している。
この場合、不揮発性半導体記憶装置に対して書き込み／消去動作が実行されるたびに、制御回路７内へと書き込み／消去動作が実行されたという情報が送られる。制御回路７は、この情報に基づき不揮発性半導体記憶装置への書き込み／消去動作が実行された回数を記憶する。制御回路７は、この不揮発性半導体記憶装置への書き込み／消去動作回数に基づいて、メモリセルＭＣの劣化状態を判定することができる。以下、図１０を参照して説明する。
制御回路７による判定動作が開始されると、制御回路７は内部の記憶領域から、不揮発性半導体記憶装置への書き込み／消去動作回数についての情報を取得する（ステップＳ１１）。制御回路７は、この不揮発性半導体記憶装置への書き込み／消去動作回数と、あらかじめ設定された判定値とを比較する（ステップＳ１２）。
メモリセルＭＣは、不揮発性半導体記憶装置の書き込み／消去動作を繰り返すたびに、トンネル絶縁膜が劣化する。制御回路７は、この不揮発性半導体記憶装置の書き込み／消去動作回数と判定値とに基づいて、メモリセルＭＣの劣化状態を判定する（ステップＳ１３）。
例えば、制御回路７は、不揮発性半導体記憶装置への書き込み／消去動作回数が所定値を超えている場合に、メモリセルＭＣは劣化した状態にあると判定する。一方、制御回路７は、不揮発性半導体記憶装置への書き込み／消去動作回数が所定値以下である場合に、メモリセルＭＣは劣化する前の状態にあると判定する。この制御回路７の判定結果に基づいて、上述の実施の形態の電圧印加動作を実行する。
［制御回路７による判定動作２］
図１１は、本実施の形態の不揮発性半導体記憶装置の制御回路７の動作を説明するフローチャートである。図１１は、制御回路７が、不揮発性半導体記憶装置への消去動作時の消去パルス電圧印加回数に基づいて判定動作を実行する場合を示している。
実施の形態に係る不揮発性半導体記憶装置の消去動作は、メモリセルＭＣの制御ゲート電圧を０Ｖとし、メモリセルＭＣが形成されているウェルに高電圧の消去パルス電圧を与える。これにより、浮遊ゲート電極からトンネル絶縁膜を通して半導体基板に電子を放出し、メモリセルＭＣのしきい値電圧を負の方向にシフトさせる。この消去パルス電圧の印加は、電圧値を増加させつつ複数回実行される。
ここで、メモリセルＭＣは、不揮発性半導体記憶装置の動作を繰り返すたびに、トンネル絶縁膜が劣化する。メモリセルＭＣは、トンネル絶縁膜が劣化するにつれ、浮遊ゲート電極から電子を放出する消去動作の速度が遅くなる。そのため、図１２に示すように、メモリセルＭＣに対する書き込み／消去動作が繰り返されるにつれ、消去動作に必要な消去パルス印加回数が増える。制御回路７は、この消去パルス電圧が何回印加されたかを記憶する。制御回路７は、この消去パルス電圧の印加回数に基づいて、メモリセルＭＣの劣化状態を判定することができる。以下、図１１を参照して説明する。
制御回路７による判定動作が開始されると、制御回路７は内部の記憶領域から、不揮発性半導体記憶装置への消去動作時に印加された消去パルス電圧の印加回数についての情報を取得する（ステップＳ２１）。制御回路７は、この不揮発性半導体記憶装置への消去パルス電圧印加回数と、あらかじめ設定された判定値とを比較する（ステップＳ２２）。
制御回路は、消去動作時の消去パルス電圧印加回数と判定値とに基づいて、メモリセルＭＣの状態を判定する（ステップＳ２３）。例えば、消去動作時の消去パルスの印加回数が所定値を超えている場合に、制御回路７は、メモリセルＭＣは劣化した状態にあると判定する。一方、消去動作時の消去パルスの印加回数が所定値以下である場合に、制御回路７は、メモリセルＭＣは劣化する前の状態にあると判定する。この制御回路７の判定結果に基づいて、上述の実施の形態の電圧印加動作を実行する。
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。以下、８値記憶方式の不揮発性半導体記憶装置に上述の第１の実施の形態を適用した例について図１３を参照して説明する。
［他の例に係る不揮発性半導体記憶装置の動作］
図１３は、他の例の読み出し動作時及び書き込みベリファイ動作時に選択ワード線に印加する電圧と、閾値電圧分布との関係を示している。本実施の形態において、メモリセルＭＣには８値データが記憶されているものとして説明する。この場合、閾値電圧分布は、データに対応した閾値電圧分布Ａ〜Ｇを形成することになる。なお、図１３では、消去状態の閾値電圧分布の図示は省略している。
図１３に示すように、本例の劣化前のメモリセルＭＣに対する書き込みベリファイ動作では、閾値電圧分布Ａ〜Ｇを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ〜ＧＶとしている。また、本例の読み出し動作では、劣化前のメモリセルＭＣに対する読み出し電圧のうち、閾値電圧分布Ｆと閾値電圧分布Ｇとの間の読み出し電圧を、読み出し電圧ＧＲ−としている。
また、図１３に示す例では、劣化後のメモリセルＭＣに対する書き込みベリファイ動作において、閾値電圧分布Ａ〜Ｇを書き込む際の書き込みベリファイ電圧を、それぞれ書き込みベリファイ電圧ＡＶ〜ＧＶとしている。また、本例の読み出し動作では、劣化後のメモリセルＭＣに対する読み出し電圧を、読み出し電圧ＡＲ〜ＧＲとしている。その結果、劣化前の状態の読み出し電圧ＣＲ−と書き込みベリファイ電圧ＣＶとの差Ｘ７は、劣化後の読み出し電圧ＣＲと書き込みベリファイ電圧ＣＶとの差Ｙ７より大きくなるように設定されている（Ｙ７＜Ｘ７）。
図１３では、劣化前の状態において、各読み出し電圧と書き込みベリファイ電圧との差Ｘ１〜Ｘ７は、Ｘ１＝Ｘ２＝Ｘ３＝Ｘ４＝Ｘ５＝Ｘ６＜Ｘ７となるように示されている。しかし、このＸ１〜Ｘ７は、Ｘ１≦Ｘ２≦Ｘ３≦Ｘ４≦Ｘ５≦Ｘ６＜Ｘ７の関係を満たすよう設定されていればよい。また、図１３では、劣化後の状態において、各読み出し電圧と書き込みベリファイ電圧との差Ｙ１〜Ｙ７は、Ｙ１＝Ｙ２＝Ｙ３＝Ｙ４＝Ｙ５＝Ｙ６＝Ｙ７となるように示されている。しかし、このＹ１〜Ｙ７は、Ｙ１≦Ｙ２≦Ｙ３≦Ｙ４≦Ｙ５≦Ｙ６≦Ｙ７の関係を満たすよう設定されていればよい。
また、実施形態を通じて、劣化前後の２通りの場合について説明したが、無論、２通りに限られるものではない。読み出し電圧及び書き込みベリファイ電圧の値は何度変えてもよい。図１０、図１１のステップＳ１２、Ｓ２２の判定値を複数設定することにより、３通り以上の読み出し電圧及び書き込みベリファイ電圧の値を設定することが可能である。このようにメモリセルＭＣの劣化前後で読み出し電圧及び書き込みベリファイ電圧を変えることにより、メモリセルＭＣの状態に合わせた読み出し動作及び書き込みベリファイ動作を行うことができる。その結果、メモリセルＭＣの劣化による誤読み出しを抑制することができる。
１・・・メモリセルアレイ、 ２・・・ビット線制御回路、 ３・・・カラムデコーダ、 ４・・・データ入出力バッファ、 ５・・・データ入出力端子、 ６・・・ワード線制御回路、 ７・・・制御回路、 ８・・・制御信号入力端子。

Claims (6)

  1. 複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、
    前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、
    前記メモリセルに接続されるワード線と、
    前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
    前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
    前記メモリセルのうちの１つを選択メモリセルとして選択し、前記選択メモリセルに接続された選択ワード線に対して２つの隣接する前記閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、前記選択メモリセルにデータを書き込む書き込み動作、及び前記選択ワード線に前記複数の閾値電圧分布の下限値であるベリファイ電圧を印加して前記選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路と
    を備え、
    前記制御回路は、第１の場合に、
    前記選択ワード線に印加する電圧を第１の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、
    前記選択ワード線に印加する電圧を第１の読み出し電圧に設定して、前記読み出し動作を行い、
    前記制御回路は、前記第１の場合よりも前記メモリセルの劣化が進んだ第２の場合に、
    前記選択ワード線に印加する電圧を第２の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、
    前記選択ワード線に印加する電圧を第２の読み出し電圧に設定して、前記読み出し動作を行い、
    前記制御回路は、前記第１の書き込みベリファイ電圧の最大値と前記第１の読み出し電圧の最大値との差を、前記第２の書き込みベリファイ電圧の最大値と前記第２の読み出し電圧の最大値との差よりも大きい値に設定し、
    前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との組み合わせは、前記複数の閾値電圧分布に対応する複数の組み合わせが形成され、
    前記複数の閾値電圧分布のうち最も閾値電圧の大きな前記閾値電圧分布に対応する前記組み合わせにおける前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との差は、その他の前記閾値電圧分布に対応する前記組み合わせにおける前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との差よりも大きく、
    前記制御回路は、１つの前記閾値電圧分布に対応する前記第１の書き込みベリファイ電圧と前記第２の書き込みベリファイ電圧とを異なる値に設定し、
    前記制御回路は、１つの前記閾値電圧分布に対応する前記第１の読み出し電圧と前記第２の読み出し電圧を異なる値に設定し、
    前記制御回路は、前記第１の書き込みベリファイ電圧の最大値と前記第１の読み出し電圧の最小値との差よりも、前記第２の書き込みベリファイ電圧の最大値と前記第２の読み出し電圧の最小値との差を大きい値に設定する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 複数の閾値電圧分布のいずれかに含まれる閾値電圧を保持可能に構成された複数のメモリセルと、
    前記メモリセルが直列接続されたメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットが配列されるメモリセルアレイと、
    前記メモリセルに接続されるワード線と、
    前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
    前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
    前記メモリセルのうちの１つを選択メモリセルとして選択し、前記選択メモリセルに接続された選択ワード線に対して２つの隣接する前記閾値電圧分布の上限値及び下限値の間の電圧である読み出し電圧を印加してデータを読み出す読み出し動作、前記選択メモリセルにデータを書き込む書き込み動作、及び前記選択ワード線に前記複数の閾値電圧分布の下限値であるベリファイ電圧を印加して前記選択メモリセルに所定のデータが書き込まれたか否かを確認する書き込みベリファイ動作を制御する制御回路と
    を備え、
    前記制御回路は、第１の場合に、
    前記選択ワード線に印加する電圧を第１の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、
    前記選択ワード線に印加する電圧を第１の読み出し電圧に設定して、前記読み出し動作を行い、
    前記制御回路は、前記第１の場合よりも前記メモリセルの劣化が進んだ第２の場合に、
    前記選択ワード線に印加する電圧を第２の書き込みベリファイ電圧に設定して、前記書き込みベリファイ動作を行うとともに、
    前記選択ワード線に印加する電圧を第２の読み出し電圧に設定して、前記読み出し動作を行い、
    前記制御回路は、前記第１の書き込みベリファイ電圧の最大値と前記第１の読み出し電圧の最大値との差を、前記第２の書き込みベリファイ電圧の最大値と前記第２の読み出し電圧の最大値との差よりも大きい値に設定する
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との組み合わせは、前記複数の閾値電圧分布に対応する複数の組み合わせが形成され、
    前記複数の閾値電圧分布のうち最も閾値電圧の大きな前記閾値電圧分布に対応する前記組み合わせにおける前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との差は、その他の前記閾値電圧分布に対応する前記組み合わせにおける前記第１の書き込みベリファイ電圧と前記第１の読み出し電圧との差よりも大きい
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記制御回路は、１つの前記閾値電圧分布に対応する前記第１の書き込みベリファイ電圧と前記第２の書き込みベリファイ電圧とを異なる値に設定する
    ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
  5. 前記制御回路は、１つの前記閾値電圧分布に対応する前記第１の読み出し電圧と前記第２の読み出し電圧を異なる値に設定する
    ことを特徴とする請求項２乃至４のいずれか記載の不揮発性半導体記憶装置。
  6. 前記制御回路は、前記第１の書き込みベリファイ電圧の最大値と前記第１の読み出し電圧の最小値との差よりも、前記第２の書き込みベリファイ電圧の最大値と前記第２の読み出し電圧の最小値との差を大きい値に設定する
    ことを特徴とする請求項２乃至５のいずれか記載の不揮発性半導体記憶装置。
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