JP5814961B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
[全体構成]
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルMCがマトリクス状に配置されると共に、これらメモリセルMCに接続される互いに直交配置されたビット線BL及びワード線WLを備えたメモリセルアレイ1を有する。このメモリセルアレイ1の周囲には、ビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2と、ワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しのための電圧を印加するロウ制御回路3とが設けられている。
図2は、メモリセルアレイ1がNAND型である場合の構成を示す回路図である。図2に示すように、メモリセルアレイ1は、電気的書き換え可能なM個の不揮発性メモリセルMC_0−MC_M−1がソース及びドレインを共有して直列接続されたNANDストリングの両端に選択ゲートトランジスタS1,S2をそれぞれ接続してなるNANDセルユニットNUを配列して構成される。なお、ここでMは、例えば8,16,32,33,34,64,66,68,88などである。
図3は、メモリセルMC_0〜MC_M−1及び選択ゲートトランジスタS1、S2の断面構造を模式的に示している。図3に示すように、基板に形成されたp型ウェル11にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層12が形成されている。またウェル11の上にはトンネル絶縁膜13を介して電荷蓄積層として機能する浮遊ゲート(FG)14が形成され、この浮遊ゲート14の上にはゲート間絶縁膜15を介して制御ゲート(CG)16が形成されている。制御ゲート16は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル11の上にゲート絶縁膜13を介して選択ゲート17を有している。ゲート17は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形でNAND接続されている。
次に、本実施形態に係る書き込み動作について説明する。図4は、本実施形態に係る書き込み動作の一例を示すフローチャートである。
次に、本実施形態に係る不揮発性半導体記憶装置のより詳細な書き込みベリファイ動作についての説明に先立ち、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する。図5は、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。図7は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図8(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図8(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。図7に示す通り、本実施形態においては、書き込みベリファイ動作中に、判定対象であるデータに応じて、制御ゲート電圧VCGだけでなくビット線電圧VBLも変化させる。より具体的には、選択ワード線WLに、制御ゲート電圧VCGとしてVVA、VVB、VVCと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧VBLもVABL1,VBBL1,VCBL1と順次増加させていく。ビット線電圧VBLを増加させると、メモリセルMCの飽和電流も増加するので、図8(a)に実線で示す通り、書き込みデータによらずに、飽和電流を一定の目標値に近づけることができる。また、しきい値レベルが高いところでのSファクタも改善されるので、オン/オフ比のばらつきも抑制される。これにより、図8(b)に示す通り、高いしきい値分布ほど、その上裾の広がりを抑制することができる。更には、ビット線電圧VABL1,VBBL1及びVCBL1の調整によって、書き込み不完全のメモリセルMCのセル電流を増加させることができるので、図8(b)に示す通り、しきい値分布の下裾の広がりを抑制することができる。
次に、第2実施形態に係る不揮発性半導体記憶装置の動作について説明する。図9は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図10(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図10(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。第1実施形態においては、選択ワード線WLに、制御ゲート電圧VCGとしてVVA、VVB、VVCと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧VBLもVABL1,VBBL1,VCBL1と順次増加させていくようにしていた。これに対し、本実施形態では、図9に示すように、選択ワード線WLに、制御ゲート電圧VCGとしてVVA、VVB、VVCと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧VBLをVABL2,VBBL2,VCBL2と順次減少させていく。
次に、第3実施形態に係る不揮発性半導体記憶装置の動作について説明する。図11は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図12(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図12(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。第1実施形態及び第2実施形態においては、データA,B,Cの全てについて、それぞれ異なるビット線電圧VABL1,2,VBBL1,2及びVCBL1,2を設定していたが、必ずしも異なるしきい値を有するデータのベリファイに異なる大きさのビット線電圧をそれぞれ対応づけて用いる必要は無い。例えば、しきい値分布のばらつきを最も低減させたいデータのみについて異なるビット線電圧を用いる事が可能である。本実施形態においては、図11に示す通り、データA及びBのベリファイには共通のビット線電圧VABL3を用いており、データCのベリファイにはビット線電圧VABL3よりも高いビット線電圧VBBL3を用いている。データCが記憶されるメモリセルMCにおいては上記しきい値電流IThと飽和電流との差の問題及び容量結合の問題が最も生じやすいと考えられるため、本実施形態に係る方法によれば、図12(a)に示す通り、データCについての飽和電流のみを是正することにより、図12(b)に示す通り、充分にしきい値電圧のばらつきを低減できる場合もある。また、本実施形態においては、第1実施形態及び第2実施形態と比較してセル電流Icellを抑えることが可能であるため、メモリセルMCに係るストレスを低減し、メモリセルMCの寿命を延ばすことが可能である。更に、第1実施形態及び第2実施形態と比較して使用するビット線電圧の種類を減らすことが可能であるため、電圧生成回路10やカラム制御回路2等、制御回路の構成を単純化することも可能である。
次に、第4実施形態に係る不揮発性半導体記憶装置の動作について説明する。図13は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図14(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図14(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。第1〜第3実施形態においては、書き込みベリファイ動作中のビット線電圧を、ベリファイの対象であるデータA,B,Cにおいて調整し、しきい値分布のばらつきを低減させていたが、ソース、ドレイン間の電位差の調整による読み出しデータの是正は、データの読み出し動作においても適用可能である。これによって誤読み出しが低減され、その結果、読み出されるしきい値電圧のばらつきが低減される事となる。
次に、第5実施形態に係る不揮発性半導体記憶装置の動作について説明する。図15は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図16(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図16(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。本実施形態においては、図15に示す通り、読み出し電圧が小さいほど、ビット線電圧を増加させる。即ち、選択ワード線WLに、制御ゲート電圧VCGとして読み出し電圧VRB,VRA,VRC(但し、VRA<VRB<VRC)を順次印加するのに対応させて、ビット線電圧VBBL5,VABL5,VCBL5(但し、VABL5>VBBL5>VCBL5)と順次変化させていく。この場合、図16(a)に示す通り、各データ間における飽和電流の差はむしろ広がることとなるが、例えばデータA,Bについてのしきい値分布を低減させたい様な場合には、図16(b)に示す通り、メモリセルMCの誤読み出しは低減される。また、本実施形態においては、下位ページについての読み出しであるデータBの読み出しを行い、その後、上位ページについての読み出しであるデータA及びCの読み出しを行うが、データAについての読み出し動作時にビット線BLの電圧を高くしている為、データCの読み出し動作時にビット線BLを充電する時間が短縮され、読み出し動作の高速化及び消費電力の低減にもつながる。
次に、第6実施形態に係る不揮発性半導体記憶装置の動作について説明する。図17は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧VCG及びビット線電圧VBLを示す電圧波形図である。また、図18(a)は、データA,B及びCを記憶したメモリセルMCの、制御ゲート電圧VCGとセル電流Icellとの関係を表すグラフであり、図18(b)は、データA,B及びCを記憶したメモリセルMCのしきい値分布を示すヒストグラムである。本実施形態においては、図17に示す通り、誤読み出しを最も低減させたいデータ、例えばデータCの読み出し動作についてのみ異なるビット線電圧VBBL6を用いており、データA及びBの読み出し動作には共通のビット線電圧VABL6を用いる。これにより、図18(a)に示す通り、データCについての飽和電流のみを是正することで、図18(b)に示す通り、第4実施形態とほぼ同程度にしきい値電圧のばらつきを低減できる場合もある。また、本実施形態に係る構成によれば、第4実施形態及び第5実施形態と比較してメモリセルMCの寿命を延ばすことが可能であり、更に電圧生成回路10やカラム制御回路2等、制御回路の構成を単純化することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (2)
- 制御ゲート及び電荷蓄積層を有し、しきい値がn(nは3以上の整数)通りのしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、前記メモリセルがビット線とソース線の間に接続され、前記メモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、
書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、前記選択メモリセルのしきい値が前記n通りのしきい値分布のいずれに属するかを判定するためのn−1通りの制御ゲート電圧を前記ワード線に印加すると共に、前記選択メモリセルが接続された前記ビット線と前記ソース線の間の電圧を、n−1通りの電圧と対応づけて前記制御ゲート電圧が大きいほど大きく設定する制御回路と
を有することを特徴する不揮発性半導体記憶装置。 - 制御ゲート及び電荷蓄積層を有し、しきい値がn(nは3以上の整数)通りのしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、前記メモリセルがビット線とソース線の間に接続され、前記メモリセルの制御ゲートがワード線に接続されたメモリセルアレイと、
書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、前記選択メモリセルのしきい値が前記n通りのしきい値分布のいずれに属するかを判定するためのn−1通りの制御ゲート電圧を前記ワード線に印加すると共に、前記選択メモリセルが接続された前記ビット線と前記ソース線の間の電圧を、前記制御ゲート電圧に応じて2〜n−1通りの電圧のうちの1つに、前記制御ゲート電圧が大きいほど大きく設定する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013036022A JP5814961B2 (ja) | 2013-02-26 | 2013-02-26 | 不揮発性半導体記憶装置 |
US14/017,641 US9153326B2 (en) | 2013-02-26 | 2013-09-04 | Nonvolatile semiconductor memory device and method of controlling same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013036022A JP5814961B2 (ja) | 2013-02-26 | 2013-02-26 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014164786A JP2014164786A (ja) | 2014-09-08 |
JP5814961B2 true JP5814961B2 (ja) | 2015-11-17 |
Family
ID=51387977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013036022A Active JP5814961B2 (ja) | 2013-02-26 | 2013-02-26 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9153326B2 (ja) |
JP (1) | JP5814961B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6444803B2 (ja) * | 2015-05-01 | 2018-12-26 | ラピスセミコンダクタ株式会社 | 書込電圧生成回路及びメモリ装置 |
US11688474B2 (en) * | 2021-04-19 | 2023-06-27 | Micron Technology, Inc. | Dual verify for quick charge loss reduction in memory cells |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001067884A (ja) | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
US7372730B2 (en) * | 2004-01-26 | 2008-05-13 | Sandisk Corporation | Method of reading NAND memory to compensate for coupling between storage elements |
JP2007141447A (ja) | 2007-01-29 | 2007-06-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2010009733A (ja) * | 2008-06-30 | 2010-01-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7876611B2 (en) * | 2008-08-08 | 2011-01-25 | Sandisk Corporation | Compensating for coupling during read operations in non-volatile storage |
JP2012014816A (ja) | 2010-07-05 | 2012-01-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012084207A (ja) | 2010-10-13 | 2012-04-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2013
- 2013-02-26 JP JP2013036022A patent/JP5814961B2/ja active Active
- 2013-09-04 US US14/017,641 patent/US9153326B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9153326B2 (en) | 2015-10-06 |
US20140241058A1 (en) | 2014-08-28 |
JP2014164786A (ja) | 2014-09-08 |
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JP2013145623A (ja) | 不揮発性半導体記憶装置 | |
JP5787921B2 (ja) | 不揮発性半導体記憶装置 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150612 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150804 |
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R151 | Written notification of patent or utility model registration |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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