JP2012014816A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの閾値電圧分布を狭くした不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】不揮発性半導体記憶装置のデータ書き込み部は、書き込みループとして、プログラム動作、及び第１のベリファイ動作を順次実行する第１の動作モードと、プログラム動作、第１及び第２のベリファイ動作を順次実行する第２の動作モードとを有し、第１のベリファイ動作では、第１のメモリセルに接続されたビット線及び第１のメモリセルに隣接する第２のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証し、引き続き、第２のベリファイ動作において、第２のメモリセルの書き込みが完了している場合に、第２のメモリセルに接続されたビット線をプリチャージすることなく、第１のメモリセルに接続されたビット線をプリチャージした上で、第１のメモリセルのデータを検証する。
【選択図】図４

Description

実施形態は、不揮発性半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤストリングを構成する。ＮＡＮＤストリングの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤストリングの構成により、ＮＯＲ型フラッシュメモリに比べて単位セル面積が小さく且つ大容量記憶が可能になる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲートに電子を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲートの電子を放出させた閾値電圧の低い状態をデータ“１”として、２値データの記憶を行う。書き込まれる閾値電圧分布をさらに細分化して、４値、８値等の多値記憶を行うこともできる。

このようなＮＡＮＤ型フラッシュメモリへのデータ書き込みは、通常、電荷蓄積層に電荷を蓄積しデータを記録するプログラム動作と、このプログラム動作によって所望のデータが記録されたかを確認するベリファイ動作からなる。

しかし、近年におけるＮＡＮＤ型フラッシュメモリの微細化に伴い、隣接メモリセル間のカップリングノイズの影響によって、正常なベリファイや、緻密なプログラムが困難となり、メモリセルの閾値電圧分布が広がる傾向にある。これらは、電荷蓄積層がＭＯＮＯＳ膜などの絶縁膜で構成されるチャージトラップ型の不揮発性メモリに関しても同様である。

特開２００９−５２２７０３号

実施形態は、メモリセルの閾値電圧分布を狭くした不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のＮＡＮＤストリングを有するメモリセルアレイと、一の前記ワード線に接続された複数の前記メモリセルからなるページ単位でデータを書き込む書き込みループを繰り返し実行するデータ書き込み部とを備え、前記データ書き込み部は、前記書き込みループとして、前記メモリセルにデータを記録するプログラム動作、及び前記メモリセルにデータが記録されたことを検証する第１のベリファイ動作を順次実行する第１の動作モードと、前記プログラム動作、前記第１のベリファイ動作、及び前記メモリセルにデータが記録されたことを検証する第２のベリファイ動作を順次実行する第２の動作モードとを有し、前記第１のベリファイ動作において、前記メモリセルのうち所定の第１のメモリセルに接続されたビット線及び前記第１のメモリセルと同一のページに属し且つ前記第１のメモリセルに隣接する第２のメモリセルに接続されたビット線をプリチャージした上で、前記第１のメモリセルに接続されたビット線に流れる電流を検知して前記第１のメモリセルのデータを検証し、引き続き、前記第２のベリファイ動作において、前記第２のメモリセルの書き込みが完了している場合に、前記第２のメモリセルに接続されたビット線をプリチャージすることなく、前記第１のメモリセルに接続されたビット線をプリチャージした上で、前記第１のメモリセルに接続されたビット線に流れる電流を検知して前記第１のメモリセルのデータを検証することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。 本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図である。 本実施形態に係る不揮発性半導体記憶装置における、１セル当たり２ビットを記憶する場合の書き込み時のメモリセルの閾値電圧分布の変化を示す図である。 本実施形態に係る不揮発半導体記憶装置の書き込み動作時のメモリセルの電圧印加関係を示す図である。 本実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第２の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 本実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第３の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第４の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第５の実施形態に係る不揮発性半導体記憶装置の書き込み速度調整機能の概要を示すフローチャートである。 本実施形態に係る不揮発性半導体記憶装置における、選択ワード線電圧及びメモリセルの閾値電圧と選択ビット線電圧との関係を示す図である。 本実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第６の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第７の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 第８の実施形態に係る不揮発性半導体記憶装置において、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。 その他の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループとの関係を示す図である。 その他の実施形態に係る不揮発性半導体記憶装置における、書き込みが完了するメモリセル数と書き込みループとの関係を示す図である。 参考例に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルの電圧印加関係を示す図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施形態］
＜全体構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。

図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。

このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０、このＮＡＮＤチップ１０を制御するコントローラ１１及び書き込み動作に必要な各種情報を記憶するＲＯＭヒューズ１２を備えて構成されている。

ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後述するように、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び電圧発生回路８は、メモリセルアレイ１に対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み部を構成する。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路を備えて、メモリセルアレイ１のページ単位の読み出し及び書き込みを行う。

ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込みや読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。

ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。

コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する読み出し制御の一部をＮＡＮＤチップ１０側で行うようにしても良いことは言うまでもない。

＜メモリセルアレイ＞
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１について説明する。

図２は、メモリセルアレイ１の回路図である。図２の場合、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３とその両端に接続された選択ゲートトランジスタＳ１、Ｓ２により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ−１）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続される。

１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページになる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｍ−１を配列して、セルアレイ１が構成されている。ワード線ＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路Ｓ／Ａに接続されている。

ここで、このようなＮＡＮＤ型フラッシュメモリのアクセス単位である「ページ」について説明する。以下の説明において、「ページ」とは、異なる２つの意味を有するので注意を要する。

第１は、１つのワード線に沿う一括したデータアクセス単位としての「ページ」であり、本実施形態の場合、ワード線につながる全メモリセルを一括アクセスするＡＢＬ方式を採用している。

第２は、１つのメモリセルに複数ビットを記憶する場合の記憶データの階層を示す「ページ」で、この場合、Ｌ（Ｌｏｗｅｒ）ページ、Ｍ（Ｍｉｄｄｌｅ）ページ、Ｕ（Ｕｐｐｅｒ）ページ等と呼ぶ。

＜書き込み動作＞
次に、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。

図３は、１セル当たり２ビットを記憶する場合の書き込み動作時のメモリセルの閾値電圧分布の変化を示す図である。

始めに、ステップＳ１０１において、ブロック全体に対して一括にデータの消去を実行する。これによって、ブロック内の全てのメモリセルＭＣの閾値電圧は、最も低いＥＲレベルになる。

続いて、ステップＳ１０２において、Ｌページ書き込みを書き込みデータの下位ビットに基づいて実行する。下位ビットが“１”の場合、メモリセルの閾値電圧はＥＲレベルに維持される。下位ビットが“０”の場合、メモリセルの閾値電圧はＥＲレベルからＡレベルとＢレベルとの中間レベルであり電圧Ｖｌｍよりも高いＬＭレベルに遷移する。

最後に、ステップＳ１０３において、Ｕページ書き込みを書き込みデータの上位ビットに基づいて実行する。もし、メモリセルの閾値電圧がＥＲレベルならば、上位データが“１”の場合、メモリセルの閾値電圧はＥＲレベルのまま維持する。逆に、上位ビットが“０”の場合、メモリセルの閾値電圧は電圧Ｖａ（Ｖａ＜Ｖｌｍ）よりも高いＡレベルに遷移する。一方、メモリセルの閾値電圧がＬＭレベルならば、上位ビットが“０”の場合、メモリセルの閾値電圧は電圧Ｖｂ（Ｖａ＜Ｖｂ）よりも高いＢレベルに遷移する。逆に、上位ビットが“１”の場合、メモリセルの閾値電圧は電圧Ｖｃ（Ｖｂ＜Ｖｃ）よりも高いＣレベルまで遷移する。

以上のように、メモリセルに対する２ビットデータの書き込みは、Ｌページ書き込み及びＵページ書き込みの２つの書き込みステップによって実現される。各書き込みステップでは、メモリセルにデータを記録するプログラム動作と、メモリセルにデータが記録されたことを確認するベリファイ動作とからなる複数の書き込みループを繰り返し実行する。

次に、本実施形態の書き込みループについて説明するが、その理解を助けるために、参考例を示し、その問題点について説明する。以下において、データを書き込むページ内の所定のメモリセルを「着目セル」、この着目セルと同一ページに属し且つ着目セルに隣接するメモリセルを「隣接セル」と呼ぶ。

図１８は、参考例に係る半導体記憶装置における書き込み動作時のメモリセルの電圧印加関係について説明した図である。この図１８は、メモリセルのワード線ＷＬ方向の断面図になっている。また、データの書き込みは、所定のｋ−１回目の書き込みループまで進んでおり、着目セル（図１８に示す“Ｖｉｃｔｉｍ”）、隣接セル（図１８に示す“Ａｇｇｒｅｓｓ”）共に、まだデータは書き込まれていないものとする。

先ず、図１８に示すフローを簡単に説明する。

始めに、ステップＳ００１では、ｋ回目の書き込みループのプログラム動作が実行される。これによって、２つの隣接セルはデータの書き込みが完了したものとする。一方、着目セルはデータの書き込みが未完了ながら完了間近になったものとする。

続いて、ステップＳ００２では、ｋ回目の書き込みループのベリファイ動作が実行される。このベリファイ動作は、予めビット線ＢＬをプリチャージした上で実行される。これによって、データの書き込みが完了している２つの隣接セルはベリファイパスする。一方、データの書き込みが完了していない着目セルはベリファイパスしない。

続いて、ステップＳ００３では、ｋ＋１回目の書き込みループのプログラム動作が実行される。ここでは、ステップＳ００２でベリファイパスした２つの隣接セルに対するプログラムは禁止される。

続いて、ステップＳ００４では、ｋ＋１回目の書き込みループのベリファイ動作が実行される。ここでは、ステップＳ００２で既にベリファイパスしている２つの隣接セルに接続されたビット線ＢＬにはベリファイ動作による消費電流削減のためプリチャージされない（以下において、この動作を「プリチャージセレクト」と呼ぶ）。

以上の書き込み動作によれば、以下のような２つの問題が生じ得る。
第１の問題として、書込み動作時における着目セルの浮遊ゲートと隣接セルのチャネル領域とのカップリングノイズによる書き込み加速が挙げられる。

この書き込み加速が特に顕著になるのは、同一の書き込みループにおいて、着目セルが書き込み完了間近であり、且つ、その両側又は片側の隣接セルが書き込み完了した場合である。

図１８のステップＳ００１とステップＳ００３とを比較すると、ステップＳ００１の場合、着目セルのチャネル電圧Ｖｃｈｖと隣接セルのチャネル電位Ｖｃｈａ、Ｖｃｈａ´とは例えば０Ｖ程度の低い電圧になっている。一方、ステップＳ００３の場合、隣接セルはプログラム禁止の状態になっているため、チャネル電圧Ｖｃｈａ、Ｖｃｈａ´は例えば８Ｖ程度の高い電圧になっており、着目セルのチャネル電圧Ｖｃｈｖは例えば０Ｖの低い電圧になっている。このように、ステップＳ００３の場合、ステップＳ００１の場合よりも隣接セルのチャネル電圧Ｖｃｈａ、Ｖｃｈａ´が高くなる。

近年、ＮＡＮＤ型フラッシュメモリは大容量化を低コストで実現するために微細化が進んでいるが、微細化する際に、ワード線の幅、隣接ワード線間のスペース、ビット線の幅、隣接ビット線間のスペースは、それぞれ縮小される。しかし、メモリセル特性の信頼性を維持するには、ゲート絶縁膜の膜厚の薄膜化が非常に困難であり、浮遊ゲートからみた総容量に対して、ゲート容量(浮遊ゲート及びチャネル領域との容量)の占める割合が非常に小さくなってきている。そのため、浮遊状態にある浮遊ゲートの電圧は、隣接セルの各ノードの電圧変動が生じると、その影響で大きく変動してしまう傾向にある。

ステップＳ００３の場合、隣接セルのチャネル電圧Ｖｃｈａ、Ｖｃｈａ´がステップＳ００１の場合と比較して高くなることで、着目セルの浮遊ゲートＦＧの電圧がプログラム動作時に高くなり、着目セルの書き込みが加速される。その結果、着目セルの閾値電圧が想定以上に上昇してしまい、着目セルの閾値電圧分布が広くなってしまう。

第２の問題として、ベリファイ動作における着目セルの浮遊ゲートと隣接セルのチャネル領域とのカップリングノイズによるセル間干渉が挙げられる。

このセル間干渉が特に顕著になるのは、同一の書き込みループにおいて、着目セルが書き込み完了間近であり、且つ、その両側又は片側の隣接セルが書き込み完了した場合である。

図１８のステップＳ００２とステップＳ００４とを比較すると、ステップＳ００２の場合、着目セルはステップＳ００１で書込み完了しているためベリファイ動作ではほとんど電流を流さない。したがって、隣接セルのドレイン電圧及びチャネル電圧Ｖｃｈａ、Ｖｃｈａ´は、ビット線ＢＬのプリチャージ電圧に近い高い電圧になる。一方、着目セルはまだ書き込みが完了していないため、着目セルのドレイン電圧及びチャネル電圧Ｖｃｈｖはセルソース及びＰウエルの電圧Ｖｓｒｃに近い低い電圧になる。

ステップＳ００４の場合、ステップＳ００３において、隣接セルが書き込み完了しているため、プリチャージセレクトによって、隣接セルのビット線ＢＬには、セルソース及びＰウエルの電圧Ｖｓｒｃが印加され、隣接セルのドレイン電圧及びチャネル電圧Ｖｃｈａ、Ｖｃｈａ´は、電圧Ｖｓｒｃに近い低い電圧になる。一方、着目セルはまだ書き込みが完了していないため、着目セルのドレイン電圧及びチャネル電圧Ｖｃｈｖは、ステップＳ００１と同様にセルソース及びＰウエルの電圧Ｖｓｒｃに近い低い電圧になる。その結果、ステップＳ００４の隣接セルの少なくともドレイン電圧（隣接セルの閾値電圧によってはチャネル電圧Ｖｃｈａ、Ｖｃｈａ´も含む）は、ステップＳ００２と比較して低くなり、隣接セルのドレインと着目セルの浮遊ゲートとのカップリングノイズで、着目セルの浮遊ゲートの電圧が低くなる。その結果、着目セルの閾値電圧は実質的に高くなり、書き込みが進んだように見えてしまう。

以上説明した第１の問題によって、プログラム動作時の着目セルは隣接セルからセル間干渉を受ける。更に、プリチャージセレクトを行っている場合には第２の問題によって、ベリファイ動作時の着目セルが隣接セルからセル間干渉を受けて閾値電圧が高く見えてしまう。その結果、メモリセルの閾値電圧分布は広くなってしまう。

そこで、本実施形態では、一部の書き込みループにおいて、２回のベリファイ動作を実行する。その時のメモリセルの電圧印加関係について説明したのが図４となる。

図４に示す書き込みループは、図１８のステップＳ００１、Ｓ００２、Ｓ００３に相当するステップＳ１５１、Ｓ１５２、Ｓ１５３の３つのステップからなる。

つまり、ステップＳ１５１に示すプログラム動作では、ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加されると共に、着目セルのチャネル電圧Ｖｃｈｖ及び隣接セルのチャネル電圧Ｖｃｈａ、Ｖｃｈａ´として、例えば、０Ｖの低い電圧が印加される。なお、第５の実施形態において説明する書き込み速度調整機能を使用する場合、着目セルのチャネル電圧Ｖｃｈｖが１Ｖ程度になる場合もある。

続いて、ステップＳ１５２に示す１回目のベリファイ動作（第１のベリファイ動作）では、ワード線ＷＬにベリファイ電圧が印加される。この場合、データが書き込まれている隣接セルはほとんど電流を流さないため、隣接セルのチャネル電圧Ｖｃｈａ、Ｖｃｈａ´は、ビット線ＢＬのプリチャージ電圧に近い高い電圧になる。一方、データの書き込みが完了間近の着目セルのドレイン電圧及びチャネル電圧Ｖｃｈｖは、セルソース及びＰウエルの電圧Ｖｓｒｃに近い低い電圧になる。なお、電圧Ｖｓｒｃは、０Ｖである場合や１Ｖである場合等、動作方式によって異なる。

最後に、ステップＳ１５３に示す２回目のベリファイ動作（第２のベリファイ動作）では、隣接セルに対しプリチャージセレクトした上で着目セルをベリファイする。その結果、隣接セルのドレイン電圧及びチャネル電圧Ｖｃｈａ、Ｖｃｈａ´は低くなるため、着目セルの閾値電圧が１回目のベリファイ動作よりも高く見える。

このような書き込みループによって、着目セルが書き込み完了間近の場合、１回目のベリファイ動作でベリファイパスしなかった場合でも、２回目のベリファイ動作でベリファイパスすることができる。その結果、以降の書き込みループのプログラム動作時に、着目セルに対するプログラムを禁止できる。そのため、前述の第１の問題である着目セルの書き込み加速を回避でき、着目セルの閾値電圧分布を狭くすることができる。

但し、全ての書き込みループで２回のベリファイ動作を実行することは、書き込み処理の遅延を招くため、一部の書き込みループで実行することが望ましい。具体的には、データの書き込みが完了するメモリセル数がピークに達する書き込みループの前後において２回のベリファイ動作を実行するようにする。

なお、図５〜図９、図１２〜図１７では、プログラム動作後に１回のみベリファイ動作をする第１の動作モードで実行される書き込みループを“ｐ＿ｖ１”、プログラム動作後に２回のベリファイ動作をする第２の動作モードで実行される書き込みループを“ｐ＿ｖ１２”で表わしている。

次に、書き込みが完了するメモリセル数と書き込みループとの関係について説明する。

図５は、１セル当たり２ビットを記憶するメモリセルを用いた不揮発性半導体記憶装置に関する例である。１ページのデータ書き込みは、Ｎ回の書き込みループで完了するものとし、Ａレベルに遷移させるべきメモリセルＭＣ（Ａ）の多くは、Ｎａ〜Ｎａ´回目の書き込みループでＡレベルに遷移するものとする。同様に、Ｂレベルに遷移させるべきメモリセルＭＣ（Ｂ）の多くは、Ｎｂ〜Ｎｂ´回目の書き込みループでＢレベルに遷移し、Ｃレベルに遷移させるべきメモリセルＭＣ（Ｃ）の多くは、Ｎｃ〜Ｎｃ´回目の書き込みループでＣレベルに遷移するものとする。なお、書き込みループの回数は、１＜Ｎａ＜Ｎａ´＜Ｎｂ＜Ｎｂ´＜Ｎｃ＜Ｎｃ´＜Ｎの関係になっている。

始めに、１〜Ｎａ−１回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（１）〜（Ｎａ−１）によって、メモリセルＭＣ（Ａ）がＡレベルに遷移し得る。しかし、その数は多くないため、プログラム動作の後、１回のベリファイ動作のみ実行する。１回目のベリファイ動作で用いるベリファイパルスＰｖ１（１）〜（Ｎａ−１）は、Ａレベルのベリファイ電圧Ｖａ、Ｂレベルのベリファイ電圧Ｖｂ、Ｃレベルのベリファイ電圧Ｖｃと次第に上昇する階段状の波形となる。なお、以降の書き込みループの１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎ）は、このベリファイパルスＰｖ１（１）と同じ波形となる。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（Ｎａ）〜（Ｎａ´）によって、メモリセルＭＣ（Ａ）の多くがＡレベルに遷移する。したがって、ここでは、プログラム動作の後、２回のベリファイ動作を実行する。これによって、メモリセルＭＣ（Ａ）の閾値電圧分布を狭くすることができる。２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）と同じである。このように１回目と２回目のベリファイ動作で同じベリファイパルスを用いることで制御回路等を簡素化することができる。以降の書き込みループの２回目のベリファイ動作に用いるベリファイパルスＰｖ２についても１回目のベリファイ動作で用いるベリファイパルスＰｖ１と同じである。なお、２回目のベリファイ動作は、上述の通り、隣接セルに対しプリチャージセレクトする。

続いて、Ｎａ´＋１〜Ｎｂ−１回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｖ（Ｎａ´＋１）〜（Ｎｂ−１）によって、メモリセルＭＣ（Ａ）、ＭＣ（Ｂ）がそれぞれＡ、Ｂレベルに遷移し得る。しかし、その数は多くないため、プログラム動作の後、１回のベリファイ動作のみ実行する。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（Ｎｂ）〜（Ｎｂ´）によって、多くのメモリセルＭＣ（Ｂ）がＢレベルに遷移する。したがって、ここでは、プログラム動作の後、２回のベリファイ動作を実行する。その結果、メモリセルＭＣ（Ｂ）の閾値電圧分布を狭くすることができる。

続いて、Ｎｂ´＋１〜Ｎｃ−１回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（Ｎｂ´＋１）〜（Ｎｃ−１）によって、メモリセルＭＣ（Ｂ）、ＭＣ（Ｃ）がそれぞれＢ、Ｃレベルに遷移し得る。しかし、その数は多くないため、プログラム動作の後、１回のベリファイ動作のみ実行する。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（Ｎｃ）〜（Ｎｃ´）によって、多くのメモリセルＭＣ（Ｃ）がＣレベルに遷移する。したがって、ここでは、プログラム動作の後、２回のベリファイ動作を実行する。その結果、メモリセルＭＣ（Ｃ）の閾値電圧分布を狭くすることができる。

最後に、Ｎｃ´＋１〜Ｎ回目の書き込みループでは、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｃ´＋１）〜（Ｎ）によって、メモリセルＭＣ（Ｃ）がＣレベルに遷移し得る。しかし、その数は多くないため、プログラム動作の後、１回のベリファイ動作のみ実行する。

このように、本実施形態における書き込み動作は、１又は２以上の連続する書き込みループを第１の動作モードで実行する第１の動作モード期間（図５の場合、１〜Ｎａ−１回目の書き込みループの期間など）と、１又は２以上の連続する書き込みループを第２の動作モードで実行する第２の動作モード期間（図５の場合、Ｎａ〜Ｎａ´回目の書き込みループの期間など）とが、交互に繰り返し実行される。なお、第２の動作モード期間は、１セル当たりＮ値（Ｎは２以上の整数）を記憶するメモリセルを用いた不揮発性半導体記憶装置の場合、１回からＮ−１回の範囲で現れる。

以上、本実施形態によれば、上述の書き込みループによって、着目セルが書き込み完了間近の場合、１回目のベリファイ動作でベリファイパスしなかった場合でも、２回目のベリファイ動作でベリファイパスすることができる。その結果、以降の書き込みループのプログラム動作時に、着目セルに対するプログラムを禁止でき、着目セルの閾値電圧分布を狭くすることができる。

［第２の実施形態］
第２の実施形態は、第１の実施形態に係る不揮発性半導体記憶装置の２回目のベリファイ動作で用いるベリファイパルスを変更した不揮発性半導体記憶装置である。以下、この変更点を中心に図６を参照しながら説明する。

始めの１〜Ｎａ−１回目の書き込みループについては、図５の例と同様であるため省略する。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図５の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ａレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａの高さを持つ台形上のベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）を用いる。このようにＢ、Ｃレベルに対するベリファイを省略することで２回目のベリファイ動作の処理時間を短縮することができる。
続くＮａ´＋１〜Ｎｂ−１回目の書き込みループについては、図５の例と同様であるため省略する。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図５の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ｂレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｂレベルのベリファイ電圧Ｖｂの高さを持つ台形上のベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）を用いる。

続いくＮｂ´＋１〜Ｎｃ−１回目の書き込みループについては、図５の例と同様であるため省略する。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図５の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ｃレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｃレベルのベリファイ電圧Ｖｃの高さを持つ台形上のベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）を用いる。

最後のＮｃ´＋１〜Ｎ回目の書き込みループについては、図５の例と同様であるため省略する。

次に、本実施形態に係る不揮発性半導体記憶装置の他の例を図７を参照しながら説明する。図７は、メモリセルＭＣ（Ａ）の多くがＡレベルに遷移する書き込みループ数、メモリセルＭＣ（Ｂ）の多くがＢレベルに遷移する書き込みループ数の範囲が重畳している場合の例である。ここでは、書き込みループの回数は、１＜Ｎａ＜Ｎｂ＜Ｎａ´＜Ｎｂ´＜Ｎｃ＜Ｎｃ´＜Ｎの関係になっている。

初めの１〜Ｎａ−１回目の書き込みループについては、図６の例と同様であるため省略する。

続くＮａ〜Ｎｂ−１回目の書き込みループについても、図６の例のＮａ〜Ｎａ´回目の書き込みループと同様であるため省略する。

続いて、Ｎｂ〜Ｎａ´回目の書き込みループでは、プログラム動作時に印加するプログラムパルスＰｐ（Ｎｂ）〜（Ｎａ´）によって、多くのメモリセルＭＣ（Ａ）、（Ｂ）がそれぞれＡ、Ｂレベルに遷移する。したがって、ここでは、Ａ、Ｂレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａ、Ｂレベルのベリファイ電圧Ｖｂと次第に上昇する階段状の波形となる。

続くＮａ´＋１〜Ｎｂ´回目の書き込みループについては、図５の例のＮｂ〜Ｎｂ´回目の書き込みループと同様であるため省略する。

以降のＮｂ´＋１〜Ｎ回目の書き込みループについては、図５の例と同様であるため省略する。

なお、図７の例の場合、Ｎａ〜Ｎｂ´回目の書き込みループの期間及びＮｃ〜Ｎｃ´回目の書き込みループの期間の２回の第２動作モード期間が現れることになる。

以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、２回目のベリファイ動作の処理時間を短縮することができる。その結果、第１の実施形態よりも書き込み処理を高速化することができる。

［第３の実施形態］
第３の実施形態は、第１の実施形態に係る不揮発性半導体記憶装置に余計なベリファイを省略するベリファイスキップ機能を適用した不揮発性半導体記憶装置である。

図８は、本実施形態に係る不揮発性半導体記憶装置の動作例であり、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。なお、書き込みループの回数は、１＜Ｎａ＜Ｎｂ＜Ｎａ´＜Ｎｂ´＜Ｎｃ＜Ｎｃ´＜Ｎの関係になっている。

始めに、１〜Ｎａ−１回目の書き込みループでは、図５の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（１）によって、メモリセルＭＣ（Ａ）はＡレベルに遷移し得るものの、Ｂ、Ｃレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ａレベルのみを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａの高さを持つ台形状のベリファイパルスＰｖ１（１）〜（Ｎａ−１）を用いる。このようにＢ、Ｃレベルに対するベリファイを省略することで１回目のベリファイ動作の処理時間を短縮することができる。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図５の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎａ）〜（Ｎａ´）によって、メモリセルＭＣ（Ａ）はＡ、Ｂレベルに遷移し得るものの、Ｃレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ａ、Ｂレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａ、Ｂレベルのベリファイ電圧Ｖｂと次第に高くなる階段状のベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）と同じである。このように１回目と２回目のベリファイ動作で同じベリファイパルスを用いることで制御回路等を簡素化することができる。

続いて、Ｎａ´＋１〜Ｎｂ−１回目の書き込みループでは、図５の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。なお、プログラム動作時に印加されるプログラムパルスＰｖ１（Ｎａ´＋１）〜（Ｎｂ−１）によって、メモリセルＭＣはＡ、Ｂレベルに遷移し得ることから、１回目のベリファイ動作では、ベリファイパルスＰｖ１（Ｎａ）と同じベリファイパルスＰｖ１（Ｎａ´＋１）＋（Ｎｂ−１）を用いる。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図５の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｂ）〜（Ｎｂ´）によって、メモリセルＭＣ（Ａ）はＡ、Ｂ、Ｃに遷移し得る。そこで、１回目のベリファイ動作は、Ａ、Ｂ、Ｃの全てのレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａ、Ｂレベルのベリファイ電圧Ｖｂ、Ｃレベルのベリファイ動作と次第に高くなる階段状のベリファイパルスＰｖ１（Ｎｂ）〜（Ｎｂ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎｂ）〜（Ｎｂ´）と同じである。

続いて、Ｎｂ´＋１〜Ｎｃ−１回目の書き込みループでは、図５の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｂ´＋１）〜（Ｎｃ−１）によって、メモリセルＭＣは、Ｂ、Ｃレベルに遷移し得るものの、Ａレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ｂ、Ｃレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ｂレベルのベリファイ電圧Ｖｂ、Ｃレベルのベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｂ´＋１）〜（Ｎｃ−１）を用いる。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図５の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｃ）〜（Ｎｃ´）によって、メモリセルＭＣ（Ａ）はＢ、Ｃに遷移し得ることから、１回目のベリファイ動作ではベリファイパルスＰｖ１（Ｎｂ´＋１）と同じベリファイパルスＰｖ１（Ｎｃ）〜（Ｎｃ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎｃ）〜（Ｎｃ´）と同じである。

最後に、Ｎｃ´＋１〜Ｎ回目の書き込みループでは、図５の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。なお、プログラム動作時に印加されるプログラムパルスＰｖ１（Ｎｃ´＋１）〜（Ｎ）によって、メモリセルＭＣはＣレベルに遷移し得ることから、１回目のベリファイ動作では、ベリファイパルスＰｖ１（Ｎａ）と同じベリファイパルスＰｖ１（Ｎｃ´＋１）＋（Ｎ）を用いる。

以上、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、第２の実施形態よりも１回目及び２回目のベリファイ動作の処理時間を短縮することができる。その結果、第１の実施形態よりも書き込み処理を高速化することができる。

［第４の実施形態］
第４の実施形態は、第３の実施形態に係る不揮発性半導体記憶装置の２回目のベリファイ動作で用いるベリファイパルスを変更した不揮発性半導体記憶装置である。以下、この変更点を中心に図９を参照しながら説明する。

始めの１〜Ｎａ−１回目の書き込みループについては、図８の例と同様であるため省略する。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図８の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ａレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ａレベルのベリファイ電圧Ｖａの高さを持つ台形上のベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）を用いる。このようにＢレベルに対するベリファイを省略することで２回目のベリファイ動作の処理時間を短縮することができる。

続くＮａ´＋１〜Ｎｂ−１回目の書き込みループについては、図８の例と同様であるため省略する。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図８の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ｂレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｂレベルのベリファイ電圧Ｖｂの高さを持つ台形上のベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）を用いる。

続いくＮｂ´＋１〜Ｎｃ−１回目の書き込みループについては、図８の例と同様であるため省略する。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図８の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ｃレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｃレベルのベリファイ電圧Ｖｃの高さを持つ台形上のベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）を用いる。

最後のＮｃ´＋１〜Ｎ回目の書き込みループについては、図８の例と同様であるため省略する。

以上、本実施形態によれば、第３の実施形態と同様の効果を得られるばかりでなく、第３の実施形態よりも２回目のベリファイ動作の処理時間を短縮することができる。その結果、第３の実施形態よりも書き込み処理を高速化することができる。

［第５の実施形態］
第５の実施形態は、第１の実施形態に係る不揮発性半導体記憶装置に対し、以下に示す書き込み速度調整機能を適用した不揮発性半導体記憶装置である。

＜書き込み速度調整機能＞
先ず、書き込み速度調整機能の概要について説明する。

書き込み速度調整機能は、ベリファイ動作によって書き込み完了間近のメモリセルを検知し、以降のプログラム動作の際、書き込み完了間近のメモリセルに対する書き込み速度を低減させる機能である。これによって、メモリセルの閾値電圧分布の広がりを抑制することができる。

図１０は、書き込み速度調整機能のフローチャートである。

始めに、ステップＳ５０１において、ブロック単位のデータ消去を実行する。これによって、ページ内のメモリセルＭＣは全てＥＲレベルに遷移する。

続いて、ステップＳ５０２において、Ｌページ書き込みを実行する。これによって、メモリセルＭＣ（Ｂ）、（Ｃ）は、図３に示すように、ＬＭレベルに遷移する。なお、メモリセルＭＣ（Ａ）は、ＥＲレベルのままである。

続いて、ステップＳ５０３において、選択ワード線ＷＬに供給するプログラム電圧Ｖｐｇｍと、選択ビット線ＢＬに供給する選択ビット線電圧Ｖｓｂｌを初期化する。ここで、選択ビット線電圧Ｖｓｂｌは、例えば、０Ｖである。

続くステップＳ５０４〜Ｓ５１１は、Ｕページ書き込みとなる。

ステップＳ５０４において、プログラム動作を実行する。プログラム動作は、選択ビット線ＢＬに選択ビット線電圧Ｖｓｂｌを供給した状態で、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを供給する。これによって、ページ内のメモリセルＭＣの閾値電圧Ｖｔｈは正方向に遷移する。

続いて、ステップＳ５０５において、メモリセルＭＣの閾値電圧Ｖｔｈが電圧Ｖα´に達したかをベリファイする。この電圧Ｖα´は、遷移させるべき所望の電圧Ｖαよりも少しだけ小さい電圧である（以下、「予備ベリファイ電圧」と呼ぶこともある）。例えば、図３の場合、メモリセルＭＣ（Ａ）に対しては、電圧Ｖａ（０．４Ｖ）よりも０．２Ｖだけ低い電圧Ｖａ´（０．２Ｖ）となる。

続いて、ステップＳ５０６において、メモリセルＭＣの閾値電圧Ｖｔｈが電圧Ｖαに達したかをベリファイする。メモリセルＭＣ（Ａ）の場合、電圧Ｖａとなる。

続いて、ステップＳ５０７〜Ｓ５０９において、ステップＳ５０５、Ｓ５０６の結果に基づいて、次の書き込みループのプログラム動作で用いる選択ビット線電圧Ｖｓｂｌを調整する。メモリセルＭＣの閾値電圧Ｖｔｈが電圧Ｖαよりも大きい場合、もうプログラム動作は必要ないため、選択ビット線電圧Ｖｓｂｌをプログラム禁止電圧（例えば、電源電圧Ｖｄｄ）に調整する。メモリセルＭＣの閾値電圧Ｖｔｈが電圧Ｖα´より大きく且つ電圧Ｖα以下の場合、メモリセルＭＣは書き込み完了間近であるため、選択ビット線電圧Ｖｓｂｌを所定の電圧ΔＶｓｂｌだけ上昇させる。これによって、次の書き込みループのプログラム動作では、プログラム電圧Ｖｐｇｍが実質的に電圧ΔＶｓｂｌだけ低下するため、書き込み速度が低減することになる。メモリセルＭＣの閾値電圧Ｖｔｈが電圧Ｖα´以下の場合、メモリセルＭＣはまだ書き込み完了間近ではないため、引き続き通常通りのプログラム動作が必要である。そのため、特に選択ビット線電圧Ｖｓｂｌは調整しない。

続いて、ステップＳ５１０において、ページ内の全てのメモリセルＭＣのＵページ書き込みが完了したかを判定し、完了している場合、書き込みを終了する。一方、完了していない場合、プログラム電圧Ｖｐｇｍを所定の電圧ΔＶｐｇｍだけ上昇させた後（ステップＳ５１１）、再びステップＳ５０４に戻り書き込みループを繰り返す。

図１１は、図１０に示す書き込み速度調整を伴うＵページ書き込みにおける、選択ワード線ＷＬの電圧及びメモリセルＭＣの閾値電圧Ｖｔｈと選択ビット線ＢＬの電圧との関係を示す図である。図１１は、ページ内のある２つのメモリセルＭＣ（Ａ）及びメモリセルＭＣ（Ｃ）について例示している。また、メモリセルＭＣ（Ａ）に接続された選択ビット線をＢＬ（Ａ）、メモリセルＭＣ（Ｃ）に接続された選択ビット線をＢＬ（Ｃ）で表わしている。なお、Ｌページ書き込み完了時点において、メモリセルＭＣ（Ａ）はＥＲレベル、メモリセルＭＣ（Ｃ）はＬＭレベルに遷移している。

選択ワード線ＷＬに印加されるプログラム電圧は書き込みループが繰り返される毎に上昇していく。それに伴い、メモリセルＭＣ（Ａ）、ＭＣ（Ｃ）の閾値電圧Ｖｔｈも正方向に遷移していく。

７回目の書き込みループ終了時点では、メモリセルＭＣ（Ａ）、ＭＣ（Ｃ）の閾値電圧Ｖｔｈは共に電圧Ｖａ´、Ｖｃ´に到達していない。

８回目の書き込みループで、メモリセルＭＣ（Ａ）の閾値電圧Ｖｔｈが初めて電圧Ｖａ´を超える。そのため、９回目以降の書き込みループのプログラム動作では、選択ビット線ＢＬ（Ａ）に供給される選択ビット線電圧Ｖｓｂｌが所定の電圧ΔＶｓｂｌずつ上昇し、それに伴ってメモリセルＭＣ（Ａ）の書き込み速度が低減する。その結果、９回目以降の書き込みループのプログラム動作によって、メモリセルＭＣ（Ａ）の閾値電圧Ｖｔｈが電圧Ｖａを過度に超える事態を回避することができる。

１１回目の書き込みループで、メモリセルＭＣ（Ａ）の閾値電圧Ｖｔｈが初めて電圧Ｖａを超える。ここで、書き込みが完了したことになるため、１２回目以降の書き込みループでは、選択ビット線ＢＬ（Ａ）にはプログラム禁止電圧Ｖｄｄが供給され、メモリセルＭＣ（Ａ）に対するプログラム動作が禁止される。

１２回目の書き込みループで、メモリセルＭＣ（Ｃ）の閾値電圧Ｖｔｈが初めて電圧Ｖｃ´を超える。そのため、１３回目以降の書き込みループのプログラム動作では、選択ビット線ＢＬ（Ｃ）に供給される選択ビット線電圧Ｖｓｂｌは所定の電圧ΔＶｓｂｌずつ上昇し、それに伴ってメモリセルＭＣ（Ｃ）の書き込み速度が低減する。その結果、メモリセルＭＣ（Ｃ）の閾値電圧Ｖｔｈが電圧Ｖｃを過度に超える事態を回避することができる。

以上、書き込み速度調整機能を用いた場合、書き込み完了間近のメモリセルに対しては、書き込み速度を低減した緻密なプログラム動作が実行されるため、メモリセルの閾値電圧分布を狭くすることができる。

＜書き込み動作＞
次に、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について図１２を参照しながら説明する。図１２は、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係の一例を示す図である。

始めに、１〜Ｎａ−１回目の書き込みループでは、図５に示す例と同様、プログラム動作の後、１回のベリファイ動作を実行する。但し、書き込み速度調整機能を用いている関係上、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（１）〜（Ｎａ−１）は、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａ、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂ、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃ（Ｖａ´＜Ｖａ＜Ｖｂ´＜Ｖｂ＜Ｖｃ´＜Ｖｃ）と順次上昇する階段状の波形となる。以降の書き込みループの第１のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎ）は、このベリファイパルスＰｖ１（１）と同じである。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図５に示す例と同様、プログラム動作の後、２回のベリファイ動作を実行する。２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）と同じである。このように１回目と２回目のベリファイ動作で同じベリファイパルスを用いることで制御回路等を簡素化することができる。以降の書き込みループの２回目のベリファイ動作にも用いるベリファイパルスＰｖ２についても１回目のベリファイ動作で用いるベリファイパルスＰｖ１と同じである。

以降のＮａ＋１〜Ｎ回目の書き込みループについては、１回目のベリファイ動作で用いるベリファイパルスＰｖ１及び２回目のベリファイ動作で用いるベリファイパルスＰｖ２が異なる点を除いて、図５の例と同様であるため省略する。

以上、本実施形態によれば、第１の実施形態と同様の効果を有するばかりでなく、書き込み速度調整機能によって、第１の実施形態よりもメモリセルの閾値分布を更に狭くすることができる。

［第６の実施形態］
第６の実施形態は、第５の実施形態に係る不揮発性半導体記憶装置の２回目のベリファイ動作を変更した不揮発性半導体記憶装置である。以下、この変更点を中心に図１３を参照しながら説明する。

始めの１〜Ｎａ−１回目の書き込みループについては、図１２の例と同様であるため省略する。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図１２の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ａレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）を用いる。このようにＢ、Ｃレベルに対するベリファイを省略することで２回目のベリファイ動作の処理時間を短縮することができる。

続くＮａ´＋１〜Ｎｂ−１回目の書き込みループについては、図１２の例と同様であるため省略する。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図１２の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ｂレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）を用いる。

続いくＮｂ´＋１〜Ｎｃ−１回目の書き込みループについては、図１２と同様であるため省略する。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図１２の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ｃレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）を用いる。

最後のＮｃ´＋１〜Ｎ回目の書き込みループについては、図１２の例と同様であるため省略する。

以上、本実施形態によれば、第５の実施形態と同様の効果を得られるばかりでなく、第５の実施形態よりも２回目のベリファイ動作の処理時間を短縮することができる。その結果、第５の実施形態よりも書き込み処理を高速化することができる。

［第７の実施形態］
第７の実施形態は、第５の実施形態に係る不揮発性半導体記憶装置に余計なベリファイを省略するベリファイスキップ機能を適用した不揮発性半導体記憶装置である。

図１４は、本実施形態に係る不揮発性半導体記憶装置の動作例であり、書き込みが完了するメモリセル数と書き込みループ及びワード線電圧との関係を示す図である。

始めに、１〜Ｎａ−１回目の書き込みループでは、図１２の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（１）によって、メモリセルＭＣ（Ａ）はＡレベルに遷移し得るものの、Ｂ、Ｃレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ａレベルのみを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａと次第に高くなる階段状のベリファイパルスＰｖ１（１）〜（Ｎａ−１）を用いる。このようにＢ、Ｃレベルに対するベリファイを省略することで１回目のベリファイ動作の処理時間を短縮することができる。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図１２の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎａ）〜（Ｎａ´）によって、メモリセルＭＣはＡ、Ｂレベルに遷移し得るものの、Ｃレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ａ、Ｂレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａ、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂと次第に高くなる階段状のベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎａ）〜（Ｎａ´）と同じである。このように１回目と２回目のベリファイ動作で同じベリファイパルスを用いることで制御回路等を簡素化することができる。

続いて、Ｎａ´＋１〜Ｎｂ−１回目の書き込みループでは、図１２の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。なお、プログラム動作時に印加されるプログラムパルスＰｖ１（Ｎａ´＋１）〜（Ｎｂ−１）によって、メモリセルＭＣはＡ、Ｂレベルに遷移し得ることから、１回目のベリファイ動作では、ベリファイパルスＰｖ１（Ｎａ）と同じベリファイパルスＰｖ１（Ｎａ´＋１）＋（Ｎｂ−１）を用いる。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図１２の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｂ）〜（Ｎｂ´）によって、メモリセルＭＣ（Ａ）はＡ、Ｂ、Ｃに遷移し得る。そこで、１回目のベリファイ動作は、Ａ、Ｂ、Ｃの全てのレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａ、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂ、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ１（Ｎｂ）〜（Ｎｂ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎｂ）〜（Ｎｂ´）と同じである。

続いて、Ｎｂ´＋１〜Ｎｃ−１回目の書き込みループでは、図１２の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｂ´＋１）〜（Ｎｃ−１）によって、メモリセルＭＣは、Ｂ、Ｃレベルに遷移し得るものの、Ａレベルには遷移し得ない。そこで、１回目のベリファイ動作は、Ｂ、Ｃレベルを対象として実行する。そのため、１回目のベリファイ動作では、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂ、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｂ´＋１）〜（Ｎｃ−１）を用いる。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図１２の例と同様、プログラム動作の後、２回のベリファイ動作を実行する。但し、プログラム動作時に印加されるプログラムパルスＰｐ（Ｎｃ）〜（Ｎｃ´）によって、メモリセルＭＣ（Ａ）はＢ、Ｃに遷移し得ることから、１回目のベリファイ動作ではベリファイパルスＰｖ１（Ｎｂ´＋１）と同じベリファイパルスＰｖ１（Ｎｃ）〜（Ｎｃ´）を用いる。なお、２回目のベリファイ動作で用いるベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）は、１回目のベリファイ動作で用いるベリファイパルスＰｖ１（Ｎｃ）〜（Ｎｃ´）と同じである。

最後に、Ｎｃ´＋１〜Ｎ回目の書き込みループでは、図１２の例と同様、プログラム動作の後、１回のみベリファイ動作を実行する。なお、プログラム動作時に印加されるプログラムパルスＰｖ１（Ｎｃ´＋１）〜（Ｎ）によって、メモリセルＭＣはＣレベルに遷移し得ることから、１回目のベリファイ動作では、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ１（Ｎｃ´＋１）〜（Ｎ）を用いる。

以上、本実施形態によれば、第５の実施形態と同様の効果を得られるばかりでなく、第５の実施形態よりも１回目及び２回目のベリファイ動作の処理時間を短縮することができる。その結果、第５の実施形態よりも書き込み処理を高速化することができる。

［第８の実施形態］
第８の実施形態は、第７の実施形態に係る不揮発性半導体記憶装置の２回目のベリファイ動作で用いるベリファイパルスを変更した不揮発性半導体記憶装置である。以下、この変更点を中心に図１５を参照しながら説明する。

始めの１〜Ｎａ−１回目の書き込みループについては、図１４の例と同様であるため省略する。

続いて、Ｎａ〜Ｎａ´回目の書き込みループでは、図１４の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ａレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ａレベルの予備ベリファイ電圧Ｖａ´、ベリファイ電圧Ｖａと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎａ）〜（Ｎａ´）を用いる。このようにＢレベルに対するベリファイを省略することで２回目のベリファイ動作の処理時間を短縮することができる。

続くＮａ´＋１〜Ｎｂ−１回目の書き込みループについては、図１４の例と同様であるため省略する。

続いて、Ｎｂ〜Ｎｂ´回目の書き込みループでは、図１４の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ａ、Ｃレベルに遷移するメモリセルＭＣは多くないため、Ｂレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｂレベルの予備ベリファイ電圧Ｖｂ´、ベリファイ電圧Ｖｂと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｂ）〜（Ｎｂ´）を用いる。

続いくＮｂ´＋１〜Ｎｃ−１回目の書き込みループについては、図１４の例と同様であるため省略する。

続いて、Ｎｃ〜Ｎｃ´回目の書き込みループでは、図１４の例と同様、プログラム動作後に２回のベリファイ動作を実行する。但し、ここでは、Ｂレベルに遷移するメモリセルＭＣは多くないため、Ｃレベルのみを対象とした２回目のベリファイ動作を実行する。そのため、２回目のベリファイ動作では、Ｃレベルの予備ベリファイ電圧Ｖｃ´、ベリファイ電圧Ｖｃと次第に高くなる階段状のベリファイパルスＰｖ２（Ｎｃ）〜（Ｎｃ´）を用いる。

最後のＮｃ´＋１〜Ｎ回目の書き込みループについては、図１４の例と同様であるため省略する。

以上、本実施形態によれば、第７の実施形態と同様の効果を得られるがかりでなく、第７の実施形態よりも２回目のベリファイ動作の処理時間を短縮することができる。その結果、第７の実施形態よりも書き込み処理を高速化することができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

上記いずれの実施形態も２ビット／セルのメモリセルを用いた不揮発性半導体記憶装置であってが、これら実施形態は、１セル当たりの記憶ビット数に関係なく適用することができる。

図１６は、１ビット／セルのメモリセルを用いた不揮発性半導体記憶装置の例である。この例は、Ｎ回の書き込みループで書き込みが完了する。この場合、そのうちの、Ａレベルに遷移するメモリセル数がピークに達する前後のＮａ〜Ｎａ´回目の書き込みループでは２回のベリファイ動作を実行し、その他の書き込みループでは１回のみベリファイ動作を実行するようにする。これによってＡレベルの閾値電圧分布が広がるのを抑制することができる。

図１７は、３ビット／セルのメモリセルを用いた不揮発性半導体記憶装置の例である。この例も、Ｎ回の書き込みループで書き込みが完了する。この場合、そのうちの、Ａレベルに遷移するメモリセル数がピークに達する前後のＮａ〜Ｎａ´回目の書き込みループ、Ｂレベルに遷移するメモリセル数がピークに達する前後のＮｂ〜Ｎｂ´回目の書き込みループ、・・・、及びＧレベルに遷移するメモリセル数がピークに達する前後のＮｇ〜Ｎｇ´回目の書き込みループで２回のベリファイ動作を実行し、その他の書き込みループでは１回のみベリファイ動作を実行するようにする。これによってＡ、Ｂ、〜、Ｇの各レベルの閾値電圧分布が広がるのを抑制することができる。

同様に、１セル当たり４ビット以上記憶するメモリセルを用いた不揮発性半導体記憶装置であっても、各レベルに遷移するメモリセル数がピークに達する前後の書き込みループ回数において、上記実施形態と同様の２回のベリファイ動作を実行することで、各レベルの閾値電圧分布が広がることを抑制することができる。

１・・・メモリセルアレイ、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４、４´・・・ＮＡＮＤストリング、５ａ・・・ロウアドレスレジスタ、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・電圧発生回路、９・・・Ｉ／Ｏバッファ、１１・・・コントローラ、１２・・・ＲＯＭヒューズ。

Claims (5)

1. 複数のビット線、前記ビット線に交差する複数のワード線及びソース線、並びに、制御ゲートが前記ワード線に接続された直列接続された複数のメモリセルを含み、両端がそれぞれ前記ビット線及びソース線に接続された複数のＮＡＮＤストリングを有するメモリセルアレイと、
   一の前記ワード線に接続された複数の前記メモリセルからなるページ単位でデータを書き込む書き込みループを繰り返し実行するデータ書き込み部と
   を備え、
   前記データ書き込み部は、前記書き込みループとして、
   前記メモリセルにデータを記録するプログラム動作、及び前記メモリセルにデータが記録されたことを検証する第１のベリファイ動作を順次実行する第１の動作モードと、
   前記プログラム動作、前記第１のベリファイ動作、及び前記メモリセルにデータが記録されたことを検証する第２のベリファイ動作を順次実行する第２の動作モードと
   を有し、
   前記第１のベリファイ動作において、前記メモリセルのうち所定の第１のメモリセルに接続されたビット線及び前記第１のメモリセルと同一のページに属し且つ前記第１のメモリセルに隣接する第２のメモリセルに接続されたビット線をプリチャージした上で、前記第１のメモリセルに接続されたビット線に流れる電流を検知して前記第１のメモリセルのデータを検証し、
   引き続き、前記第２のベリファイ動作において、前記第２のメモリセルの書き込みが完了している場合に、前記第２のメモリセルに接続されたビット線をプリチャージすることなく、前記第１のメモリセルに接続されたビット線をプリチャージした上で、前記第１のメモリセルに接続されたビット線に流れる電流を検知して前記第１のメモリセルのデータを検証する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記データ書き込み部は、繰り返し実行される前記書き込みループのうち、各データにおいて、このデータの書き込みが完了する前記メモリセルが最も多く生じ得る書き込みループにおいて前記第２の動作モードで実行する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルは、１つ当たりＮ値（Ｎは２以上の整数）を記憶し、
   前記データ書き込み部は、１又は２以上の連続する前記書き込みループを前記第１の動作モードで実行する第１の動作モード期間と、１又は２以上の連続する前記書き込みループを前記第２の動作モードで実行する第２の動作モード期間とを交互に繰り返し実行し、
   １回のデータ書き込みにおいて、前記第２の動作モード期間は１〜Ｎ−１回の範囲で現れる
   ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
4. 前記メモリセルは、１つ当たりＮ値（Ｎは２以上の整数）を記憶し、
   前記データ書き込み部は、第ｎのデータ（１＜ｎ＜Ｎ）の書き込みが完了する前記メモリセルが最も多く生じ得る書き込みループの第２のベリファイ動作において、前記第ｎのデータの検証にのみ必要なベリファイパルスを前記ワード線に印加する
   ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記第２の動作モードで実行される所定の前記書き込みループにおいて、前記第１のベリファイ動作で必要なベリファイパルスと、前記第２のベリファイ動作で必要なベリファイパルスは実質的に同じである
   ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。

Images