KR20130115554A

KR20130115554A - 반도체 메모리 장치의 동작 방법

Info

Publication number: KR20130115554A
Application number: KR1020120037938A
Authority: KR
Inventors: 이병인; 한병일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-04-12
Filing date: 2012-04-12
Publication date: 2013-10-22
Also published as: US9135968B2; US20130272081A1

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들을 각각 포함하는 셀 스트링들 각각에 연결되는 비트라인들을 포함하는 메모리 셀 어레이; 상기 비트라인들 중 적어도 하나의 비트라인과 센싱노드 사이에 연결되는 스위칭 소자 및 상기 센싱노드에 연결되는 래치회로를 포함하며, 상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀로부터 데이터를 독출하기 위한 페이지 버퍼들; 및 독출 동작시, 상기 비트라인들 중 선택된 비트라인이 프리차지 된 다음, 비선택된 비트라인이 프리차지 되게 하고, 상기 선택된 비트라인과 상기 래치회로가 연결되도록 상기 스위칭 소자를 제어하기 위한 제어회로를 포함한다.

Description

반도체 메모리 장치의 동작 방법{Method of operating a semiconductor memory device}

본 발명은 반도체 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리 장치의 메모리 셀은 F-N 터널링을 통해 프로그램되거나, 소거된다. 프로그램 동작에 의해 플로팅 게이트에 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 플로팅 게이트에 축적된 전자의 양에 따라 메모리 셀의 문턱전압이 달라지며, 독출 동작에 의해 검출된 문턱전압의 레벨에 따라 데이터가 결정된다.

그리고 반도체 메모리 장치에 저장되는 데이터 용량을 늘리기 위하여, 하나의 메모리 셀에는 통상의 메모리 장치와는 달리 2비트 이상의 멀티 레벨 형태의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi level cell)이 사용된다. 멀티 레벨 셀의 플로팅 게이트에 충전되는 전하량을 조절하여 문턱전압의 크기를 상이하게 함으로써 여러 상태의 데이터를 저장할 수 있다. 이러한 멀티 레벨 셀 프로그램 방법은 불휘발성 메모리 셀의 용량을 획기적으로 증가시키는 점이 있어 많이 사용되고 있다.

그러나 하나의 물리 페이지에 여러 개의 논리 페이지가 프로그램됨에 따라 프로그램 동작에 소요되는 시간이 길고 복잡하고, 문턱전압 분포의 개수가 늘어남에 따라 문턱전압 분포간의 폭이 좁아져서 리드 마진(Read Margin)이 줄여들어 데이터 독출에 어려움이 발생된다.

또한 데이터 독출 또는 검증을 실시할 때, 비선택된 비트라인과 선택된 비트라인간의 크로스 커플링(cross coupling) 현상으로 인해서 메모리 셀의 액티브 영역, 즉 채널 영역이 좁아짐에 따라 셀 커런트가 줄어들어 정확한 데이터 독출이 어려워지는 문제가 발생된다.

본 발명의 실시 예는 메모리 셀에 저장된 데이터를 독출할 때, 인접한 메모리 셀과의 크로스 커플링으로 인해 액티브 영역이 줄어드는 것을 방지하는 반도체 메모리 장치의 동작 방법에 관한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

독출 명령에 따라 이븐 또는 오드 비트라인들을 선택하고, 선택된 비트라인들에 프리차지 전압을 제공하여 프리차지하는 단계와, 상기 선택된 비트라인에 연결된 선택된 메모리 셀들의 문턱전압에 따라 상기 선택된 비트라인의 전위를 변경시키는 단계와, 상기 선택된 비트라인들을 제외한 비선택된 비트라인들에 프리차지 전압을 제공하여 프리차지하는 단계, 및 상기 선택된 비트라인의 전위에 따른 독출 데이터를 센싱하는 단계를 포함한다.

본 발명의 또 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

독출 명령에 따라 셀 스트링들의 소오스 선택 트랜지스터들을 턴오프시키는 단계와, 상기 셀 스트링들에 연결되는 비트라인에 프리차지 전압을 제공하여 프리차지하는 단계와, 상기 셀 스트링들의 소오스 선택 트랜지스터들을 턴온 시키는 단계와, 상기 셀 스트링들에 각각 포함된 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인의 전위를 변경시키는 단계, 및 상기 비트라인들의 전압에 따른 독출 데이터를 센싱하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 독출 또는 검증을 실시할 때, 인접한 메모리 셀들간의 크로스 커플링으로 인해 메모리 셀의 액티브 영역이 줄어드는 것을 방지함으로써, 독출 또는 검증시에 선택된 메모리 셀에 흐르는 셀 커런트가 줄어드는 것을 방지하여 독출 또는 검증의 정확성을 높일 수 있다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2는 도1의 메모리 블록과 페이지 버퍼의 연결관계를 설명하기 위한 도면이다.
도 3은 데이터 독출 동작을 설명하기 위한 동작 순서도이다.
도 4는 도3의 독출동작을 실시하는 동안의 메모리 셀의 액티브 영역을 나타낸다.
도 5는 본 발명의 제 1 실시 예에 따른 독출 동작을 설명하기 위한 동작 순서도이다.
도 6은 도 5와 같은 독출 동작을 실시하는 경우의 메모리 셀의 액티브 영역을 나타낸다.
도 7은 본 발명의 제 2 실시 예에 따른 독출 동작을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.

도 1을 참조하면, 반도체 메모리 장치(100)는 복수개의 메모리 셀들이 비트라인들 및 워드라인들에 의해 연결되는 메모리 블록(BK)들을 포함하는 메모리 셀 어레이(110)를 포함한다.

그리고 반도체 메모리 장치(100)는 상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로 그룹(130 내지 170)과, 상기 주변 회로 그룹(130 내지 170)을 제어하기 위한 제어회로(120)를 포함한다.

상기 주변 회로 그룹(130 내지 170)은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160) 및 IO 회로(170)를 포함한다.

전압 공급 회로(130)는 제어회로(120)로부터의 전압 제어 신호와 동작 모드 신호(PGM, READ, ERASE)등에 응답하여 프로그램, 독출 또는 소거를 위한 동작 전압, 예를 들어 프로그램 전압(Vpgm), 독출전압(Vread), 또는 소거 전압(Verase) 등을 생성한다.

전압 공급 회로(130)가 생성한 동작 전압들(Vpgm, Vread, Verase 등)은 글로벌 워드라인들을 통해서 X 디코더(140)로 제공된다.

X 디코더(140)는 제어회로(120)로부터 입력되는 로우 어드레스(RADD)에 따라서 메모리 셀 어레이(110) 내의 복수개의 메모리 블록(BK)들 중 하나를 선택하고, 선택된 메모리 블록(BK)의 워드라인들(WL0 내지 WL31) 및 선택라인(SSL, DSL)과 글로벌 워드라인들을 각각 연결시켜 동작 전압이 전달되게 한다.

페이지 버퍼 그룹(150)은 비트라인들 중 오드 비트라인(BLo)과 이븐 비트라인(BLe) 쌍에 각각 연결되는 페이지 버퍼(PB)들을 포함한다. 페이지 버퍼(PB)들은 제어회로(120)에서 생성된 페이지 버퍼 제어신호(PB SIGNALS)들에 응답하여 프로그램, 독출 또는 소거 동작시에 동작한다.

상기 메모리 블록(BK) 내의 메모리 셀들과, 워드라인들(WL0 내지 WL31) 및 비트라인들(BLe, BLo)과 페이지 버퍼(PB)간의 연결 관계는 이후에 다시 상세히 설명하기로 한다.

Y 디코더(160)는 제어회로(120)로부터 입력되는 컬럼 어드레스(CADD)에 응답하여 IO 회로(170)와 페이지 버퍼 그룹(150)간의 데이터 입출력 경로를 제공한다.

IO 회로(170)는 반도체 메모리 장치(100)로 입력되는 명령어(CMD), 어드레스(ADD) 및 데이터(DATA)를 Y 디코더(160) 또는 제어회로(120)로 전달하거나, Y 디코더(160)를 통해서 전달되는 데이터를 외부로 출력한다.

제어회로(120)는 IO 회로(170)로부터 전달된 명령어(CMD) 및 어드레스(ADD)에 따라서 상기의 주변 회로 그룹(130 내지 170)의 동작을 제어하기 위한 전압 제어신호, 페이지 버퍼 제어신호(PB SIGNALS), 컬럼 어드레스(CADD), 로우 어드레스(RADD) 등을 출력한다.

상기 메모리 블록(BK)과 페이지 버퍼(PB)간의 연결 관계를 보다 상세히 설명하면 다음과 같다.

도 2는 도1의 메모리 블록과 페이지 버퍼의 연결 관계를 설명하기 위한 도면이다.

반도체 메모리 장치(100)에서는 각각의 비트 라인마다 페이지 버퍼가 연결되는 구조(All Bit Line; ABL)와, 이븐 비트라인과 오드 비트라인 쌍 마다 페이지 버퍼가 연결되는 구조(Even Odd Bit Line; EOBL)가 사용된다.

도 2는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍마다 페이지 버퍼가 연결되는 구조를 나타낸 것이다.

도2를 참조하면, 메모리 블록(BK)에는 복수개의 셀 스트링(ST)들이 포함되고, 각각의 셀 스트링(ST)이 비트라인에 연결된다. 도2에서는 대표적으로 이븐 비트라인(BLe)과 오드 비트라인(BLo)이 하나의 비트라인 쌍으로 구성되는 구조를 도시하였으며, 하나의 비트라인 쌍은 하나의 페이지 버퍼(PB)에 연결되는 구조를 도시하였다.

메모리 블록(BK)의 셀 스트링(ST)들 각각은 소오스 선택 트랜지스터(Source Select Transistor; SST)와 드레인 선택 트랜지스터(Drain Select Transistor;DST) 사이에 직렬로 연결되는 제 0 내지 제31 메모리 셀(C0 내지 C31)을 포함한다.

셀 스트링(ST)들의 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통 연결된다. 그리고 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.

제 0 내지 제31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제31 워드라인(WL0 내지 WL31)이 연결되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결된다. 그리고 드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인에 연결된다.

이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍과 연결되는 페이지 버퍼(PB)는 비트라인 선택부(210)와 래치부(220) 및 프리차지부(230)를 포함한다.

비트라인 선택부(210)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 센싱노드(SO)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 센싱노드(SO)의 사이에 연결된다.

제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 선택신호(BLSe)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 비트라인 선택신호(BLSo)가 입력된다.

제 3 NMOS 트랜지스터(N3)와 제 4 NMOS 트랜지스터(N4)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 직렬로 연결된다.

제 3 NMOS 트랜지스터(N3)와 제 4 NMOS 트랜지스터(N4)의 접속점은 가변전압(VIRPWR)이 입력된다. 그리고 제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 디스차지 신호(DISCHe)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 디스차지 신호(DISCHo)가 입력된다.

래치부(220)는 센싱노드(SO)에 연결되며, 프로그램, 독출 동작을 위해 적어도 하나의 래치회로를 포함한다.

그리고 프리차지부(230)는 제어회로(120)로부터 입력되는 제어신호에 응답하여 센싱노드(SO)를 프리차지한다.

상기와 같은 반도체 메모리 장치(100)에서 데이터 독출 동작은 다음과 같이 수행된다.

도 3은 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

도 3의 데이터 독출 동작을 설명하는데 있어서, 상기 도1 및 도2를 참고한다.

먼저 독출 명령과, 데이터 독출을 실시한 어드레스가 IO 회로(170)를 통해서 입력된다(S301). IO 회로(170)는 입력된 독출 명령과 어드레스를 제어회로(120)로 전달한다.

제어회로(120)는 독출 명령에 따라 독출전압 생성을 위한 전압 제어신호를 전압 공급 회로(130)에 입력하고, 어드레스에 따른 컬럼 어드레스(CADD)와 로우 어드레스(RADD)를 Y 디코더(160)와 X 디코더(140)에 각각 입력한다.

상기 어드레스에 의해서 제 1 워드라인(WL1)의 오드 비트라인(BLo)들에 연결된 메모리 셀들로부터 데이터 독출을 실시한다고 가정할 때, 제어회로(120)는 페이지 버퍼(PB)들을 제어하여 오드 비트라인(BLo)들을 선택하여 프리차지시킨다(S303).

오드 비트라인들의 프리차지를 위해서, 페이지 버퍼(PB)의 프리차지부(230)가 센싱노드(S0)를 프리차지시키고, 오드 비트라인 선택신호(BLSo)를 제 1 센싱전압(V1)으로 인가한다. 또한 이븐 비트라인 선택신호(BLSe)가 로우 레벨로 인가된다.

그리고 선택된 워드라인(Sel WL)인 제 1 워드라인(WL1)에는 독출전압(Vread)을 인가하고, 비선택된 워드라인들(Unsel WL)에는 패스전압(Vpass)을 인가한다. 그리고 공통 소오스 라인(SL)에는 접지전압을 인가하고, 소오스 선택 라인(SSL)은 4.5V를 인가하여 소오스 선택 트랜지스터(SST)가 턴온되게 한다.

이에 따라서, 제 1 워드라인(WL1)의 오드 비트라인에 연결된 메모리 셀의 문턱전압이 상기의 독출전압(Vread) 이상이라면, 제 1 워드라인(WL1)에 인접한 제 2 워드라인(WL2)에 연결된 메모리 셀의 채널부터 오드 비트라인(BLo) 전체가 전압(V1-Vt)으로 프리차지된다. 그 이유는 독출전압(Vread)에 의해서 제 1 워드라인(WL1)에 연결된 메모리 셀이 턴오프 되기 때문이다. 상기 전압(Vt)은 제 2 NMOS 트랜지스터(N2)의 문턱전압이다.

한편, 상기 제 1 워드라인(WL1)에 연결된 메모리 셀의 문턱전압이 독출전압(Vread)보다 낮다면, 오드 비트라인(BLo)은 0V가 된다. 그 이유는 제 1 워드라인(WL1)의 메모리 셀이 독출전압(Vread)에 의해서 턴온 되기 때문에, 오드 비트라인(BLo)로 인가되는 프리차지 전압이 공통 소오스 라인(SL) 방향으로 디스차지 되기 때문이다.

오드 비트라인(BLo)을 프리차지하는 동안 비선택된 이븐 비트라인(BLe)에는 0V를 인가한다. 이븐 비트라인(BLe)에 0V를 인가하기 위하여, 가변전압(VIRPWR)을 0V로 하고, 이븐 디스차지 신호(DISCHe)를 하이 레벨로 인가하여 이븐 비트라인(BLe)이 0V로 유지되게 한다.

오드 비트라인(BLo)의 프리차지가 완료되면, 상기 오드 비트라인(BLo)의 전압을 센싱하고, 그 결과를 페이지 버퍼(BP)의 래치부(220)에 래치 한다(S305). 이를 위해서 프리차지부(230)가 센싱노드(SO)를 프리차지한 후, 오드 비트라인 선택신호(BLSo)를 제 2 센싱전압(V2) 레벨로 인가한다.

상기 오드 비트라인 선택신호(BLSo)가 제 2 센싱전압(V2)으로 인가되면, 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)의 전압에 따라서 턴온 또는 턴오프 된다. 오드 비트라인(BLo)의 전압이 'V2-Vt' 보다 크면 제 2 NMOS 트랜지스터(N2)는 턴오프 상태를 유지한다. 그러나 오드 비트라인(BLo)의 전압이 'V2-Vt' 보다 작으면 제 2 NMOS 트랜지스터(N2)는 턴온 된다. 즉, 선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 높으면 오드 비트라인(BLo)이 전압(V1-Vt)으로 프리차지되어 있는 상태이므로 제 2 NMOS 트랜지스터(N2)가 턴오프를 유지한다.

그리고 선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 낮으면 오드 비트라인(BLo)은 0V 이므로 제 2 NMOS 트랜지스터(N2)는 턴온 된다.

제 2 NMOS 트랜지스터(N2)가 턴오프 상태로 유지되면, 센싱노드(SO)는 프리차지 상태로 유지된다. 그리고 제 2 NMOS 트랜지스터(N2)가 턴온 되면, 센싱노드(SO)의 프리차지 전압은 차지 쉐어링에 의해서 디스 차지된다.

상기의 센싱노드(SO)의 전압 상태에 따라서 최종적으로 독출 데이터가 래치부(220)에 저장된다. 그리고 래치부(220)에 저장된 데이터는 독출 데이터로서 Y 디코더(160) 및 IO 회로(170)를 통해서 외부로 출력된다(S307).

한편, 상기의 오드 비트라인 선택신호(BLSo)를 제 2 센싱전압(V2)으로 인가한 후, 센싱노드(SO) 전압을 변경시키는 동작에서 중요한 요소가 상기 선택된 메모리 셀에 흐르는 셀 전류의 크기이다.

만약 셀 전류의 크기가 충분히 크지 않다면, 제2 NMOS 트랜지스터(N2)가 턴온된다 하여도 차지 쉐어링이 정상적으로 이루어지지 않기 때문에 센싱노드(SO)가 디스차지 되지 못하는 문제가 생긴다.

이런 문제 해결을 위해서 셀 전류의 크기를 크게 해주거나, 셀 전류가 줄어드는 것을 최대한 방지해야 한다.

한편, 셀 전류가 줄어드는 요인 중에 하나는 이웃하는 비트라인과의 크로스 커플링(cross coupling)의 영향으로 메모리 셀의 액티브(active) 영역이 줄어드는 것이다.

이에 대해서 보다 상세히 설명하면 다음과 같다.

도 4는 도3의 독출동작을 실시하는 동안의 메모리 셀의 액티브 영역을 나타낸다.

상기 도3에서 독출동작을 실시할 때, 오드 비트라인(BLo)을 선택하여 프리차지를 시키고 이븐 비트라인(BLe)은 0V를 인가한다.

도 4는 선택된 워드라인(Sel WL)에 연결된 메모리 셀들 중 일부를 나타낸 것이다.

이때, 오드 비트라인(BLo)에 연결된 메모리 셀(Cell 1)의 주변의 이븐 비트라인(BLe)에 연결되는 메모리 셀(Cell 2, Cell 3)의 액티브 영역이 0V가 되면 메모리 셀(Cell 1)과의 크로스 커플링(cross coupling)이 발생된다. 이에 따라서 메모리 셀(Cell 1)의 액티브(active) 영역이 줄어들게 된다.

메모리 셀(Cell1)의 액티브 영역이 줄어들면, 실제 채널(CH1)이 채널(CH2)로 좁아지게 되고, 이에 따라 액티브 영역의 셀 전류가 줄어들게 된다.

이와 같이 데이터 독출동작에서 이웃하는 비트라인을 0V로 만드는 경우 선택된 비트라인에 연결된 메모리 셀(Cell1)의 액티브 영역이 좁아지고, 이로 인해서 셀 전류가 작아진다. 이런 문제를 해결하기 위하여 본 발명의 실시 예와 같은 독출 방법을 사용할 수 있다.

도 5는 본 발명의 제 1 실시 예에 따른 독출 동작을 설명하기 위한 동작 순서도이다.

도 5의 독출 동작은 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍마다 페이지 버퍼에 연결되는 구조에 적용되는 독출 방법이고, 하기의 독출 동작을 설명할 때, 제 1 워드라인(WL1) 및 오드 비트라인(BLo)들이 선택되었다고 가정하기로 한다.

도 5를 참조하면, 독출 명령과 어드레스가 입력되고(S501), 독출동작이 시작되면 먼저 선택된 오드 비트라인(BLo)들을 프리차지한다(S503).

상기 오드 비트라인(BLo)들의 프리차지를 위해서 페이지 버퍼(PB)의 프리차지부(230)가 센싱노드(SO)를 프리차지한다.

그리고 오드 비트라인 선택신호(BLSo)를 제 1 센싱전압(V1)으로 인가하면, 제2 NMOS 트랜지스터(N2)가 턴온된다. 그리고 선택된 워드라인(Sel WL)인 제 1 워드라인(WL1)에는 독출전압(Vread)을 인가하고, 나머지 비선택된 워드라인들(Unsel WLs)에는 패스전압(Vpass)을 인가한다.

또한, 소오스 선택 라인 및 드레인 선택 라인에는 4.5V를 인가하여 소오스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)를 턴온 시킨다. 그리고 공통 소오스 라인(SL)에는 0V를 인가한다.

상기와 같이 전압을 인가하면, 오드 비트라인(BLo)들의 전압은 선택된 메모리 셀의 문턱전압에 의해서 'V1-Vt'가 되거나, 0V가 된다.

만약 선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 높으면, 선택된 메모리 셀은 턴오프 된다. 따라서 제 2 워드라인(WL2)에 연결된 메모리 셀의 채널로부터 오드 비트라인(BLo)까지 'V1-Vt'로 프리차지된다.

반면에 선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 낮다면, 선택된 메모리 셀은 턴온 되고, 오드 비트라인(BLo)은 0V로 디스 차지된다.

오드 비트라인들을 선택하여 프리차지 동작이 완료되면, 이븐 비트라인들(BLe), 즉 비선택된 비트라인의 프리차지를 진행한다(S505).

이븐 비트라인(BLe)을 프리차지하는 방법으로는 두 가지 방법을 선택할 수 있다.

먼저, 선택된 워드라인인 제 1 워드라인(WL1)에는 독출전압(Vread)을 인가하고, 비선택된 워드라인들(Unsel WLs)들에는 패스전압(Vpass)을 인가한다. 그리고 드레인 선택 라인(DSL)에는 4.5V를 인가하고, 소오스 선택 라인(SSL)은 0V를 인가하여, 드레인 선택 트랜지스터(DST)는 턴온 시키고, 소오스 선택 트랜지스터(SST)는 턴 오프 시킨다.

그리고 상기 오드 비트라인(BLo)을 프리차지할 때와 마찬가지로 센싱노드(SO)를 프리차지한 후, 이븐 비트라인 선택신호(BLSe)를 제 1 센싱전압(V1) 또는 그보다 높은 전압으로 인가하여 이븐 비트라인(BLe)을 프리차지시킨다.

또 다른 방법으로는 상기 센싱노드(SO)를 통한 프리차지 방법이 아니라, 가변 전압(VIRPWR)을 프리차지 전압으로 인가하고, 이븐 디스차지 신호(DISCHe)를 하이 레벨로 인가하여 이븐 비트라인(BLe)을 프리차지시키는 방법을 사용할 수 있다.

비선택된 비트라인인 이븐 비트라인(BLe)을 프리차지한 후에는, 오드 비트라인(BLo)의 전압을 센싱하고, 데이터를 래치한 후, 래치된 데이터를 외부로 출력한다(S507, S509).

상기 오드 비트라인(BLo)의 전압을 센싱하고 데이터를 래치하고, 외부로 출력하는 동작은 상기 도 3의 단계305 및 단계509와 동일하게 실시된다.

이상에서 도 5를 참고하여 설명한 바와 같이 독출을 실시하는 경우에는, 선택된 비트라인 전압을 센싱할 때, 셀 커런트가 줄어드는 것을 방지할 수 있다.

도 6은 도 5와 같은 독출 동작을 실시하는 경우의 메모리 셀의 액티브 영역을 나타낸다.

도 6을 참조하면, 본 발명의 실시 예에 따라 선택된 오드 비트라인(BLo)에 연결된 메모리 셀(Cell 1)과 이웃하는 이븐 비트라인(BLe)에 연결된 메모리 셀(Cell 2, Cell 3)을 나타낸 것이다.

각각의 메모리 셀들(Cell 1 내지 Cell 3)은 액티브 영역(active)의 위에 플로팅 게이트(FG)들이 형성되고, 플로팅 게이트(FG)의 위에 컨트롤 게이트(CG)가 형성되어 있는 구조이다.

도 5에서 설명한 바에 따라, 이븐 비트라인(BLe)에 연결되는 메모리 셀(Cell 2, 3)의 액티브 영역에는 독출전압보다 큰 채널전압(Vc)이 인가된다. 그리고 오드 비트라인(BLo)에 연결되는 메모리 셀(Cell 1)의 액티브 영역에는 독출전압(Vread) 또는 그보다 낮은 채널전압이 인가된다. 이에 따라 이븐 비트라인(BLe)에 의한 크로스 커플링이 발생되지 않기 때문에 메모리 셀(Cell1)의 액티브 영역에 디플리션이 발생되지 않아서 채널(CH1)이 좁아지지 않는다. 이에 따라서 메모리 셀(Cell1)에 흐르는 셀 전류가 줄어들지 않는다.

따라서 단계 S507의 오드비트라인(BLo) 전압을 센싱할 때, 셀 전류가 작아지지 않아서 정상적으로 전압 센싱을 하고, 독출 데이터를 래치할 수 있다.

한편, 상기의 도 5 및 도6과 같이 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍마다 페이지 버퍼가 연결되는 구조가 아니라, 하나의 비트라인 마다 페이지 버퍼가 연결되는 구조인 경우에는 다음과 같이 독출 동작이 실시될 수 있다.

도 7은 본 발명의 제 2 실시 예에 따른 독출 동작을 설명하기 위한 도면이다.

도 7을 참조하면, 하나의 비트라인마다 페이지 버퍼가 연결되는 경우에는, 독출을 실시할 때, 상기의 도 5와 같이 선택되는 비트라인 및 비선택되는 비트라인으로 비트라인이 구분될 필요가 없다.

다만 본 발명의 제 2 실시 예에서는 비트라인의 전압을 프리차지 할때, 소오스 선택 트랜지스터를 턴오프 시켜 셀 스트링의 채널을 프리차지 시키는 과정을 실시한다.

즉, 독출 명령 및 독출을 실시한 어드레스 정보가 입력되고(S701), 독출 동작이 본격적으로 시작되면 먼저 비트라인의 프리차지 동작이 실시된다(S703).

앞서 설명한 바와 같이 하나의 비트라인마다 페이지 버퍼가 연결되어 있으므로, 모든 비트라인이 한번에 선택된다. 그리고 선택된 워드라인(Sel WL)에는 독출전압(Vread)이 인가되고, 비선택된 워드라인(Unsel WL)에는 패스전압(Vpass)을 인가한다. 또한 본 발명의 제 2 실시 예에 따라 소오스 선택 라인(SSL)에 0V를 인가하여 소오스 선택 트랜지스터를 턴오프 시킨다. 물론 드레인 선택 라인(DSL)에는 4.5V의 전압을 인가하여 드레인 선택 트랜지스터는 턴온 시킨다.

그리고 모든 비트라인에는 페이지 버퍼의 센싱노드(SO) 또는 가변 전압에 의한 프리차지전압이 인가된다.

이에 따라서 소오스 선택 트랜지스터가 턴오프 되어 있으므로 비트라인에 인가되는 프리차지 전압이 셀 스트링에 프리차지된다.

비트라인을 프리차지한 후에는, 선택된 메모리 셀의 프로그램 상태에 따라 비트라인의 전압을 변경시키는 이벨류에이션을 실시한다(S705).

비트라인 이벨류에이션을 실시할 때는 소오스 선택 라인(SSL)에 인가하는 전압을 0V 에서 4.5V로 변경하여 소오스 선택 트랜지스터를 턴온 시킨다.

선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 높다면 해당 메모리 셀은 턴오프 될 것이고, 선택된 메모리 셀의 문턱전압이 독출전압(Vread)보다 낮다면 해당 메모리 셀은 턴 온 될 것이다. 이에 따라서 비트라인에 프리차지된 전압이 그대로 유지되거나, 소오스 선랙 라인을 통해서 공통 소오스 라인쪽으로 디스차지되는 이벨류에이션이 실시된다.

비트라인 이벨류에이션 이후에는, 비트라인의 전압을 센싱하여, 독출되는 데이터를 래치하고(S707), 래치된 독출 데이터를 출력하는(S709), 동작이 실시된다.

상기와 같이 하나의 비트라인마다 페이지 버퍼가 연결되는 경우에, 독출 동작은 일반적인 방식과 매우 유사하고, 다만 비트라인을 프리차지할때 소오스 선택 트랜지스터를 턴오프 시켜 셀 스트링의 채널을 프리차지 시킴으로써 액티브 영역이 줄어드는 것을 방지할 수 있고, 이에 따라 셀 전류가 줄어들지 않게 할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

110 : 메모리 셀 어레이 120 : 제어회로
130 : 전압 공급 회로 140 : X 디코더
150 : 페이지 버퍼 그룹 160 : Y 디코더
170 : IO 회로

Claims

독출 명령에 따라 이븐 또는 오드 비트라인들을 선택하고, 선택된 비트라인들에 프리차지 전압을 제공하여 프리차지하는 단계;
상기 선택된 비트라인에 연결된 선택된 메모리 셀들의 문턱전압에 따라 상기 선택된 비트라인의 전위를 변경시키는 단계;
상기 선택된 비트라인들을 제외한 비선택된 비트라인들에 프리차지 전압을 제공하여 프리차지하는 단계; 및
상기 선택된 비트라인의 전위에 따른 독출 데이터를 센싱하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 1항에 있어서,
상기 선택된 비트라인의 전위를 변경시키는 단계는,
상기 이븐 및 오드 비트라인들에 연결된 드레인 선택 트린지스터들 및 소오스 선택 트랜지스터들을 턴온시키고, 상기 소오스 선택 트랜지스터들이 연결되는 공통 소오스 라인에 접지전압을 인가하는 단계;
상기 선택된 메모리 셀들이 연결되는 워드라인에 독출전압을 인가하는 단계;
비선택된 메모리 셀들이 연결되는 비선택된 워드라인들에 패스전압을 인가하는 단계; 및
상기 선택된 비트라인에 연결되는 페이지 버퍼의 센싱노드를 프리차지시킨 후, 상기 센싱노드와 상기 선택된 비트라인을 연결하는 단계를 포함하는 반도체 메모리 장치.
제 2항에 있어서,
상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우, 상기 선택된 비트라인은 프리차지 전위가 유지되고,
상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우, 상기 선택된 비트라인의 전위가 디스차지되는 반도체 메모리 장치의 동작 방법.
제 2항에 있어서,
상기 비선택된 비트라인에 프리차지 전압을 제공하는 단계는,
상기 드레인 선택 트랜지스터들을 턴온 시키고, 소오스 선택 트랜지스터들을 턴오프 시키는 단계;
상기 선택된 메모리 셀들이 연결되는 워드라인에 독출전압을 인가하는 단계;
비선택된 메모리 셀들이 연결되는 비선택된 워드라인들에 패스전압을 인가하는 단계; 및
상기 비선택된 비트라인에 연결되는 페이지 버퍼의 센싱노드를 프리차지 시킨 후, 상기 센싱노드와 상기 비선택된 비트라인을 연결하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 2항에 있어서,
상기 비선택된 비트라인에 프리차지 전압을 제공하는 단계는,
상기 드레인 선택 트랜지스터를 턴온 시키고, 상기 소오스 선택 트랜지스터를 턴 오프시키는 단계;
상기 선택된 메모리 셀들이 연결되는 워드라인에 독출전압을 인가하는 단계;
비선택된 메모리 셀들이 연결되는 비선택된 워드라인들에 패스전압을 인가하는 단계; 및
상기 비선택된 비트라인에 연결되는 페이지 버퍼로 입력되는 가변전압을 상기 비선택된 비트라인으로 제공하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 비선택된 비트라인에 연결된 메모리 셀들의 액티브 영역에는 상기 독출전압보다 높은 채널 전압이 인가되는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 선택된 비트라인에 연결된 상기 선택된 메모리 셀들의 액티브 영역에는 상기 독출전압 또는 그보다 낮은 채널 전압이 인가되는 반도체 메모리 장치의 동작 방법.
독출 명령에 따라 셀 스트링들의 소오스 선택 트랜지스터들을 턴오프시키는 단계;
상기 셀 스트링들에 연결되는 비트라인에 프리차지 전압을 제공하여 프리차지하는 단계;
상기 셀 스트링들의 소오스 선택 트랜지스터들을 턴온 시키는 단계;
상기 셀 스트링들에 각각 포함된 선택된 메모리 셀의 문턱전압에 따라 상기 비트라인의 전위를 변경시키는 단계; 및
상기 비트라인들의 전압에 따른 독출 데이터를 센싱하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 비트라인들을 프리차지하는 단계와 상기 비트라인의 전위를 변경시키는 단계를 실시하는 동안,
상기 선택된 메모리 셀이 연결되는 워드라인에 독출 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 비트라인들을 프리차지하는 단계는
상기 셀 스트링들 각각에 연결된 페이지 버퍼의 감지 노드를 프리차지하는 단계;
상기 셀 스트링의 드레인 선택 트랜지스터를 턴온시켜 상기 셀 스트링들 각각에 연결된 페이지 버퍼의 프리차지된 감지 노드와 상기 비트라인을 연결하여 상기 비트라인을 프리차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 비트라인들을 프리차지하는 단계는
상기 셀 스트링의 드레인 선택 트랜지스터를 턴온시켜 상기 셀 스트링들 각각에 연결된 페이지 버퍼로 입력되는 가변전압을 상기 비트라인으로 제공하여 상기 비트라인들을 프리차지하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 비트라인의 전위를 변경시키는 단계는
상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 높은 경우, 상기 비트라인은 프리차지된 전위가 유지되고,
상기 선택된 메모리 셀의 문턱전압이 상기 독출전압보다 낮은 경우, 상기 비트라인의 전위가 디스차지되는 반도체 메모리 장치의 동작 방법.