KR101179463B1 - 플래시 메모리 장치 및 그의 동작 방법 - Google Patents

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    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

다수의 메모리 셀을 구비하는 플래시 메모리 장치에 관한 것으로, 비트 라인과 소오스 라인 사이에 다수의 메모리 셀이 직렬 연결된 메모리 셀 스트링, 상기 비트 라인의 프리차징 동작 및 데이터 센싱 동작을 수행하기 위한 페이 버퍼, 및 상기 프리차징 동작 이전에 상기 소오스 라인을 통해 예정된 전원 전압을 공급하기 위한 전원 공급부를 구비하는 플래시 메모리 장치를 제공한다.

Description

플래시 메모리 장치 및 그의 동작 방법{FLASH MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 메모리 셀을 구비하는 플래시 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터가 보존되느냐 마느냐이다. 다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀(memory cell)에 저장된 데이터가 보존되지 않으며, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리프레시 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 이러한 리프레시 동작이 필요 없다. 이러한 비휘발성 메모리 장치는 저전력화 및 고집적화에 적합하기 때문에 요즈음 데이터를 저장하기 위한 저장 매체로 널리 사용되고 있다.
한편, 비휘발성 메모리 장치 중 하나인 플래시 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 셀을 구비하고 있으며, 이 다수의 메모리 셀은 직렬 접속되어 하나의 셀 스트링(cell string)을 구성한다.
일반적으로, 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 이레이징 동작(erasing operation)을 수행하며, 이러한 동작을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그램 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 이레이징 동작은 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 메모리 셀에 '0' 또는 '1' 의 데이터를 저장하고, 리드 동작시 플로팅 게이트에 축적된 전자의 양을 센싱하여 그 결과에 따라 '0' 또는 '1' 의 데이터를 판단한다.
한편, 위에서 설명하였듯이 하나의 메모리 셀에는 '0' 또는 '1' 의 데이터가 저장된다. 즉, 하나의 메모리 셀에는 하나의 비트 데이터가 저장되며 이 메모리 셀을 싱글 레벨 셀(single level cell)이라 한다. 요즘에는 하나의 메모리 셀에 하나 이상의 비트 데이터를 저장하는 방식이 채택되고 있으며, 이 메모리 셀을 멀티 레벨 셀(multi level cell)이라 한다. 싱글 레벨 셀의 경우 메모리 셀에 저장된 '0', '1' 의 데이터를 판단하기 위하여 하나의 판단 전압인 싱글 문턱 전압(single threshold voltage)이 필요하며, 멀티 레벨 셀의 경우 메모리 셀에 저장된 예컨대, '00', '01', '10', '11' 의 데이터를 판단하기 위하여 다수의 판단 전압인 멀티 문턱 전압(multi threshold voltage)이 필요하다.
도 1 은 일반적인 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 1 을 참조하면, 플래시 메모리 장치는 셀 스트링(ST)을 다수 개 포함하는 메모리 셀 블록(110)과, 공통 소오스 라인(CSL)을 동작 구간에 따라 공급 전원 전압(VDD) 또는 접지 전원 전압(VSS)으로 구동하기 위한 소오스 라인 구동부(120), 및 해당 비트 라인(BL)에 대한 프리차징 동작과 데이터 센싱 동작을 수행하기 위한 페이지 버퍼(130)를 구비하며, 비트 라인 선택 신호(BL_SEL)에 응답하여 비트 라인(BL)과 페이지 버퍼(130)를 연결해 주기 위한 NMOS 트랜지스터(NM)를 구비한다.
일반적으로 플래시 메모리 장치는 다수의 워드 라인(WL0, WL1, ... WLn)에 프로그래밍 전압을 인가하여 원하는 데이터를 해당 메모리 셀에 저장한다. 이때, 워드 라인(WL0, WL1, ... WLn)에 인가되는 프로그래밍 전압은 ISPP(Increasement Step Pulse Program) 방식으로 인가된다. 여기서, ISPP 방식이란 프로그래밍 동작시 선택된 워드 라인에 예정된 1차 프로그래밍 전압을 인가하고 이후 이보다 높은 2차 프로그래밍 전압을 인가하는 방식으로, 프로그래밍 전압은 이러한 ISPP 방식을 통해 계단 형태의 전압 레벨을 가지게 된다.
이어서, 프로그래밍 동작은 베리파이 동작을 수반한다. 즉, 플래시 메모리 장치는 프로그래밍 동작 중간 중간에 베리파이 동작을 수행하여 원하는 데이터가 해당 메모리 셀에 제대로 저장됐는지를 판단하고, 모든 메모리 셀에 원하는 데이터가 저장된 이후에 비로소 리드 동작을 수행한다.
이상적으로 원하는 데이터가 메모리 셀에 저장되었음을 확인한 베리파이 동작시 비트 라인(BL)에 흐르는 비트 라인 전류(I_BL)와 이 메모리 셀에 대한 리드 동작시 비트 라인(BL)에 흐르는 비트 라인 전류(I_BL)는 서로 동일해야 한다. 하지만, 실질적으로는 베리파이 동작시 비트 라인 전류(I_BL)와 리드 동작시 비트 라인 전류(I_BL)는 서로 다르게 된다. 이는 공통 소오스 라인(CSL)의 Bouncing, BPD(Back Pattern Dependency), 간섭(interference), 및 온도 등에 기인하는 것이다.
도 2 내지 도 5 는 도 1 의 비트 라인 전류(I_BL)의 전류 변화를 설명하기 위한 도면이다. 참고로, 비트 라인 선택 신호(BL_SEL)는 프리차징 동작시 'V1'에 대응하는 전압 레벨을 가지게 되며, 베리파이 동작 및 쓰기 동작시 'V1' 보다 낮은 전압 레벨인 'V2'에 대응하는 전압 레벨을 가지게 된다. 이어서, 설명의 편의를 위하여 베리파이 동작시 비트 라인 전류(I_BL)를 'I_BL_VE' 로 도시하기로 하고, 리드 동작시 비트 라인 전류(I_BL)를 'I_BL_RD' 로 도시하기로 한다.
도 2 는 이상적인 경우에 대응하는 베리파이 동작시 비트 라인 전류(I_BL_VE)와 리드 동작시 비트 라인 전류(I_BL_RD)의 변화량이다. 도 2 에서 볼 수 있듯이 베리파이 동작시 비트 라인 전류(I_BL_VE)와 리드 동작시 비트 라인 전류(I_BL_RD)의 변화량은 서로 동일하다.
다음으로, 도 3 은 공통 소오스 라인(CSL)의 Bouncing 이 반영된 경우이다. 도 3 에서 볼 수 있듯이 리드 동작시 비트 라인 전류(I_BL_RD)는 베리파이 동작시 비트 라인 전류(I_BL_VE)보다 높아진다. 도 4 는 Bouncing, BPD(Back Pattern Dependency)가 반영된 경우이다. 도 4 에서 볼 수 있듯이 리드 동작시 비트 라인 전류(I_BL_RD)는 베리파이 동작시 비트 라인 전류(I_BL_VE)보다 낮아진다. 도 5 는 간섭(interference)이 반영된 경우이다. 도 5 역시 도 4 와 마찬가지로 비트 라인 전류(I_BL)가 베리파이 동작시 비트 라인 전류(I_BL_VE)보다 낮아지는 것을 볼 수 있다.
도 3 내지 도 5 와 같은 현상이 발생하는 가장 큰 이유는 다수의 메모리 셀에 저장된 데이터의 상태에 따라 공통 소오스 라인(CSL)을 통해 흐르는 전류의 량이 달라지기 때문이다. 다시 말하면, 페이지 버퍼(130)를 이용하여 동일한 데이터가 저장된 두 개의 메모리 셀에 대한 리드 동작을 각각 수행하는 경우 다수의 메모리 셀에 저정된 데이터의 상태에 따라 공통 소오스 라인(SCL)을 통해 싱킹되는 전류량은 서로 다르게 된다.
도 6 은 도 1 의 플래시 메모리 장치의 리드 동작 파형을 설명하기 위한 파형도이다.
도 6 을 참조하면, 플래시 메모리 장치는 모든 메모리 셀의 베리파이 동작이 완료된 이후 리드 동작을 수행한다. 여기서, 리드 동작은 비트 라인(BL)을 프리차징 하기 위한 프리차징 구간(T1)과, 프리차징된 비트 라인(BL)을 이벨루션하기 위한 이벨루션 구간(T2)과, 비트 라인(BL)의 전압 레벨을 감지하기 위한 센싱 구간(T3)을 포함한다. 참고로, 이벨루션 구간(T2)은 비트 라인(BL)에 프리차징된 전하가 공통 소오스 라인(CSL)을 통해 접지 전원 전압(VSS)단으로 싱킹되는 구간을 의미하며, 이때, 제2 제어 신호(CTR2)는 활성화된다.
도면에서 볼 수 있듯이, 리드 동작시 비트 라인 전류(I_BL_RD)는 도 3 내지 도 5 와 같은 이유로 서로 달라진다. 리드 동작시 비트 라인 전류(I_BL_RD)가 달라진다는 것은 메모리 셀의 데이터 분포도가 달라진다는 것을 의미하며, 이는 곧 리드 동작시 페이지 퍼버(130)가 원하는 데이터의 센싱 동작을 수행할 수 없음을 의미한다.
본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로,다수의 메모리 셀의 상태가 반영되는 제1 프리차징 동작과 비트 라인을 프리차징하기 위한 제2 프리차징 동작을 수행할 수 있는 플래시 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 플래시 메모리 장치는, 비트 라인과 소오스 라인 사이에 다수의 메모리 셀이 직렬 연결된 메모리 셀 스트링; 상기 비트 라인의 프리차징 동작 및 데이터 센싱 동작을 수행하기 위한 페이 버퍼; 및 상기 프리차징 동작 이전에 상기 소오스 라인을 통해 예정된 전원 전압을 공급하기 위한 전원 공급부를 구비한다.
특히, 상기 비트 라인의 이벨루션 동작시 상기 소오스 라인을 접지 전원 전압으로 구동하기 위한 소오스 라인 구동부를 더 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 플래시 메모리 장치는, 비트 라인과 소오스 라인 사이에 다수의 메모리 셀이 직렬 연결된 메모리 셀 스트링; 상기 비트 라인의 프리차징 동작 및 데이터 센싱 동작을 수행하기 위한 페이 버퍼; 동작 구간에 따라 해당 전원 전압을 다중화하여 출력하기 위한 전원 다중화부; 및 인에이블 신호에 응답하여 상기 전원 다중화부의 출력 전압을 상기 소오스 라인으로 전달하기 위한 전원 전달부를 구비한다.
특히, 상기 인에이블 신호는 상기 다수의 제어 신호의 활성화 구간에 응답하여 활성화되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 플래시 메모리 장치의 동작 방법은, 다수의 메모리 셀의 상태를 반영하여 비트 라인을 제1 프리차징하는 단계; 상기 비트 라인을 예정된 시간 동안 제2 프리차징하는 단계; 상기 비트 라인을 접지 전원 전압으로 이벨루션하는 단계; 및 상기 비트 라인을 센싱하는 단계를 포함한다.
특히, 상기 제1 프리차징하는 단계는 상기 다수의 메모리 셀에 연결된 소오스 라인을 구동하여 상기 비트 라인을 프리차징하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 다수의 메모리 셀의 상태가 반영되는 제1 프리차징 동작과 비트 라인을 프리차징하기 위한 제2 프리차징 동작을 수행함으로써, 리드 동작시 예정된 데이터에 대응하는 비트 라인 전류를 항상 일정하게 제어하는 것이 가능하다.
본 발명은 리드 동작시 예정된 데이터에 대응하는 비트 라인 전류를 항상 일정하게 제어해 줌으로써, 메모리 셀에 저장된 데이터가 정확하게 반영된 전류 량을 정확하게 센싱할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면.
도 2 내지 도 5 는 도 1 의 비트 라인 전류(I_BL)의 전류 변화를 설명하기 위한 도면.
도 6 은 도 1 의 플래시 메모리 장치의 리드 동작 파형을 설명하기 위한 파형도.
도 7 은 본 발명의 제1 실시 예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면.
도 8 은 도 7 은 플래시 메모리 장치의 리드 동작 파형을 설명하기 위한 파형도.
도 9 는 도 7 의 전원 공급부(740)의 다른 실시 예를 설명하기 위한 회로도.
도 10 은 본 발명의 제2 실시 예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 7 은 본 발명의 제1 실시 예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 도면이다.
도 7 을 참조하면, 플래시 메모리 장치는 셀 스트링(ST)을 다수 개 포함하는 메모리 셀 블록(710)과, 공통 소오스 라인(CSL)을 동작 구간에 따라 제1 및 제2 제어 신호(CTR1, CTR2)에 응답하여 공급 전원 전압(VDD) 또는 접지 전원 전압(VSS)으로 구동하기 위한 소오스 라인 구동부(720), 및 해당 비트 라인(BL)에 대한 프리차징 동작과 데이터 센싱 동작을 수행하기 위한 페이지 버퍼(730)를 구비하며, 비트 라인 선택 신호(BL_SEL)에 응답하여 비트 라인(BL)과 페이지 버퍼(730)를 연결해 주기 위한 NMOS 트랜지스터(NM)를 구비한다. 여기서, 셀 스트링(ST)은 다수의 메모리 셀과, 드레인 선택 신호(DSL)에 응답하여 비트 라인(BL)과 다수의 메모리 셀을 연결하기 위한 NMOS 트랜지스터, 및 소오스 선택 신호(SSL)에 응답하여 다수의 메모리 셀과 공통 소오스 라인(CSL)을 연결하기 위한 NMOS 트랜지스터를 구비한다.
이어서, 본 발명의 제1 실시 예에 따른 플래시 메모리 장치는 비트 라인(BL)의 프리차징 동작 이전에 공통 소오스 라인(CSL)을 통해 예정된 전원 전압(V_X)을 공급하기 위한 전원 공급부(740)를 구비한다.
전원 공급부(740)는 공통 소오스 라인(CSL)과 예정된 전원 전압(V_X)단 사이에 소오스-드레인이 연결되고 제3 제어 신호(CTR3)를 게이트로 입력받는 NMOS 트랜지스터로 구성될 수 있으며, 제3 제어 신호(CTR3)가 활성화되는 경우 공통 소오스 라인(CSL)은 예정된 전원 전압(V_X)이 인가된다. 여기서, 제3 제어 신호(CTR3)의 활성화 구간은 경우에 따라 달라질 수 있으며, 특히, 메모리 셀의 개수에 대응할 수 있다. 즉, 메모리 셀의 개수가 많은 경우 제3 제어 신호(CTR3)의 활성화 구간을 길게 제어될 수 있으며, 반대로 메모리 셀의 개수가 적은 경우 제3 제어 신호(CTR3)의 활성화 구간은 짧게 제어될 수도 있다.
본 발명의 제1 실시 예에 따른 플래시 메모리 장치는 모든 메모리 셀에 데이터가 프로그래밍된 이후에 기존의 리드 동작에 대응하는 프리차징 동작(이하, '제2 프리차징 동작'이라 칭함) 이전에 메모리 셀의 상태를 비트 라인(BL)에 반영하기 위한 프리차징 동작(이하, '제1 프리차징 동작'이라 칭함)을 수행하는 것이 가능하다. 즉, 전원 공급부(740)는 리드 동작시 비트 라인(BL)을 프리차징하기 위한 제2 프리차징 동작 이전에 활성화되어 공통 소오스 라인(CSL)을 예정된 전원 전압(V_X)으로 구동한다. 따라서, 비트 라인(BL)은 제1 프리차징 동작을 통해 다수의 메모리 셀의 상태에 대응하는 전압으로 프리차징되며, 결과적으로 비트 라인(BL)은 제1 프리차징 동작을 통해 다수의 메모리 셀의 상태가 반영된다.
도 8 은 도 7 은 플래시 메모리 장치의 리드 동작 파형을 설명하기 위한 파형도이다.
도 7 및 도 8 을 참조하면, 플래시 메모리 장치는 모든 메모리 셀의 베리파이 동작이 완료된 이후 리드 동작을 수행한다. 여기서, 본 발명의 제1 실시 예에 따른 리드 동작은 전원 공급부(740)에 의하여 비트 라인(BL)을 예정된 전원 전압(V_X)으로 프리차징 하기 위한 제1 프리차징 구간(T1)과, 비트 라인(BL)을 'V1' 전압 레벨로 프리차징 하기 위한 제2 프리차징 구간(T2)과, 프리차징된 비트 라인(BL)을 이벨루션하기 위한 이벨루션 구간(T3)과, 비트 라인(BL)의 전압 레벨을 감지하기 위한 센싱 구간(T3)을 포함한다.
본 발명의 제1 실시 예에 따른 제1 프리차징 구간(T1)에서는 드레인 선택 신호(DSL)와 소오스 선택 신호(SSL)가 활성화되며, 제3 제어 신호(CTR3)도 활성화된다. 따라서, 비트 라인(BL)의 다수의 메모리 셀의 상태에 대응하여 프리차징 동작을 수행한다. 이어서, 제2 프리차징 구간(T2)과 이벨루션 구간(T3), 및 센싱 구간(T3)은 기존과 동일하기 때문에 그 설명을 생략하기로 한다.
도 8 에서 볼 수 있듯이, 제1 프리차징 구간(T1)에서 비트 라인(BL)은 메모리 셀의 상태에 따라 초기 프리차징 레벨이 달라진다. 따라서, 제2 프리차징 구간(T2)에서 프리차징되는 전압 레벨 역시 달라진다. 이어서, 프리차징된 비트 라인(BL)은 메모리 셀의 상태에 따라 싱킹 전류가 달라지며, 결국, 센싱 구간(T3)에서는 메모리 셀의 상태와 상관없이 동일한 전압 레벨을 가지게 된다. 즉, 리드 동작시 비트 라인 전류는 메모리 셀의 상태와 상관없이 동일한 전압레벨을 가지게 되며, 이는 곧 리드 동작시 페이지 버퍼(730)가 원하는 데이터를 입력받아 센싱 동작을 수행함을 의미한다.
한편, 도 7 에 도시된 본 발명의 제1 실시 예의 경우 제3 제어 신호(CTR3)에 응답하여 하나의 예정된 전원 전압(V_X)으로 공통 소오스 라인(SCL)을 프리차징 하는 것을 일례로 하였다. 하지만, 본 발명은 서로 전압 레벨을 가지는 다른 다수의 예정된 전원 전압으로 공통 소오스 라인(SCL)을 프리차징 하는 것이 가능하다.
도 9 는 도 7 의 전원 공급부(740)의 다른 실시 예를 설명하기 위한 회로도이다.
도 9 를 참조하면, 전원 공급부(740)는 공통 소오스 라인(CSL)과 제1 예정된 전원 전압(V_X1)단 사이에 소오스-드레인 경로를 형성하고 'CTR3_1' 제3 제어 신호를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 공통 소오스 라인(CSL)과 제2 예정된 전원 전압(V_X2)단 사이에 소오스-드레인 경로를 형성하고 'CTR3_2' 제3 제어 신호를 게이트로 입력받는 제2 NMOS 트랜지스터(NM2)와, 공통 소오스 라인(CSL)과 제3 예정된 전원 전압(V_X3)단 사이에 소오스-드레인 경로를 형성하고 'CTR3_3' 제3 제어 신호를 게이트로 입력받는 제3 NMOS 트랜지스터(NM3)를 구비한다. 여기서, 제1 내지 제3 예정된 전원 전압(V_X1, V_X2, V_X3)은 서로 다른 전원 전압 레벨을 갖는다.
한편, 'CTR3_1', 'CTR3_2', 'CTR3_3' 제3 제어 신호는 이벨루션 동작시 활성화되는 신호로서, 'CTR3_1', 'CTR3_2', 'CTR3_3' 제3 제어 신호 중 어느 하나가 활성화되면 제1 내지 제3 예정된 전원 전압(V_X1, V_X2, V_X3) 중 활성화된 제어 신호에 대응하는 예정된 전원 전압이 공통 소오스 라인(CSL)에 인가된다.
본 발명의 제2 실시 예에 따른 전원 공급부(740)는 'CTR3_1', 'CTR3_2', 'CTR3_3' 제3 제어 신호에 응답하여 공통 소오스 라인(CSL)에 구동되는 예정된 전원 전압을 다중화함으로써, 공통 소오스 라인(CSL)에 인가되는 전원 전압의 전압 레벨을 조절하는 것이 가능하다.
도 10 은 본 발명의 제2 실시 예에 따른 플래시 메모리 장치의 일부 구성을 설명하기 위한 회로도이다. 도 10 의 제2 실시 예는 도 7 의 제1 실시 예의 소오스 라인 구동부(720)와 전원 공급부(740) 대신에 전원 다중화 구동부(1010)를 구비한다.
도 10 을 참조하면, 전원 다중화 구동부(1010)는 동작 구간에 따라 인에이블 신호(EN)와 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 응답하여 공통 소오스 라인(CSL)을 해당 전원 전압으로 구동하기 위한 것으로, 전원 전달부(1011)와, 전원 다중화부(1012)를 구비한다.
전원 전달부(1011)는 인에이블 신호(EN)에 응답하여 전원 다중화부(1012)의 출력 전압을 공통 소오스 라인(CSL)으로 전달하고, 전원 다중화부(1012)는 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)에 응답하여 공급 전원 전압(VDD)과, 접지 전원 전압(VSS), 및 예정된 전원 전압(V_X)을 다중화하여 선택적으로 출력한다. 여기서, 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)는 도 7 의 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3)와 동일하며, 인에이블 신호(EN)는 제1 내지 제3 제어 신호(CTR1, CTR2, CTR3) 중 어느 하나가 활성화되는 경우 활성화되는 신호이다.
따라서, 공통 소오스 라인(CSL)은 제1 제어 신호(CTR1)에 응답하여 공급 전원 전압(VDD)을 전달받으며, 제2 제어 신호(CTR2)에 응답하여 접지 전원 전압(VSS)을 전달받으며, 제3 제어 신호(CTR3)에 응답하여 예정된 전원 전압(V_X)을 전달받는다. 즉, 제2 실시 예는 제1 실시 예와 동일한 동작을 수행하는 것이 가능하다.
본 발명의 제2 실시 예와 같은 구성에서는 공통 소오스 라인(CSL)에 반영되는 로딩을 최소화하는 것이 가능하다. 다시 말하면, 도 1 의 경우 공통 소오스 라인(CSL)에 셀 스트링을 제외하고 두 개의 NMOS 트랜지스터가 연결되어 있지만, 도 10 의 제2 실시 예의 경우 공통 소오스 라인(CSL)에 한 개의 NMOS 트랜지스터가 연결되는 것을 볼 수 있다. 이는 제2 실시 예의 공통 소오스 라인(CSL)에 반영되는 로딩이 최소화될 수 있음을 의미한다.
전술한 바와 같이, 본 발명의 제1 및 제2 실시 예에 따른 플래시 메모리 장치는 비트 라인(BL)을 프리차징하기 위한 제2 프리차징 동작 이전에 다수의 메모리 셀의 상태가 반영되는 제1 프리차징 동작을 수행함으로써, 제2 프리차징 동작 이전에 다수의 메모리 셀의 상태에 대응하는 전압 레벨로 비트 라인(BL)을 프리차징하는 것이 가능하다. 결국, 이렇게 프리차징된 비트 라인(BL)은 센싱 구간에서 메모리 셀의 상태와 상관없이 프로그래밍된 데이터에 대응하는 동일한 전압 레벨을 가진다. 이는 페이지 버퍼가 메모리 셀에 프로그래밍된 데이터를 제대로 입력받았음을 의미하며, 프로그래밍된 데이터에 대응하는 센싱 동작을 수행할 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
710 : 메모리 셀 블록
720 : 소오스 라인 구동부
730 : 페이지 버퍼
740 : 전원 공급부

Claims (24)

  1. 비트 라인과 소오스 라인 사이에 다수의 메모리 셀이 직렬 연결된 메모리 셀 스트링;
    상기 비트 라인의 프리차징 동작 및 데이터 센싱 동작을 수행하기 위한 페이 버퍼; 및
    상기 프리차징 동작 이전에 상기 소오스 라인을 통해 예정된 전원 전압을 공급하기 위한 전원 공급부
    를 구비하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 비트 라인의 이벨루션 동작시 상기 소오스 라인을 접지 전원 전압으로 구동하기 위한 소오스 라인 구동부를 더 구비하는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 전원 공급부는 상기 예정된 전원 전압을 인가받으며, 제어 신호에 응답하여 상기 예정된 전압을 상기 소오스 라인에 인가하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 신호는 상기 프리차징 동작 이전에 활성화되고, 상기 다수의 메모리 셀의 개수에 대응하는 활성화 구간을 가지는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제1항에 있어서,
    상기 전원 공급부는 다수의 제어 신호에 응답하여 서로 전압 레벨이 다른 다수의 예정된 전원 전압을 상기 소오스 라인에 인가하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제5항에 있어서,
    상기 다수의 제어 신호 중 해당 제어 신호는 상기 프리차징 동작 이전에 활성화되고, 상기 다수의 메모리 셀의 개수에 대응하는 활성화 구간을 가지는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 스트링은,
    제1 선택 신호에 응답하여 상기 비트 라인과 상기 다수의 메모리 셀을 연결하기 위한 제1 연결부; 및
    제2 선택 신호에 응답하여 상기 다수의 메모리 셀과 상기 소오스 라인을 연결하기 위한 제2 연결부를 더 구비하는 플래시 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 선택 신호는 상기 프리차징 동작 이전에 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 비트 라인과 소오스 라인 사이에 다수의 메모리 셀이 직렬 연결된 메모리 셀 스트링;
    상기 비트 라인의 프리차징 동작 및 데이터 센싱 동작을 수행하기 위한 페이 버퍼;
    동작 구간에 따라 해당 전원 전압을 다중화하여 출력하기 위한 전원 다중화부; 및
    인에이블 신호에 응답하여 상기 전원 다중화부의 출력 전압을 상기 소오스 라인으로 전달하기 위한 전원 전달부
    를 구비하는 플래시 메모리 장치.
  10. 제9항에 있어서,
    상기 다중화부는 상기 동작 구간 각각에 대응하는 다수의 제어 신호에 응답하여 상기 해당 전원 전압을 선택적으로 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제10항에 있어서,
    상기 인에이블 신호는 상기 다수의 제어 신호의 활성화 구간에 응답하여 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제9항에 있어서,
    상기 전원 다중화부는 상기 프리차징 동작 이전에 활성화되는 제어 신호에 응답하여 예정된 전원 전압을 상기 전원 전달부로 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제12항에 있어서,
    상기 제어 신호는 상기 다수의 메모리 셀의 개수에 대응하는 활성화 구간을 가지는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제9항에 있어서,
    상기 전원 다중화부는 상기 프리차징 동작 이전에 활성화되는 다수의 제어 신호에 응답하여 서로 전압 레벨이 다른 다수의 예정된 전원 전압을 상기 전원 전달부로 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제14항에 있어서,
    상기 다수의 제어 신호는 상기 다수의 메모리 셀의 개수에 대응하는 활성화 구간을 가지는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제9항에 있어서,
    상기 메모리 셀 스트링은,
    제1 선택 신호에 응답하여 상기 비트 라인과 상기 다수의 메모리 셀을 연결하기 위한 제1 연결부; 및
    제2 선택 신호에 응답하여 상기 다수의 메모리 셀과 상기 소오스 라인을 연결하기 위한 제2 연결부를 더 구비하는 플래시 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 및 제2 선택 신호는 상기 프리차징 동작 이전에 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제9항에 있어서,
    상기 전원 다중화부는 상기 비트 라인의 이벨루션 동작시 활성화되는 제어 신호에 응답하여 접지 전원 전압을 상기 전원 전달부로 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 다수의 메모리 셀의 상태를 반영하여 비트 라인을 제1 프리차징하는 단계;
    상기 비트 라인을 예정된 시간 동안 제2 프리차징하는 단계;
    상기 비트 라인을 접지 전원 전압으로 이벨루션하는 단계; 및
    상기 비트 라인을 센싱하는 단계
    를 포함하는 플래시 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 프리차징하는 단계는 베리파이 동작이 완료된 이후 수행되는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  21. 제19항에 있어서,
    상기 제1 프리차징하는 단계는 상기 다수의 메모리 셀에 연결된 소오스 라인을 구동하여 상기 비트 라인을 프리차징하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  22. 제19항에 있어서,
    상기 제1 프리차징하는 단계는 예정된 전원 전압으로 상기 비트 라인을 예정된 시간 동안 구동하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  23. 제19항에 있어서,
    상기 제1 프리차징하는 단계는 상기 다수의 메모리 셀의 개수에 대응하는 활성화 구간을 가지는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  24. 제19항에 있어서,
    상기 제1 프리차징하는 단계는 다수의 제어 신호에 대응하는 예정된 전원 전압으로 상기 비트 라인을 예정된 시간 동안 구동하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
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