KR20140078989A - 반도체 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명의 실시 예에 따른 프로그램 방법은 공통 소스 라인을 통해 복수의 셀 스트링들에 양 전압을 제공하여 복수의 셀 스트링들을 프리차지하고, 복수의 셀 스트링들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하여 선택된 메모리 셀들에 대한 프로그램을 수행하는 것을 포함한다.

Description

반도체 메모리 장치 및 그것의 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치 내부의 메모리 셀 어레이는 복수의 셀 스트링들을 포함한다. 메모리 셀 어레이의 집적도가 높아질수록 복수의 셀 스트링들 간의 간격은 감소하고, 그러므로 복수의 셀 스트링들 간의 간섭(disturb)은 증가한다. 이는 반도체 메모리 장치의 신뢰성 감소의 원인이 된다. 이러한 신뢰성 감소를 방지하기 위해 다양한 방법들이 요구되고 있다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법은 공통 소스 라인을 통해 복수의 셀 스트링들에 양 전압을 제공하여 상기 복수의 셀 스트링들을 프리차지하고; 상기 복수의 셀 스트링들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하여 상기 선택된 메모리 셀들에 대한 프로그램을 수행하는 것을 포함한다.
실시 예로서, 상기 프로그램 방법은 상기 선택된 메모리 셀들에 프로그램될 데이터에 따라 상기 비트 라인들에는 프로그램 허용 전압 및 프로그램 금지 전압이 인가될 때, 상기 선택된 메모리 셀들에 대한 상기 프로그램 전에 상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것을 더 포함할 수 있다. 이때, 상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것은 상기 공통 소스 라인을 통해 상기 셀 스트링들에 제공되는 상기 양 전압이 차단된 후에 수행될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및 상기 공통 소스 라인을 통해 상기 복수의 셀 스트링들에 양 전압을 제공하여 상기 복수의 셀 스트링들을 프리차지한 후에, 상기 복수의 셀 스트링들 중 선택된 메모리 셀들에 대한 프로그램을 수행하도록 구성되는 주변 회로를 포함한다.
본 발명의 실시 예에 따르면 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그것의 프로그램 방법이 제공된다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 방법을 보여주는 순서도이다.
도 4는 도 3의 S110단계 및 S120단계에서 메모리 블록에 인가되는 전압들의 실시 예를 보여주는 타이밍도이다.
도 5는 도 3의 S110단계 및 S120단계에서 메모리 블록에 인가되는 전압들의 다른 실시 예를 보여주는 타이밍도이다.
도 6은 도 2의 셀 스트링들 중 어느 하나의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150), 그리고 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(150)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 제어 로직(160)은 메모리 셀 어레이(110)를 구동하는 주변 회로(200, peripheral circuit)로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 글로벌 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(140)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 이때, 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 것이다.
어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
공통 소스 라인 제어기(130)는 제어 로직(160)의 제어에 응답하여 메모리 셀 어레이(110)의 공통 소스 라인(도 2의 CSL 참조)을 구동한다. 실시 예로서, 프로그램 동작 시에 공통 소스 라인 제어기(130)는 전압 발생기(140)로부터 제공된 양 전압을 공통 소스 라인에 인가할 수 있다.
전압 발생기(140)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(140)는 제어 로직(160)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(140)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(140)에서 발생된 내부 전원 전압은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 읽기 및 쓰기 회로(150), 제어 로직(160)에 제공될 것이다.
실시 예로서, 전압 발생기(140)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 서로 다른 레벨들을 갖는 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(140)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 전압들은 어드레스 디코더(120)에 의해 워드 라인들에 인가될 수 있다.
읽기 및 쓰기 회로(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(150)는 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(150)는 프로그램될 데이터(DATA)를 수신 및 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터에 따라, 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)은 프로그램된다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(150)는 페이지 버퍼들(또는 페이지 레지스터들) 및 열 선택 회로 등을 포함할 수 있다.
제어 로직(160)은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140) 및 읽기 및 쓰기 회로(150)에 연결된다. 제어 로직(160)은 반도체 메모리 장치(100)의 글로벌 버퍼(미도시)를 통해 커맨드(CMD), 예를 들면 프로그램 동작을 가리키는 커맨드(CMD)를 수신한다. 제어 로직(160)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK)를 예시적으로 보여주는 회로도이다.
도 1 및 도 2를 참조하면, 메모리 블록(BLK)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1을 참조하여 설명된 행 라인들(RL)에 포함된다.
복수의 셀 스트링들(CS1~CSm)은 소스 선택 트랜지스터들(SST), 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터들(DST)을 포함한다. 소스 선택 트랜지스터들(SST)은 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인에 연결된다. 소스 선택 트랜지스터들(SST)의 소스 측들은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터들(DST)의 드레인 측들은 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은 공통 소스 라인 제어기(130)에 의해 제어된다.
실시 예로서, 도 2에는 도시되지 않으나, 메모리 블록(BLK)은 적어도 하나의 더미 워드 라인에 더 연결되고, 적어도 하나의 더미 워드 라인에 연결되는 메모리 셀들을 더 포함할 수 있다. 실시 예로서, 도 2와는 다르게 메모리 블록(BLK)은 2 이상의 드레인 선택 라인들에 연결되고, 그 드레인 선택 라인들에 연결되는 드레인 선택 트랜지스터들을 포함할 수 있다. 또한, 메모리 블록(BLK)은 2 이상의 소스 선택 라인들에 연결되고, 그 소스 선택 라인들에 연결되는 소스 선택 트랜지스터들을 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 프로그램 동작 방법을 보여주는 순서도이다.
도 1 내지 도 3을 참조하면, S110단계에서, 공통 소스 라인(CSL)을 통해 선택된 메모리 블록(BLK)의 셀 스트링들(CS1~CSm)에 양 전압이 제공된다. 공통 소스 라인(CSL)에 양 전압이 인가될 때, 어드레스 디코더(120)는 소스 선택 라인(SSL)에 소정의 전압을 인가하여 소스 선택 트랜지스터들(SST)을 턴온시킬 것이다. 또한, 어드레스 디코더(120)는 제 1 내지 제 n 워드 라인들(WL1~WLn)에 고 전압의 세팅 전압을 인가하여 메모리 셀들(M1~Mn)을 턴온시킬 수 있다. 이에 따라, 셀 스트링들(CS1~CSm)의 채널들은 공통 소스 라인(CSL)의 양 전압에 의해 프리차지될 것이다.
공통 소스 라인(CSL)이 아닌, 비트 라인들(BL1~BLm)을 통해 셀 스트링들(CS1~CSm)의 채널들이 프리차지된다고 가정한다. 이때, 드레인 선택 트랜지스터들(DST) 측 메모리 셀들은 정상적으로 프리차지되는 반면, 소스 선택 트랜지스터들(SST) 측 메모리 셀들은 원하는 전압만큼 프리차지되지 않을 수 있다. 예를 들면, 제 1 내지 n 워드 라인들(WL1~WLn)이 순차적으로 프로그램될 때, 선택된 메모리 셀들과 소스 선택 트랜지스터들(SST) 사이의 메모리 셀들은 데이터를 저장하며, 그러므로 소스 선택 트랜지스터들(SST) 측 메모리 셀들은 그것이 저장하는 데이터에 따라 높은 문턱 전압들을 가질 수 있다. 이에 따라, 소스 선택 트랜지스터들(SST) 측 메모리 셀들은 정상적으로 프리차지 되지 않을 수 있다.
반면, 공통 소스 라인(CSL)을 통해 셀 스트링들(CS1~CSm)의 채널들이 프리차지될 때, 소스 선택 트랜지스터들(SST) 측의 메모리 셀들은 더 원활하게 프리차지될 수 있다. 추가적으로, 제 1 내지 제 n 워드 라인들(WL1~WLn)에 고 전압의 세팅 전압이 인가되어 메모리 셀들(M1~Mn)이 턴온되면, 공통 소스 라인(CSL)의 양 전압은 셀 스트링들(CS1~CSm)의 채널들 전체, 특히 드레인 선택 트랜지스터들(DST) 측 메모리 셀들까지 원활히 전달될 수 있다.
S120단계에서, 선택된 워드 라인에 프로그램이 수행된다. 선택된 메모리 셀들 중 프로그램될 메모리 셀들과 연결된 비트 라인들에는 프로그램 허용 전압, 예를 들면 접지 전압이 인가된다. 선택된 메모리 셀들 중 프로그램 금지될 메모리 셀들과 연결된 비트 라인들에는 프로그램 금지 전압, 예를 들면 전원 전압이 인가된다. 드레인 선택 라인(DSL)에는, 예를 들면 전원 전압이 인가된다. 선택된 워드 라인에는 고 전압의 프로그램 펄스가 인가되고, 비선택된 워드 라인들에는 프로그램 펄스보다 낮은 패스 펄스가 인가된다.
프로그램 금지 전압이 인가되는 비트 라인들에 연결된 셀 스트링들의 채널들은 부스팅(boost)된다. 이에 따라, 프로그램 금지될 메모리 셀들의 문턱 전압들은 상승하지 않는다. S110단계의 프리차지에 의해, 이러한 부스팅은 효과적으로 수행될 수 있다.
프로그램 허용 전압이 인가되는 비트 라인들에 연결된 셀 스트링들의 채널들은, 예를 들면 접지 전압을 갖는다. 고전압의 프로그램 펄스와 접지 전압의 차이로 인해, 프로그램될 메모리 셀들의 문턱 전압들은 상승한다.
S130단계에서, 프로그램이 패스되었는지 여부가 판별된다. 읽기 및 쓰기 회로(150)는 선택된 메모리 셀들의 문턱 전압들을 비트 라인들(BL)을 통해 읽고, 선택된 메모리 셀들의 문턱 전압들이 원하는 레벨들에 도달하였는지 여부를 판별한다. 판별 결과에 따라, S110단계가 다시 수행된다.
본 발명의 실시 예에 따르면, 주변 회로(200)는 공통 소스 라인(CSL)을 통해 선택된 메모리 블록(BLK)의 셀 스트링들(CS1~CSm)에 양 전압을 제공하여 셀 스트링들(CS1~CSm)을 프리차지한다. 그 후에, 주변 회로(200)는 선택된 메모리 셀들에 대한 프로그램을 수행한다. 이에 따라, 셀 스트링들(CS1~CSm)의 채널들은 효과적으로 프리차지되고, 프로그램 시 원활하게 부스팅될 수 있다. 따라서, 반도체 메모리 장치(100)의 프로그램 동작의 신뢰성은 향상된다.
도 4는 도 3의 S110단계 및 S120단계에서 메모리 블록(BLK)에 인가되는 전압들의 실시 예를 보여주는 타이밍도이다.
도 2를 참조하여 도 4를 설명하면, 제 1 시간 구간(T1)에서, 공통 소스 라인(CSL)을 통해 셀 스트링들(CS1~CSm)의 채널들이 프리차지된다.
제 1 시간 구간(T1)의 특정 시점부터, 공통 소스 라인(CSL)에 양 전압이 제공된다. 이때, 소스 선택 라인(SSL)에 소정의 전압이 인가되어 소스 선택 트랜지스터들(SST)이 턴온된다. 공통 소스 라인(CSL)과 셀 스트링들(CS1~CSm)은 전기적으로 연결된다.
워드 라인들(WL1~WLn) 중 선택된 워드 라인(WLs)과 워드 라인들(WL1~WLn) 중 비선택된 워드 라인(WLus)에는 세팅 전압(Vset)이 인가된다. 이에 따라, 메모리 셀들(M1~Mn)이 턴온된다. 예를 들면, 세팅 전압(Vset)은 메모리 셀들(M1~Mn)의 문턱 전압들 중 가장 높은 문턱 전압보다 더 높고, 패스 전압(Vpass)보다 낮을 수 있다.
드레인 선택 라인(DSL)에는, 예를 들면 접지 전압이 인가되고 드레인 선택 트랜지스터들(DST)은 턴오프된다. 비트 라인들(BL1~BLm)과 셀 스트링들(CS1~CSm)은 전기적으로 분리된다.
한편, 비트 라인들(BL1~BLm) 중 프로그램될 메모리 셀과 연결된 비트 라인(BLs, 이하 선택된 비트 라인)은 접지 전압으로 유지된다. 도 4의 실시 예에서는, 비트 라인들(BL1~BLm) 중 프로그램 금지될 메모리 셀과 연결된 비트 라인(BLus, 이하, 비선택된 비트 라인)의 전압은 제 1 시간 구간(T1)에서 전원 전압으로 상승한다. 그러나, 도 4에 도시된 바와 다르게, 비선택된 비트 라인의 전압은 제 2 시간 구간(T2)에서 전원 전압으로 상승할 수 있다.
제 2 시간 구간(T2)에서, 공통 소스 라인(CSL)을 통해 셀 스트링들(CS1~CSm)에 제공되는 양 전압은 차단된다.
소스 선택 라인(SSL)의 전압은 접지 전압으로 변경되어 공통 소스 라인(CSL)과 셀 스트링들(CS1~CSm)은 전기적으로 분리된다. 또한, 세팅 전압(Vset)은 차단되고, 선택된 워드 라인(WLs) 및 비선택된 워드 라인(WLus)의 전압들은 접지 전압으로 변경된다. 이에 따라, 공통 소스 라인(CSL)에 제공되는 양 전압은 셀 스트링들(CS1~CSm)에 전달되지 않는다.
이때, 드레인 선택 라인(DSL) 또한 접지 전압으로 유지되어 드레인 선택 트랜지스터(DST)는 턴오프된다. 따라서, 셀 스트링들(CS1~CSm)은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로부터 전기적으로 분리된다. 셀 스트링들(CS1~CSm)은 플로팅된다.
제 3 시간 구간(T3)에서, 선택된 메모리 셀들에 대한 프로그램이 수행된다.
드레인 선택 라인(DSL)에 소정의 전압이 인가되어 드레인 선택 트랜지스터들(DST)이 턴온된다. 선택된 워드 라인(WLs)에 프로그램 펄스(Vpgm)가 인가된다. 실시 예로서, 선택된 워드 라인(WLs)의 전압은 패스 펄스(Vpass)에 도달한 후에 더 증가하여 프로그램 펄스(Vpgm)에 도달할 수 있다. 비선택된 워드 라인(WLus)에 패스 펄스(Vpass)가 인가된다. 선택된 메모리 셀들 각각은 해당 비트 라인에 프로그램 금지 전압이 인가되는지 또는 프로그램 허용 전압이 인가되는지에 따라 프로그램될 것이다.
프로그램 허용 전압이 인가되는 비트 라인에 연결된 셀 스트링은 안정적으로 부스팅될 것이다.
도 5는 도 3의 S110단계 및 S120단계에서 메모리 블록(BLK)에 인가되는 전압들의 다른 실시 예를 보여주는 타이밍도이다. 제 2 시간 구간(T2)에서의 드레인 선택 라인(DSL)의 전압을 제외하면, 도 5에 도시된 전압들은 도 4와 동일하게 설명된다. 이하, 중복되는 설명은 생략된다.
도 2 및 도 5를 참조하면, 제 2 시간 구간(T2)에서, 드레인 선택 트랜지스터들(DST)이 턴온되도록 드레인 선택 라인(DSL)의 전압은 특정한 전압으로 상승한다. 이에 따라, 비트 라인들(BL1~BLm)과 셀 스트링들(CS1~CSm)은 전기적으로 연결될 것이다. 이때, 선택된 워드 라인(WLs)과 비선택된 워드 라인(WLus)의 전압들은 접지 전압으로 유지된다.
실시 예로서, 제 1 내지 n 워드 라인들(WL1~WLn)은 순차적으로 프로그램될 수 있다. 이때, 선택된 메모리 셀들과 드레인 선택 트랜지스터들(DST) 사이의 메모리 셀들은 데이터를 저장하지 않고, 0V보다 낮은 문턱 전압들을 가질 것이다. 즉, 선택된 메모리 셀들과 드레인 선택 트랜지스터들(DST) 사이의 메모리 셀들은 소거 상태를 가질 것이다. 따라서, 선택된 워드 라인(WLs)과 비선택된 워드 라인(WLus)에 접지 전압이 제공되더라도, 선택된 메모리 셀들과 드레인 선택 트랜지스터들(DST) 사이의 메모리 셀들은 턴온될 수 있다. 적어도 선택된 메모리 셀들과 드레인 선택 트랜지스터들(DST) 사이의 메모리 셀들의 채널들은 비트 라인들(BL1~BLm)의 전압들에 의해 프리차지된다. 본 발명의 실시 예에 따르면, 드레인 선택 트랜지스터들(DST) 측 메모리 셀들은 비트 라인들(BL1~BLm)의 전압들에 의해 한 번 더 프리차지될 수 있다.
실시 예로서, 도 5에 도시된 바와 다르게, 제 2 시간 구간(T2)에서 선택된 워드 라인(WLs)과 비선택된 워드 라인(WLus)에 접지 전압보다 높은 전압이 인가될 수 있다. 이때, 드레인 선택 트랜지스터들(DST) 측 메모리 셀들은 비트 라인들(BL1~BLm)의 전압들에 의해 더 효과적으로 프리차지될 수 있다.
본 발명의 실시 예에 따르면, 공통 소스 라인(CSL)을 통해 셀 스트링들(CS1~CSm)을 프리차지하고 비트 라인들(BL1~BLm)을 통해 셀 스트링들(CS1~CSm)을 더 프리차지한 후에, 프로그램이 수행된다. 따라서, 프로그램 동작 시 부스팅은 원활히 수행될 수 있다.
도 6은 도 2의 셀 스트링들(CS1~CSm) 중 어느 하나(CS)의 단면도이다.
도 6을 참조하면, 공통 소스 라인(CSL)을 통해 기판(Sub) 내에 형성된 셀 스트링(CS)의 채널에 양 전압이 제공된다(a). 이에 따라, 셀 스트링(CS)의 채널, 특히 소스 선택 트랜지스터(SST) 측 메모리 셀들이 프리차지된다. 그 후에, 비트 라인(BL)과 셀 스트링(CS)이 전기적으로 연결된다. 이에 따라, 드레인 선택 트랜지스터(DST) 측 메모리 셀들이 프리차지된다. 본 발명의 실시 예에 따르면, 소스 선택 트랜지스터(SST) 측 메모리 셀들 및 드레인 선택 트랜지스터(DST) 측 메모리 셀들이 효과적으로 프리차지된 후에, 선택된 메모리 셀들에 대한 프로그램이 수행될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 공통 소스 라인 제어기
140: 전압 발생기
150: 읽기 및 쓰기 회로
160: 제어 로직
200: 주변 회로

Claims (17)

  1. 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 반도체 메모리 장치의 프로그램 방법에 있어서:
    상기 공통 소스 라인을 통해 상기 복수의 셀 스트링들에 양 전압을 제공하여 상기 복수의 셀 스트링들을 프리차지하고;
    상기 복수의 셀 스트링들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하여 상기 선택된 메모리 셀들에 대한 프로그램을 수행하는 것을 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 셀들에 프로그램될 데이터에 따라 상기 비트 라인들에는 프로그램 허용 전압 및 프로그램 금지 전압이 인가되고,
    상기 선택된 메모리 셀들에 대한 상기 프로그램 전에, 상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것을 더 포함하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것은 상기 공통 소스 라인을 통해 상기 셀 스트링들에 제공되는 상기 양 전압이 차단된 후에 수행되는 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 복수의 셀 스트링들은
    상기 공통 소스 라인에 연결된 소스 선택 트랜지스터들;
    상기 비트 라인들에 각각 연결된 드레인 선택 트랜지스터들; 및
    상기 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 포함하되,
    상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것은 상기 드레인 선택 트랜지스터들을 턴온시키는 것을 포함하는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것은 상기 소스 선택 트랜지스터들을 턴오프시키는 것을 더 포함하는 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 비트 라인들과 상기 셀 스트링들을 전기적으로 연결하는 것은 상기 복수의 메모리 셀들과 연결된 워드 라인들에 접지 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 복수의 셀 스트링들은
    상기 공통 소스 라인에 연결된 소스 선택 트랜지스터들;
    상기 비트 라인들에 각각 연결된 드레인 선택 트랜지스터들; 및
    상기 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 포함하는 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 프리차지하는 것은 상기 공통 소스 라인에 상기 양 전압이 인가될 때, 상기 소스 선택 트랜지스터들을 턴온시켜 상기 공통 소스 라인과 상기 복수의 셀 스트링들을 전기적으로 연결하는 것을 포함하는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 프리차지하는 것은
    상기 복수의 메모리 셀들이 턴온되도록 상기 복수의 메모리 셀들과 연결된 워드 라인들에 세팅 전압을 인가하는 것을 더 포함하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 프리차지하는 것은
    상기 드레인 선택 트랜지스터들을 턴오프시키는 것을 더 포함하는 프로그램 방법.
  11. 비트 라인들과 공통 소스 라인 사이에 연결된 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 및
    상기 공통 소스 라인을 통해 상기 복수의 셀 스트링들에 양 전압을 제공하여 상기 복수의 셀 스트링들을 프리차지한 후에, 상기 복수의 셀 스트링들 중 선택된 메모리 셀들에 대한 프로그램을 수행하도록 구성되는 주변 회로를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 비트 라인들에는 상기 선택된 메모리 셀들에 프로그램될 데이터에 따라 프로그램 허용 전압 또는 프로그램 금지 전압이 인가되고,
    상기 주변 회로는 상기 공통 소스 라인을 통해 상기 복수의 셀 스트링들에 상기 양 전압이 제공된 후 상기 선택된 메모리 셀들에 대한 상기 프로그램 전에, 상기 비트 라인들과 상기 복수의 셀 스트링들을 전기적으로 연결하도록 구성되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 주변 회로는 상기 비트 라인들과 상기 복수의 셀 스트링들이 전기적으로 연결될 때 상기 공통 소스 라인과 상기 복수의 셀 스트링들을 전기적으로 분리하도록 구성되는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 주변 회로는 상기 비트 라인들과 상기 복수의 셀 스트링들이 전기적으로 연결될 때 상기 선택된 메모리 셀들에 연결된 워드 라인들에 접지 전압을 인가하도록 구성되는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 복수의 셀 스트링들은
    상기 공통 소스 라인에 연결된 소스 선택 트랜지스터들;
    상기 비트 라인들에 각각 연결된 드레인 선택 트랜지스터들; 및
    상기 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들 사이에 연결된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 주변 회로는 상기 공통 소스 라인에 상기 양 전압이 제공될 때 상기 소스 선택 트랜지스터들 및 상기 복수의 메모리 셀들을 턴온시켜 상기 복수의 셀 스트링들을 프리차지하도록 구성되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 주변 회로는 상기 소스 선택 트랜지스터들 및 상기 복수의 메모리 셀들이 턴온될 때, 상기 드레인 선택 트랜지스터들을 턴오프시키도록 구성되는 반도체 메모리 장치.
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