TWI753051B - 半導體裝置、半導體裝置的操作方法和記憶系統 - Google Patents

半導體裝置、半導體裝置的操作方法和記憶系統 Download PDF

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Abstract

一種用於操作半導體裝置的方法包括以下步驟：使與選擇的第一記憶串對應的第一選擇線接通，並且使與未選擇的第二記憶串對應的第二選擇線斷開；將讀取電壓施加到選擇的字元線並且將通過電壓施加到未選擇的字元線；以及使選擇的字元線和未選擇的字元線均衡，其中，在使選擇的字元線和未選擇的字元線均衡期間，使第二選擇線接通。

Description

半導體裝置、半導體裝置的操作方法和記憶系統
本發明的各種實施方式總體上係關於一種電子裝置，並且更具體地，關於一種半導體裝置及其操作方法以及記憶系統。
半導體記憶裝置是通過使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)的半導體而具體實現的記憶裝置。半導體記憶裝置被分為揮發性記憶裝置和非揮發性記憶裝置。
當斷電時，揮發性記憶裝置丟失儲存的資料。揮發性記憶裝置的示例包括靜態RAM(Static RAM,SRAM)、動態RAM(Dynamic RAM,DRAM)和同步DRAM(Synchronous DRAM,SDRAM)。非揮發性記憶裝置不管通電/斷電情況如何都保持儲存的資料。非揮發性記憶體的示例包括唯讀記憶體(ROM)、遮罩式ROM(Mask ROM,MROM)、可程式化ROM(Programmable ROM,PROM)、可抹除可程式化ROM(Erasable Programmable ROM,EPROM)、電可抹除可程式化ROM(Electrically Erasable and Programmable ROM,EEPROM)、快閃記憶體、相變隨機存取記憶體(Phase-change Random Access Memory,PRAM)、磁性RAM(Magnetic RAM,MRAM)、電阻RAM(Resistive RAM,RRAM)和鐵電RAM(Ferroelectric RAM,FRAM)。快閃記憶體被分為NOR型記憶體和NAND型記憶體。
本申請要求於2017年1月3日提交的韓國專利申請No.10-2017-0000844的優先權，其全部內容通過引用整體併入本文。
各種實施方式係關於能夠提高資料可靠性和操作速度的半導體裝置、用於操作該半導體裝置的方法和記憶系統。
根據實施方式，一種用於操作半導體裝置的方法可以包括以下步驟：使與選擇的第一記憶串對應的第一選擇線接通，並且使與未選擇的第二記憶串對應的第二選擇線斷開；將讀取電壓施加到選擇的字元線，並且將通過電壓施加到未選擇的字元線；以及使所述選擇的字元線和所述未選擇的字元線均衡，其中，在使所述選擇的字元線和所述未選擇的字元線均衡期間，使所述第二選擇線接通。
根據實施方式，一種用於操作半導體裝置的方法可以包括以下步驟：使與選擇的第一記憶串對應的第一汲極選擇線和第一源極選擇線接通，並且使與未選擇的第二記憶串對應的第二汲極選擇線和第二源極選擇線斷開；將讀取電壓施加到選擇的字元線，並且將通過電壓施加到未選擇的字元線；以及使選擇的字元線和未選擇的字元線均衡，其中，在使選擇的字元線和未選擇的字元線均衡期間，使第二源極選擇線接通。
根據實施方式，一種半導體裝置可以包括：位元線；多個記憶串，所述多個記憶串共同連接到所述位元線；多條第一選擇線，所述多條第一選擇線分別控制所述多個記憶串和所述位元線之間的連接；源極線，所述源極線共同連接到所述多個記憶串；多條第二選擇線，所述多條 第二選擇線分別控制所述多個記憶串和所述源極線之間的連接；以及控制邏輯，所述控制邏輯在讀取操作期間臨時使所述第一選擇線和所述第二選擇線當中的連接到未選擇的記憶串的至少一條選擇線接通。
根據實施方式，一種記憶系統可以包括：控制器；以及記憶裝置，所述記憶裝置包括記憶串、連接到所述記憶串的字元線和連接到所述記憶串的選擇線，其中，所述控制器控制所述記憶裝置執行讀取操作，其中，所述讀取操作包括使選擇的字元線和未選擇的字元線均衡並且臨時使連接到未選擇的記憶串的至少一條選擇線接通的時段。
100:半導體裝置
110:單元陣列
120:週邊電路
121:位址解碼器
123:讀寫電路
124:輸入/輸出電路
125:控制邏輯
1000、2000:記憶系統
100’、2100:記憶裝置
200、2200:控制器
3000:計算系統
3100:中央處理單元
3200:隨機存取記憶體
3300:使用者介面
3400:電源
3500:系統匯流排
ADDR:位址
BLK1~BLKz:儲存塊
BLK1’~BLKz’:儲存塊
BL:位元線
BL1~BLm:位元線
CH:通道
CH1~CHk:通道
CMD:指令
CSL:共同源極線
DATA:資料
DSL1:第一汲極選擇線
DSL2:第二汲極選擇線
DST:汲極選擇電晶體
MC1~MCn:儲存單元
MCp+1:儲存單元
MS1:第一記憶串
MS2:第二記憶串
MS11~MS1m:記憶串
MS11’~MS1m’:記憶串
MS21~MS2m:記憶串
MS21’~MS2m’:記憶串
PG:管線
PT:管電晶體
SSL1:第一源極選擇線
SSL2:第二源極選擇線
SST:源極選擇電晶體
T1:第一時段
T2:第二時段
T3:第三時段
VCC:工作電壓
VON:導通電壓
VPASS:通過電壓
VREAD:讀取電壓
VREF:基準電壓
WL:字元線
WL1~WLn:字元線
S110~S130:流程步驟
〔圖1〕是示出根據本發明的實施方式的半導體裝置的方塊圖。
〔圖2〕是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。
〔圖3〕是示出操作根據本發明的實施方式的半導體裝置的方法的流程圖。
〔圖4〕是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。
〔圖5〕是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。
〔圖6〕是示出根據本發明的實施方式的用於操作半導體記憶裝置的方法的時序圖。
〔圖7〕和〔圖8〕是示出根據本發明的實施方式的記憶系統的方塊圖。
〔圖9〕是示出根據本發明的實施方式的計算系統的方塊圖。
在下文中，將參照附圖詳細描述各種示例性實施方式。在附圖中，為了便於說明，可以誇大部件的厚度和長度。在下面的描述中，為了簡單和簡潔，可以省略相關功能和構造的詳細描述。在整個說明書和附圖中，相同的參考標號表示相同的元件。
還應注意，在本說明書中，「連接/耦接」不僅指一個部件直接連接另一部件，而且還指透過中間部件間接連接另一部件。此外，在整個說明書中，當提到某一部件「包括」特定元件時，這並不排除包括其它元件，而是該特定部件還可以包括另一元件，除非另有其它說明。
圖1是示出根據本發明的實施方式的半導體裝置100的方塊圖。
參照圖1，半導體裝置100可以包括單元陣列110和週邊電路120。週邊電路120可以包括位址解碼器121、讀寫電路123、輸入/輸出電路124和控制邏輯125。
單元陣列110可以經由字元線WL連接到位址解碼器121，並且經由位元線BL連接到讀寫電路123。單元陣列110可以包括多個記憶串(未示出)。多個記憶串可以在水平方向或垂直方向上佈置到基板。下面參照圖2、圖4和圖5來描述單元陣列110的詳細結構。
另外，單元陣列110可以包括多個儲存塊(未示出)，並且多個儲存塊中的每一個可以包括多個頁面。例如，半導體裝置100可以以儲存塊為單位執行抹除操作，以頁面為單位執行程式化操作或讀取操作。
控制邏輯125可以連接到位址解碼器121、讀寫電路123以及輸入/輸出電路124。控制邏輯125可以從輸入/輸出電路124接收指令CMD和位址ADDR並且控制位址解碼器121和讀寫電路123以回應於接收到的指令CMD執行內部操作。
控制邏輯125可以控制半導體裝置100在讀取操作期間臨時啟動連接到未選擇的記憶串的至少一條選擇線。例如，控制邏輯125可以使選擇的字元線和未選擇的字元線均衡，並且在均衡時段期間啟動至少一條選擇線。也就是說，讀取操作可以包括均衡時段，在該均衡時段期間，使選擇的字元線和未選擇的字元線均衡，並且在該均衡時段期間，可以啟動至少一條選擇線。
根據上述控制方法，連接到未選擇的記憶串的至少一條選擇線被臨時啟動的時段可以被包括在讀取操作中，使得未選擇的記憶串的通道可以被初始化。因此，可以提高半導體裝置100的可靠性。
控制邏輯125可以控制半導體裝置100在施加通過電壓之前將具有低於通過電壓的電壓位準的基準電壓施加到未選擇的字元線。此外，控制邏輯125可以控制半導體裝置100在施加讀取電壓之前將通過電壓施加到選擇的字元線，並且在施加通過電壓之後將基準電壓施加到選擇的字元線。
根據該控制方法，由於可以在施加通過電壓之前將基準電壓施加到未選擇的字元線，所以可以減小未選擇的記憶串的浮置位準，並且可以避免單元分佈劣化。
位址解碼器121可以經由字元線WL連接到單元陣列110，並且回應於控制邏輯125的控制來控制字元線WL。因此，位址解碼器121可以從控制 邏輯125接收位址ADDR並且回應於接收到的位址ADDR來選擇單元陣列110的儲存塊中的一個。
例如，半導體裝置100的程式化操作和讀取操作可以頁面為單位來執行。因此，在程式化操作和讀取操作期間，位址ADDR可以包括區塊位址和行位址。位址解碼器121可以對包括在位址ADDR中的區塊位址進行解碼，並根據所解碼的區塊位址來選擇一個儲存塊。位址解碼器121可以對包括在接收到的位址ADDR中的行位址進行解碼，並根據解碼的行位址選擇一條字元線WL，即，選擇的儲存塊的頁面。
在另一示例中，半導體裝置100的抹除操作可以儲存塊為單位來執行。因此，在抹除操作期間，位址ADDR可以包括區塊位址。位址解碼器121可以對區塊位址進行解碼，並根據解碼的區塊位址來選擇一個儲存塊。
讀寫電路123可以經由位元線BL連接到單元陣列110。在程式化操作期間，讀寫電路123可以將從輸入/輸出電路124接收的資料DATA傳送到位元線BL，並且可以利用傳送的資料DATA對選擇的頁面的儲存單元進行程式化。在讀取操作期間，讀寫電路123可以經由位元線BL從選擇的頁面的儲存單元讀取資料DATA，並將所讀取的資料DATA輸出到輸入/輸出電路124。在抹除操作期間，讀寫電路123可以使位元線BL浮置。
圖2是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。
參照圖2，第一記憶串MS1和第二記憶串MS2可以連接在位元線BL和共同源極線CSL之間。此外，第一記憶串MS1和第二記憶串MS2中的每一個可以包括至少一個汲極選擇電晶體DST、多個儲存單元MC1至MCn以及串聯 連接在位元線BL和共同源極線CSL之間的至少一個源極選擇電晶體SST。雖然在圖2中沒有示出，但是第一記憶串MS1和第二記憶串MS2中的每一個還可以包括設置在多個儲存單元MC1至MCn之間的管電晶體。
第一記憶串MS1和第二記憶串MS2可以共同連接到位元線BL。此外，第一汲極選擇線DSL1可以控制第一記憶串MS1和位元線BL之間的連接，並且第二汲極選擇線DSL2可以控制第二記憶串MS2和位元線BL之間的連接。供參考，第一記憶串MS1和第二記憶串MS2中的每一個的汲極選擇電晶體DST可以連接到位元線BL，並且具有由第一汲極選擇線DSL1和第二汲極選擇線DSL2中對應的一個所控制的閘極。
第一記憶串MS1和第二記憶串MS2可以共同連接到共同源極線CSL。此外，第一源極選擇線SSL1可以控制第一記憶串MS1和共同源極線CSL之間的連接，並且第二源極選擇線SSL2可以控制第二記憶串MS2和共同源極線CSL之間的連接。供參考，第一記憶串MS1和第二記憶串MS2中的每一個的源極選擇電晶體SST可以連接到共同源極線CSL，並且具有由第一源極選擇線SSL1和第二源極選擇線SSL2中對應的一個所控制的閘極。
第一字元線WL1至第n字元線WLn可以分別連接到第一儲存單元MC1至第n儲存單元MCn的閘極。第一記憶串MS1和第二記憶串MS2中的每一個的第一儲存單元MC1至第n儲存單元MCn可以連接在汲極選擇電晶體DST和源極選擇電晶體SST之間。此外，第一記憶串MS1和第二記憶串MS2可以共用第一字元線WL1至第n字元線WLn。
圖3是示出用於操作根據本發明的實施方式的半導體裝置的方法的流程圖。在下文中，將描述當具有圖2所示的單元陣列結構的半導體裝置執行讀取操作時，選擇第一記憶串MS1和第二字元線WL2的示例。
首先，在步驟S110，可以將通過電壓VPASS施加到字元線WL1至WLn。無論儲存在儲存單元中的資料如何，通過電壓VPASS可具有導通儲存單元的電壓位準。例如，通過電壓VPASS可以是工作電壓VCC。此外，在將通過電壓VPASS施加到字元線WL1至WLn之前，可以向其施加具有低於通過電壓VPASS的電壓位準的基準電壓VREF。
可以啟動第一汲極選擇線DSL1和第一源極選擇線SSL1，使得包括在選擇的第一記憶串MS1中的汲極選擇電晶體DST和源極選擇電晶體SST導通。可以停用第二汲極選擇線DSL2和第二源極選擇線SSL2，使得包括在未選擇的第二記憶串MS2中的汲極選擇電晶體DST和源極選擇電晶體SST關閉。
隨後，在步驟S120，可以將讀取電壓VREAD施加到選擇的字元線WL2，並且可以將通過電壓VPASS施加到未選擇的字元線WL1以及WL3至WLn。讀取電壓VREAD可以具有確定儲存在儲存單元中的資料的電壓位準。例如，讀取電壓VREAD的電壓位準可以低於程式化儲存單元的閾值電壓並高於抹除的儲存單元的閾值電壓。
因此，根據選擇的儲存單元MC2的程式化狀態(即，選擇的儲存單元MC2的閾值電壓)，可以形成或不形成通道。因此，可以回應於位元線BL的電壓或電流的變化來讀取選擇的儲存單元MC2的資料。此外，未選擇的第二記憶串MS2可以與要浮置的位元線BL和共同源極線CSL分隔開，並且可以提高通道電壓。
隨後，在步驟S130期間，可以在均衡時段期間使選擇的字元線WL2以及未選擇的字元線WL1和WL3至WLn均衡。結果，選擇的字元線WL2以及未選擇的字元線WL1和WL3至WLn可以具有基本相同的位準。
此外，在均衡時段期間，可以透過啟動連接到未選擇的第二記憶串MS2的至少一條選擇線來對第二記憶串MS2的通道進行初始化。例如，可以啟動第二源極選擇線SSL2，或者可以啟動第二汲極選擇線DSL2和第二源極選擇線SSL2。因此，第二記憶串MS2的源極選擇電晶體SST可以導通，或者第二記憶串MS2的源極選擇電晶體SST和汲極選擇電晶體DST可以導通。因此，第二記憶串MS2可以連接到共同源極線CSL，並且第二記憶串MS2的通道可以被初始化為接地電壓，即0V。
當執行讀取操作時，由於包括在未選擇的第二記憶串MS2中的源極選擇電晶體SST和汲極選擇電晶體DST保持關閉，所以未選擇的第二記憶串MS2可以保持浮置位準。也就是說，第二記憶串MS2的通道可能不被初始化，並且第二記憶串MS2的通道可以具有低於或高於0V的位準。因此，由於通道中的電場的差異，可能引起熱載流子注入(Hot Carrier Injection,HCI)干擾，從而可能降低半導體裝置的可靠性。因此，根據實施方式，在讀取操作中可以包括連接到未選擇的第二記憶串MS2的選擇線臨時被啟動的時段。例如，在均衡時段期間，可以臨時啟動連接到未選擇的第二記憶串MS2的選擇線。因此，可以防止半導體裝置的可靠性的擾動或下降。
圖4是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。圖1的單元陣列110在圖4中被示出為示例。
參照圖4，單元陣列110可以包括多個儲存塊BLK1至BLKz。以下主要描述第一儲存塊BLK1的內部構造。由於這些儲存塊具有與第一儲存塊BLK1相似的內部構造和功能，因此省略對剩餘儲存塊BLK2至BLKz的詳細描述。
第一儲存塊BLK1可以包括多個記憶串MS11至MS1m和多個記憶串MS21至MS2m。例如，第一儲存塊BLK1可以包括沿著行方向(例如，+X方向)佈置的m個記憶串和沿著列方向(例如，+Y方向)佈置的兩個記憶串。也可以在列方向上佈置三個或更多個記憶串。此外，記憶串MS11至MS1m和MS21至MS2m中的每一個可以佈置成U形。
記憶串MS11至MS1m和MS21至MS2m中的每一個可以包括至少一個源極選擇電晶體SST、第一儲存單元MC1至第n儲存單元MCn、管電晶體PT和至少一個汲極選擇電晶體DST。
第一儲存單元MC1至第n儲存單元MCn可以沿著+Z方向層疊。第一儲存單元MC1至第p儲存單元MCp可以串聯連接在源極選擇電晶體SST和管電晶體PT之間，並且第(p+1)儲存單元MCp+1至第n儲存單元MCn可以串聯連接在管電晶體PT和汲極選擇電晶體DST之間。此外，記憶串MS11至MS1m和MS21至MS2m中的每一個的第一儲存單元MC1至第n儲存單元MCn的閘極可以分別連接到第一字元線WL1至第n字元線WLn。記憶串MS11至MS1m和MS21至MS2m中的每一個的管電晶體PT的閘極可以連接到管線PG。
包括在一個儲存塊BLK1中的記憶串MS11至MS1m和MS21至MS2m可以共同連接到共同源極線CSL。此外，記憶串MS11至MS1m和MS21至MS2m與共同源極線CSL之間的連接可以分別由源極選擇線SSL1和SSL2控制。
佈置在同一行中的記憶串MS11至MS1m和MS21至MS2m的源極選擇電晶體SST可以由在相同行方向上延伸的源極選擇線SSL1和SSL2控制。例如，第一行中的第一記憶串MS11至MS1m的源極選擇電晶體SST可以由第一源極選擇線SSL1控制，第二行中的第二記憶串MS21至MS2m的源極選擇電晶體SST可以由第二源極選擇線SSL2控制。
包括在一個儲存塊BLK1中的記憶串MS11至MS1m和MS21至MS2m可以連接到多條位元線BL1至BLm。此外，可以透過汲極選擇線DSL1和DSL2來控制多個記憶串MS11至MS1m和MS21至MS2m與位元線BL1至BLm之間的相應連接。
佈置在同一行中的記憶串MS11至MS1m和MS21至MS2m的汲極選擇電晶體DST可以由在相同行方向上延伸的汲極選擇線DSL1和DSL2來控制。例如，第一行中的第一記憶串MS11至MS1m的汲極選擇電晶體DST可以由第一汲極選擇線DSL1控制，並且第二行中的第二記憶串MS21至MS2m的汲極選擇電晶體DST可以由第二汲極選擇線DSL2控制。
此外，在相同的列方向上佈置的記憶串MS11至MS1m和MS21至MS2m可以連接到在列方向上延伸的位元線BL1至BLm。例如，第一列中的記憶串MS11和MS21可以共同連接到第一位元線BL1，並且第m列中的記憶串MS1m和MS2m可以共同連接到第m列中的第m位元線BLm。因此，當記憶串MS11和MS21共同連接到一條位元線BL1時，記憶串MS11和MS21與位元線BL1之間的各別連接可以分別由第一汲極選擇線DSL1和第二汲極選擇線DSL2控制。
圖5是示出根據本發明的實施方式的半導體裝置的單元陣列結構的電路圖。圖1的單元陣列110在圖5中被示出為示例。
參照圖5，單元陣列110可以包括多個儲存塊BLK1’至BLKz’。下面主要描述第一儲存塊BLK1’的內部構造。將省略其餘儲存塊BLK2’至BLKz’的詳細描述，因為這些儲存塊具有與第一儲存塊BLK1’相似的內部構造和功能。
第一儲存塊BLK1’可以包括多個記憶串MS11’至MS1m’和多個記憶串MS21’至MS2m’。例如，第一儲存塊BLK1’可以包括沿著行方向(例如，+X方向)佈置的m個記憶串和沿著列方向(例如，+Y方向)佈置的兩個記憶串。此外，記憶串MS11’至MS1m’和MS21’至MS2m’中的每一個可以在+Z方向上延伸。
記憶串MS11’至MS1m’和MS21’至MS2m’中的每一個可以包括至少一個源極選擇電晶體SST、第一儲存單元MC1至第n儲存單元MCn和至少一個汲極選擇電晶體DST。
多個記憶串MS11’至MS1m’和MS21’至MS2m’可以連接在多條位元線BL1至BLm和共同源極線CSL之間。佈置在第一行中的第一記憶串MS11’至MS1m’的源極選擇電晶體SST可以連接到第一源極選擇線SSL1。佈置在第二行中的第二記憶串MS21’至MS2m’中的每一個的源極選擇電晶體SST可以連接到第二源極選擇線SSL2。第一行中的第一記憶串MS11’至MS1m’的汲極選擇電晶體DST可以連接到第一汲極選擇線DSL1。第二行中的第二記憶串MS21’至MS2m’的汲極選擇電晶體DST可以連接到第二汲極選擇線DSL2。此 外，第一儲存單元MC1至第n儲存單元MCn的閘極可以分別連接到第一字元線WL1至第n字元線WLn。
結果，除了記憶串MS11’至MS1m’和MS21’至MS2m’不包括管電晶體以外，圖5所示的第一儲存塊BLK1’可以具有與圖4中示出的儲存塊BLK1類似的等效電路。
圖6是示出用於操作根據本發明的實施方式的半導體裝置的方法的時序圖。參照圖6描述具有如圖4和圖5所示的單元陣列結構的半導體裝置的讀取操作。在下文中，作為示例，下面描述選擇圖4所示的第一儲存塊BLK1的記憶串MS11至MS1m和第二字元線WL2的讀取操作。
參照圖4，選擇的儲存塊BLK1可以包括選擇的第一記憶串MS11至MS1m和未選擇的第二記憶串MS21至MS2m。因此，連接到選擇的第一記憶串MS11至MS1m的第一汲極選擇線DSL1和第一源極選擇線SSL1可以按照與連接到未選擇的第二記憶串MS21至MS2m的第二汲極選擇線DSL2和第二源極選擇線SSL2不同的方式被驅動。
參照如圖6所示的第一時段T1，導通電壓VON可以被施加到選擇的第一汲極選擇線DSL1和選擇的第一源極選擇線SSL1。導通電壓VON可以具有使汲極選擇電晶體DST和源極選擇電晶體SST導通的電壓位準。例如，導通電壓VON和通過電壓VPASS可以具有基本相同的位準。結果，包括在選擇的第一記憶串MS11至MS1m中的汲極選擇電晶體DST和源極選擇電晶體SST可以導通。此外，接地電壓Vss可以被施加到未選擇的第二汲極選擇線DSL2和未選擇的第二源極選擇線SSL2。因此，包括在未選擇的第二記憶串MS21至MS2m中的汲極選擇電晶體DST和源極選擇電晶體SST可以關閉。
通過電壓VPASS可以被施加到字元線WL1到WLn。可以將通過電壓VPASS施加到字元線WL1至WLn，而不管這些字元線是否被選擇。此外，接地電壓Vss可以被施加到共同源極線CSL。
根據實施方式，選擇的第一汲極選擇線DSL1、選擇的第一源極選擇線SSL1和字元線WL1至WLn可以被同時設置或者按它們之間的時間間隔來設置。例如，在選擇的第一汲極選擇線DSL1和選擇的第一源極選擇線SSL1被啟動以導通選擇的第一記憶串MS11至MS1m中包括的汲極選擇電晶體DST和源極選擇電晶體SST之後，可以向字元線WL1至WLn施加通過電壓VPASS。
根據另一實施方式，可以在將通過電壓VPASS施加到字元線WL1至WLn之前施加基準電壓VREF。基準電壓VREF可以具有大於0V且低於通過電壓VPASS的電壓位準。根據本實施方式，可以防止未選擇的記憶串MS21至MS2m中包括的儲存單元MC1至MCn的分佈劣化。
根據上述單元陣列結構，選擇的第一記憶串MS11至MS1m和未選擇的第二記憶串MS21至MS2m可以共用字元線WL1至WLn。因此，當施加通過電壓VPASS時，可以提升未選擇的第二記憶串MS21至MS2m的通道。此外，結果，在未選擇的第二記憶串MS21至MS2m中可能發生閘極感應汲極洩漏(Gate Induced Drain Leakage,GIDL)現象，並且與源極選擇電晶體SST或汲極選擇電晶體DST相鄰的儲存單元的單元分佈可能劣化。因此，根據實施方式，透過在施加通過電壓VPASS之前施加基準電壓VREF，可以將未選擇的第二記憶串MS21至MS2m的通道浮置的位準減小基準電壓VREF，從而防止單元分佈劣化。
在圖4所示的單元陣列中，可以將通過電壓VPASS施加到管線PG。通過電壓VPASS可以具有使管電晶體PT導通的電壓位準。此外，在施加通過電壓VPASS之前，可以將基準電壓VREF施加到管線PG。
在第二時段T2期間，可以將讀取電壓VREAD施加到選擇的字元線WL2，並且可以將通過電壓VPASS施加到未選擇的字元線WL1和WL3至WLn。在第二時段T2期間，選擇的第一汲極選擇線DSL1和選擇的第一源極選擇線SSL1可以被啟動，未選擇的第二汲極選擇線DSL2和未選擇的第二源極選擇線SSL2可以被停用，並且共同源極線CSL可以保持接地狀態。
在這些條件下，由於根據選擇的儲存單元的閾值電壓可以在選擇的記憶串中形成或不形成通道，所以可以讀取選擇的儲存單元的資料。例如，當選擇的記憶串MS11的選擇的儲存單元MC2處於抹除狀態時，選擇的儲存單元MC2可以透過讀取電壓VREAD被導通，並且可以在選擇的記憶串MS11中形成通道。因此，電流可以從與選擇的記憶串MS11對應的位元線BL1流到共同源極線CSL，並且可以減小與位元線BL1對應的電壓。此外，當選擇的記憶串MS1m的選擇的儲存單元MC2處於程式化狀態時，可以通過讀取電壓VREAD使選擇的儲存單元MC2截止，並且可以在選擇的記憶串MS1m中不形成通道。因此，電流不能從與選擇的記憶串MS1m對應的位元線BLm流到共同源極線CSL，從而可以維持位元線BLm的電壓。
在這些情況下，由於未選擇的第二記憶串MS21至MS2m可以與位元線BL1至BLm和共同源極線CSL分隔開，所以未選擇的第二記憶串MS21至MS2m可以浮置。此外，由於未選擇的第二記憶串MS21至MS2m和選擇的第一 記憶串MS11至MS1m共用字元線WL1至WLn，所以可以提升未選擇的第二記憶串MS21至MS2m的通道電壓。
在第三時段T3期間，可以將均衡電壓VEQ施加到字元線WL1至WLn，使得選擇的字元線WL2以及未選擇的字元線WL1和WL3至WLn可具有基本相同的電壓位準。均衡電壓VEQ可以具有大於讀取電壓VREAD並且低於通過電壓VPASS的電壓位準。因此，選擇的字元線WL2可以相對於讀取電壓VREAD增加預定位準，並且未選擇的字元線WL1和WL3至WLn可以相對於通過電壓VPASS減小預定位準，從而可以使字元線WL1至WLn均衡。
此外，可以啟動未選擇的第二源極選擇線SSL2，或者可以啟動未選擇的第二汲極選擇線DSL2和未選擇的第二源極選擇線SSL2。可以使未選擇的記憶串MS21至MS2m的源極選擇電晶體SST導通，或者可以使未選擇的記憶串MS21至MS2m的汲極選擇電晶體DST和源極選擇電晶體SST導通。因此，可以將未選擇的第二記憶串MS21至MS2m的通道初始化。例如，未選擇的第二記憶串MS21至MS2m的通道可以被初始化為0V。
根據實施方式，在從第三時段T3的起始點起的給定時間之後，可以啟動未選擇的第二源極選擇線SSL2和/或未選擇的第二汲極選擇線DSL2。此外，未選擇的第二源極選擇線SSL2和未選擇的第二汲極選擇線DSL2可以在相同的時間點被啟動。
根據實施方式，在第三時段T3期間，接地電壓VSS可以被施加到選擇的第一汲極選擇線DSL1、選擇的第一源極選擇線SSL1、未選擇的第二汲極選擇線DSL2和未選擇的第二源極選擇線SSL2。施加到未選擇的第二源極選擇線SSL2和/或未選擇的第二汲極選擇線DSL2的電壓在第三時段T3期間從導通 電壓VON改變為接地電壓VSS的時間點，可以與施加到選擇的第一源極選擇線SSL1和選擇的第一汲極選擇線DSL1的電壓從導通電壓VON改變為接地電壓VSS的時間點相同。該時間點可以在第三時段T3的終點之前。
根據上述驅動方法，由於在讀取操作中包括臨時啟動連接至未選擇的第二記憶串MS21至MS2m的至少一條選擇線的時段，所以未選擇的第二記憶串MS21到MS2m的通道可以被初始化。因此，可以提高半導體裝置的可靠性。
此外，由於在向未選擇的字元線WL1和WL3至WLn以及管線PG施加通過電壓VPASS之前將基準電壓VREF施加到未選擇的字元線WL1和WL3至WLn以及管線PG，因此未選擇的第二記憶串MS21至MS2m的浮置位準可以減小並且單元分佈的劣化可以減少。
圖7是示出根據本發明的實施方式的記憶系統1000的方塊圖。
參照圖7，記憶系統1000可以包括記憶裝置100’和控制器200。
控制器200可以經由通道CH來控制記憶裝置100’，並且記憶裝置100’可以回應於控制器200的控制而操作。記憶裝置100’可以包括儲存單元陣列，所述儲存單元陣列包括多個儲存塊。根據實施方式，記憶裝置100’可以是上述半導體裝置100。記憶裝置100’可以包括快閃記憶體裝置。
控制器200可以回應於來自主機(未示出)的請求來控制記憶裝置100’執行預定操作。此外，記憶裝置100’可以經由通道CH從控制器200接收指令和位址，並回應於位址訪問從儲存單元陣列選擇的區域。也就是說，記憶裝置100’可以對由位址選擇的區域執行與指令對應的內部操作。
控制器200可以控制記憶裝置100’執行程式化操作、讀取操作或抹除操作。在程式化操作期間，控制器200可以經由通道CH向記憶裝置100’提供程式化指令、位址和資料，並且記憶裝置100’可以回應於程式化指令將資料程式化到由位址選擇的區域。在抹除操作期間，控制器200可以經由通道CH向記憶裝置100’提供抹除指令和位址，並且記憶裝置100’可以回應於抹除指令來抹除儲存在由位址選擇的區域中的資料。
在讀取操作期間，控制器200可以經由通道CH向記憶裝置100’提供讀取指令和地址。回應於讀取指令，記憶裝置100’可以經由通道CH輸出從由位址選擇的區域讀取的資料。該讀取操作可以包括用作由程式化或抹除操作引起的驗證的讀取操作，以及被執行以讀取和輸出儲存在儲存單元中的資料的讀取操作。
當執行讀取操作時，記憶裝置100’可以啟動連接到未選擇的記憶串的至少一條選擇線。也就是說，讀取操作可以包括臨時啟動至少一條選擇線的時段。例如，讀取操作可以包括使選擇的字元線和未選擇的字元線均衡的均衡時段，並且在所述均衡時段期間可以啟動至少一條選擇線。
根據該方法，由於在讀取操作中包括臨時啟動連接到未選擇的記憶串的至少一條選擇線的時段，所以可以對未選擇的記憶串的通道進行初始化。因此，可以提高記憶裝置100’的可靠性。
圖8是示出根據本發明的實施方式的記憶系統2000的方塊圖。
參照圖8，記憶系統2000可以包括記憶裝置2100和控制器2200。
記憶裝置2100可以是半導體裝置並且包括多個記憶晶片。半導體記憶晶片可以被分成多個組。多個組可以經由第一通道CH1至第k通道CHk與 控制器2200進行通信。各個記憶晶片可以按照與上文參照圖1描述的半導體裝置100基本相同的方式來配置和操作。
各個組可以經由第一通道CH1至第k通道CHk中的單個共同通道與控制器2200進行通信。控制器2200可以按照與上文參照圖7描述的控制器200基本相同的方式來配置，並且被配置為控制記憶裝置2100的多個記憶晶片。可以修改記憶系統2000以使得單個記憶晶片可以連接到單個通道。
控制器2200和記憶裝置2100可以整合在一個半導體裝置中。根據實施方式，控制器2200和記憶裝置2100可以整合在單個半導體裝置中以形成諸如國際個人電腦記憶卡協會(personal computer memory card international association,PCMCIA)形式的PC卡、緊湊型快閃記憶體(compact flash,CF)卡、智慧媒體卡(smart media card,SMC)、記憶棒、MMC、RS-MMC和微-MMC形式的多媒體卡、SD、迷你SD、微SD和安全數位高容量(SDHC)形式的安全數位卡、通用快閃儲存裝置(universal flash storage device,UFS)等的儲存卡。
控制器2200和記憶裝置2100可以整合在單個半導體裝置中以形成固態硬碟(SSD)。SSD可以包括用於將資料儲存在記憶體中的記憶裝置。當記憶系統2000被用作SSD時，可以顯著提高連接到記憶系統2000的主機的操作速率。
在另一示例中，記憶系統2000可以用作各種電子裝置中的多個元件中的一個，所述電子裝置是諸如電腦、超移動PC(ultra mobile PC,UMPC)、工作站、小筆電(net-book)、個人數位助理(personal digital assistant,PDA)、可擕式電腦、網路臺式電腦(web table)、無線電話、行動 電話、智慧型手機、電子書、可擕式多媒體播放機(portable multimedia player,PMP)、可擕式遊戲機、導航裝置、黑盒子、數位相機、3D電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視訊記錄器、數位視訊播放機、用於在無線環境中發送/接收資訊的裝置、用於家用網路的裝置、用於電腦網路的裝置、用於遠端資訊處理網路的裝置、RFID裝置、用於計算系統的其它裝置等。
圖9是示出根據本發明的實施方式的計算系統3000的方塊圖。作為示例，計算系統3000包括圖8所示的記憶系統2000。
參照圖9，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500和記憶系統2000。
記憶系統2000可以經由系統匯流排3500電連接到中央處理單元3100、RAM 3200、使用者介面3300和電源3400。經由使用者介面3300提供或由中央處理單元3100處理的資料可以儲存在記憶系統2000中。
在圖9中，記憶裝置2100可以經由控制器2200連接到系統匯流排3500，或者直接連接到系統匯流排3500。當記憶裝置2100直接連接到系統匯流排3500時，可以通過中央處理單元3100和RAM 3200執行控制器2200的功能。
計算系統3000可以包括圖8所示的記憶系統2000或圖7所示的記憶系統1000。此外，計算系統3000可以包括以上參照圖7和圖8描述的記憶系統1000和記憶系統2000兩者。
連接到未選擇的記憶串的至少一條選擇線可以在讀取操作期間被臨時啟動。例如，在均衡時段期間可以啟動至少一條選擇線。因此，可以將未選擇的記憶串的通道初始化，並且可以提高半導體裝置的可靠性。
對於本領域技術人員而言顯而易見的是，在不脫離本發明的精神或範圍的情況下，可以對本發明的上述示例性實施方式進行各種修改。因此，本發明旨在覆蓋所有這些修改，只要它們在所附申請專利範圍及其等同物的範圍內即可。
100:半導體裝置
110:單元陣列
120:週邊電路
121:位址解碼器
123:讀寫電路
124:輸入/輸出電路
125:控制邏輯
ADDR:位址
BL:位元線
CMD:指令
DATA:資料
WL:字元線

Claims (17)

  1. 一種用於操作半導體裝置的方法，該方法包括以下步驟：啟動連接到選擇的第一記憶串的第一選擇線，並且停用連接到未選擇的第二記憶串的第二選擇線；將讀取電壓施加到選擇的字元線，並且將通過電壓施加到未選擇的字元線；以及均衡所述選擇的字元線和所述未選擇的字元線的電壓，其中，在均衡所述選擇的字元線和所述未選擇的字元線的電壓的期間，啟動所述第二選擇線。
  2. 如請求項1所述的方法，其中，所述第二選擇線包括源極選擇線，或者所述第二選擇線包括源極選擇線和汲極選擇線。
  3. 如請求項1所述的方法，其中，均衡所述選擇的字元線和所述未選擇的字元線的電壓的期間，臨時啟動所述第二選擇線以將所述未選擇的第二記憶串的通道初始化。
  4. 如請求項3所述的方法，其中，將所述未選擇的第二記憶串的所述通道初始化為接地電壓。
  5. 如請求項1所述的方法，該方法還包括以下步驟：在施加所述通過電壓之前，將低於所述通過電壓的基準電壓施加到所述未選擇的字元線。
  6. 如請求項1所述的方法，該方法還包括以下步驟：在施加所述讀取電壓之前，將所述通過電壓施加到所述選擇的字元線。
  7. 如請求項6所述的方法，該方法還包括以下步驟：在將所述通過電壓施加到所述選擇的字元線之前，將低於所述通過電壓的基準電壓施加到所述選擇的字元線。
  8. 一種半導體裝置，該半導體裝置包括：位元線；多個記憶串，所述多個記憶串共同連接到所述位元線；多條第一選擇線，所述多條第一選擇線分別控制所述多個記憶串和所述位元線之間的連接；多條字元線，與所述多個記憶串連接；源極線，所述源極線共同連接到所述多個記憶串；多條第二選擇線，所述多條第二選擇線分別控制所述多個記憶串和所述源極線之間的連接；以及控制邏輯，在讀取操作期間，所述控制邏輯臨時啟動所述多條第一選擇線和所述多條第二選擇線當中連接到未選擇的記憶串的至少一條選擇線，其中所述讀取操作包括用以均衡選擇的字元線和多條未選擇的字元線的電壓的均衡期間，所述至少一條選擇線在所述均衡期間被啟動。
  9. 如請求項8所述的半導體裝置，其中，所述控制邏輯將讀取電壓施加到所述選擇的字元線，並且將通過電壓施加到所述多條未選擇的字元線。
  10. 如請求項9所述的半導體裝置，其中，在施加所述通過電壓之前，所述控制邏輯將低於所述通過電壓的基準電壓施加到所述未選擇的字元線。
  11. 如請求項9所述的半導體裝置，其中，在施加所述讀取電壓之前，所述控制邏輯將所述通過電壓施加到所述選擇的字元線。
  12. 如請求項11所述的半導體裝置，其中，在將所述通過電壓施加到所述選擇的字元線之前，所述控制邏輯將低於所述通過電壓的基準電壓施加到所述選擇的字元線。
  13. 如請求項9所述的半導體裝置，其中，所述多個記憶串中的每一個記憶串包括：至少一個第一選擇電晶體，所述至少一個第一選擇電晶體連接到所述位元線，並且具有由所述多條第一選擇線控制的閘極；至少一個第二選擇電晶體，所述至少一個第二選擇電晶體連接到所述源極線，並且具有由所述多條第二選擇線控制的閘極；以及多個儲存單元，所述多個儲存單元串聯連接在所述第一選擇電晶體和所述第二選擇電晶體之間，各個儲存單元具有由所述多條字元線中的對應一條字元線控制的閘極。
  14. 如請求項8所述的半導體裝置，其中，在所述讀取操作期間，所述控制邏輯臨時啟動連接到所述未選擇的記憶串的所述多條第二選擇線中的第二選擇線，或者臨時啟動連接到所述未選擇的記 憶串的所述多條第一選擇線以及所述多條第二選擇線中的第一選擇線和第二選擇線。
  15. 一種記憶系統，該記憶系統包括：控制器；以及記憶裝置，所述記憶裝置包括記憶串、連接到所述記憶串的字元線和連接到所述記憶串的選擇線，其中，所述控制器控制所述記憶裝置執行讀取操作，其中，所述讀取操作包括使選擇的字元線和未選擇的字元線的電壓均衡並且在期間內臨時啟動連接到未選擇的記憶串的至少一條選擇線的時段。
  16. 如請求項15所述的記憶系統，其中，所述讀取操作包括將讀取電壓施加到所述選擇的字元線並且將通過電壓施加到所述未選擇的字元線的時段。
  17. 如請求項16所述的記憶系統，其中，在施加所述通過電壓之前，將低於所述通過電壓的基準電壓施加到所述未選擇的字元線。
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