KR20230010770A - 3차원 메모리 및 그의 제어 방법 - Google Patents

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KR20230010770A
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야리 송
레이 진
시앙난 자오
위안위안 민
지안쿠안 지아
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시내용은 3차원 메모리 및 그의 제어 방법에 관한 것이다. 3차원 메모리는 기판의 수직 방향으로 적층되는 제1 데크 및 제2 데크를 포함하고, 제1 데크 및 상기 제2 데크는 각각 복수의 메모리 스트링을 포함하고, 각각의 메모리 스트링은 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 제1 부분 및 제2 부분을 포함하고, 메모리 셀의 제1 부분에 대응하는 채널 구조의 직경은 메모리 셀의 제2 부분에 대응하는 채널 구조의 직경보다 작다. 방법은 제1 데크 및/또는 제2 데크 내에 있는 선택된 메모리 셀에 대한 판독 동작을 수행하는 단계; 및 통과 전압을 제1 데크 및 제2 데크 내의 선택된 메모리 셀 이외의 비-선택된 메모리 셀에 인가하는 단계 - 제1 통과 전압은 제2 통과 전압보다 낮고, 제1 통과 전압은 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압은 제2 부분 내의 제2 비-선택된 메모리 셀에 인가됨 - 를 포함한다.

Description

3차원 메모리 및 그의 제어 방법
본 개시내용은 집적 회로의 제조의 분야, 특히, 3차원 메모리 및 그의 제어 방법에 관한 것이다.
2 차원 메모리 디바이스의 제한을 극복하기 위하여, 산업계는 3차원(3D : three-dimensional) 구조를 갖는 대규모 메모리 디바이스를 개발하고 생산하였으며, 여기서, 메모리 셀은 집적 밀도를 증가시키기 위하여 기판 상에 3차원으로 배열된다. 3D NAND 플래시(flash)는 3차원 메모리 디바이스이다. 채널 홀(channel hole)은 적층체 층의 수에 있어서의 증가와 함께 점점 더 깊어진다. 상부 개구부(upper aperture)는 채널 홀의 하부 개구부보다 크므로, 채널 홀이 깊어짐에 따라, 채널 홀의 상부 개구부와 하부 개구부 사이의 차이가 증가할 것이다. 판독 동작이 3차원 메모리에 대하여 수행될 때, 그리고 동일한 통과 전압이 동일한 채널 홀에 의해 형성된 메모리 스트링(memory string) 상의 각각의 메모리 셀에 인가될 때에는, 메모리 셀이 위치되는 채널 홀의 개구부가 상대적으로 작을 경우에, 통과 전압은 더 높은 전기장 세기를 메모리 셀에 가져오고, 판독 교란(read disturb)은 다수 횟수에 대한 판독 후에 메모리 셀에 야기될 것이다.
본 개시내용에 의해 해결되어야 할 기술적 문제는 판독 교란을 감소시키기 위한 3차원 메모리, 및 그의 제어 방법을 제공하는 것이다.
위의 기술적 문제를 해결하기 위하여, 본 개시내용에 의해 채택된 기술적 해결책은 3차원 메모리의 제어 방법이고, 3차원 메모리는 기판의 수직 방향으로 적층되는 제1 데크(deck) 및 제2 데크를 포함하고, 제1 데크 및 제2 데크는 각각 복수의 메모리 스트링을 포함하고, 각각의 메모리 스트링은 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 제1 부분 및 제2 부분을 포함하고, 메모리 셀의 제1 부분에 대응하는 채널 구조의 직경은 메모리 셀의 제2 부분에 대응하는 채널 구조의 직경보다 작고, 방법은 제1 데크 및/또는 제2 데크 내에 있는 선택된 메모리 셀에 대한 판독 동작을 수행하는 단계; 및 통과 전압을 제1 데크 및 제2 데크 내의 선택된 메모리 셀 이외의 비-선택된 메모리 셀에 인가하는 단계 - 통과 전압은 제1 통과 전압 및 제2 통과 전압을 포함하고, 제1 통과 전압은 제2 통과 전압보다 낮고, 제1 통과 전압은 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압은 제2 부분 내의 제2 비-선택된 메모리 셀에 인가됨 - 를 포함한다.
본 개시내용의 실시예에서, 방법은 선택된 메모리 셀에 대한 프로그램 검증 동작(program verify operation)을 수행하는 단계; 및 통과 전압을 제1 데크 및 제2 데크 내의 선택된 메모리 셀 이외의 비-선택된 메모리 셀에 인가하는 단계 - 제2 통과 전압은 제2 비-선택된 메모리 셀에 인가되고, 인가되어야 할 통과 전압은 제1 비-선택된 메모리 셀의 상태에 따라 결정되고, 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 제1 통과 전압은 제1 비-선택된 메모리 셀에 인가되고; 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 제2 통과 전압은 제1 비-선택된 메모리 셀에 인가됨 - 를 더 포함한다.
본 개시내용의 실시예에서, 메모리 스트링 내의 메모리 셀은 대응하는 워드 라인에 결합되고, 이러한 대응하는 워드 라인을 통해, 통과 전압이 메모리 셀에 인가된다.
본 개시내용의 실시예에서는, 판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 판독 전압은 선택된 메모리 셀의 워드 라인에 인가된다.
본 개시내용의 실시예에서는, 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 프로그램 검증 전압이 선택된 메모리 셀의 워드 라인에 인가된다.
본 개시내용의 실시예에서, 각각의 메모리 셀은 메모리 스트링 내의 대응하는 셀 깊이에서 위치되고, 프로그램 동작은 메모리 스트링의 채널 구조의 연장 방향으로 층마다 워드 라인을 통해 동일한 셀 깊이에서 위치된 메모리 셀의 페이지에 대하여 수행된다.
위의 기술적 문제를 해결하기 위하여, 본 개시내용은 3차원 메모리를 제안하고, 3차원 메모리는, 기판의 수직 방향으로 적층되는 제1 데크 및 제2 데크를 포함하는 메모리 셀 어레이 - 제1 데크 및 제2 데크는 각각 복수의 메모리 스트링을 포함하고, 각각의 메모리 스트링은 기판 위에서 수직으로 연장되고, 직렬 접속으로 수직으로 배열되는 복수의 메모리 셀을 포함함 -; 제1 부분 및 제2 부분을 포함하는 복수의 메모리 셀 - 메모리 셀의 제1 부분의 채널 구조의 직경은 메모리 셀의 제2 부분의 채널 구조의 직경보다 작음 -; 및 판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 제어 신호를 전압 제어기로 송신하도록 구성된 제어기 - 전압 제어기는 제어 신호에 응답하여, 제1 통과 전압 및 제2 통과 전압을 포함하는 통과 전압을 비-선택된 메모리 셀에 인가하고, 제1 통과 전압은 제2 통과 전압보다 낮고, 제1 통과 전압은 제 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압은 제2 부분 내의 제2 비-선택된 메모리 셀에 인가됨 - 를 포함한다.
본 개시내용의 실시예에서, 제어기는 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 제어 신호를 전압 제어기로 송신하도록 추가로 구성되고, 전압 제어기는 제어 신호에 응답하여, 제2 통과 전압을 제2 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 제1 통과 전압을 제1 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 제2 통과 전압을 제1 비-선택된 메모리 셀에 인가한다.
본 개시내용의 실시예에서, 3차원 메모리는 복수의 워드 라인을 더 포함하고, 복수의 워드 라인의 각각은 동일한 셀 깊이에서 메모리 셀의 페이지와 결합되고, 각각의 메모리 셀은 메모리 스트링 내의 대응하는 셀 깊이에서 위치된다.
본 개시내용의 실시예에서, 메모리 스트링의 채널 구조의 직경은 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가한다.
본 개시내용의 실시예에서, 메모리 셀의 제1 부분은 메모리 셀의 제2 부분 아래에 위치된다.
본 개시내용의 실시예에서, 메모리 스트링은 채널 구조의 연장 방향으로 적층되는 제1 메모리 스트링 및 제2 메모리 스트링을 포함하고, 제1 메모리 스트링의 채널 구조의 직경은 제1 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가하고, 제2 메모리 스트링의 채널 구조의 직경은 제2 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가한다.
본 개시내용의 실시예에서, 제1 메모리 스트링의 상단에서의 채널 구조의 직경은 제2 메모리 스트링의 하단에서의 채널 구조의 직경보다 크다.
본 개시내용의 실시예에서, 3차원 메모리는 3D NAND 플래시이다.
본 개시내용의 3차원 메모리 및 그의 제어 방법에 따르면, 정상적인 통과 전압보다 낮은 제1 통과 전압이 메모리 셀에 인가되고, 메모리 셀의 채널 구조의 직경은 상대적으로 작고, 이것은 메모리 셀의 이 부분의 판독 교란을 감소시킬 수 있다. 또한, 프로그램 검증 단계에서, 상대적으로 낮은 제1 통과 전압은 또한, 상대적으로 작은-개구부 채널 구조를 갖는 메모리 셀에 인가되고, 이에 의해, 메모리 셀의 이 부분의 판독 교란이 추가로 감소되고, 3차원 메모리의 신뢰성이 개선된다.
본 개시내용의 위의 목적, 특징, 및 장점을 더 분명하고 용이하게 이해되도록 하기 위하여, 본 개시내용의 구체적인 구현예는 도면과 관련하여 이하에서 상세하게 설명될 것이다.
도 1은 복수의 데크를 갖는 3차원 메모리의 일부의 구조도이다.
도 2a 및 도 2b는 3차원 메모리 내의 메모리 셀의 임계 전압의 분포도이다.
도 3은 E0 마진(margin)에 대한 판독 교란의 영향의 개략도이다.
도 4는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 예시적인 흐름도이다.
도 5a 내지 도 5d는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 구현 개략도이다.
도 6은 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 효과 개략도이다.
도 7a 내지 도 7d는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 구현 개략도이다.
도 8은 본 개시내용의 실시예에 따른 3차원 메모리의 모듈 도면이다.
도 9는 본 개시내용의 실시예를 위하여 이용될 수 있는 메모리 블록의 회로 개략도이다.
본 개시내용의 위의 목적, 특징, 및 장점을 더 분명하고 용이하게 이해되도록 하기 위하여, 본 개시내용의 구체적인 구현예는 도면과 관련하여 이하에서 상세하게 설명될 것이다.
이하의 설명은 본 개시내용의 적당한 이해의 용이함을 위하여 더 구체적인 세부내용을 기재한다. 그러나, 본 개시내용은 또한, 본 명세서에서 설명된 것과 다른 방식에 의해 구현될 수 있다. 이에 따라, 본 개시내용은 이하에서 개시된 구체적인 실시예에 의해 한정되지 않는다.
본 출원 및 청구범위에서 도시된 바와 같이, "a", "an", 및/또는 "the"와 같은 용어는 특히, 단수의 의미를 지칭하는 것이 아니라, 문맥에 의해 명확하게 지시된 바와 같은 예외를 제외하고는, 복수의 의미를 포함한다. 일반적으로 말하면, 용어 "포함한다(comprise)" 및 "포함한다(include)"는 방법 또는 장치가, 배타적인 열거를 구성하지 않는, 명확하게 식별된 단계 및 엘리먼트(element)를 포함한다는 것과, 방법 또는 장치가 또한, 다른 단계 또는 엘리먼트를 포함할 수 있다는 것을 오직 지시한다.
본 개시내용의 실시예가 상세하게 설명될 때, 예시의 용이함을 위하여, 디바이스 구조를 나타내는 단면 도면은 일반적인 축척으로 되지 않도록 부분적으로 확대될 것이고, 개략도는 단지 예시적이고, 본 명세서에서의 본 개시내용의 보호 범위를 한정하지 않아야 한다. 또한, 길이, 폭, 및 깊이의 3차원 공간적 크기는 실제적인 제조 시에 포함되어야 한다.
설명의 용이함을 위하여, "하(under)", "아래(below)", "하부(lower)", "밑(beneath)", "위(above)", "상(on)" 등과 같은 공간적 관계 용어는 도면에서 예시된 바와 같은 다른 엘리먼트 또는 특징부에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위하여 본 명세서에서 이용될 수 있다. 이러한 공간적 관계 용어는 이용 또는 동작 중인 디바이스의, 도면에서 도시된 바와 같은 것과는 다른 방향을 포함하도록 의도된다는 것이 이해된다. 예를 들어, 도면에서의 디바이스가 뒤집힐 경우에, 다른 엘리먼트 또는 특징부 "아래", 또는 "하", 또는 "밑"에 있는 것으로 설명된 엘리먼트의 방향은 다른 엘리먼트 또는 특징부의 "위"로 변경될 것이다. 이에 따라, 예시적인 용어 "아래" 및 "밑"은 상부 및 하부 방향을 포함할 수 있다. 디바이스는 또한, 다른 배향(90 도 또는 다른 방향으로 회전됨)을 가질 수 있고, 이에 따라, 본 명세서에서 이용된 바와 같은 공간적 관계 용어는 이에 따라 해독되어야 한다. 또한, 하나의 층이 2개의 층 "사이"인 것으로서 설명될 때, 그것은 2개의 층 사이의 유일한 층일 수 있거나, 그들 사이에 개재되는 하나 이상의 층이 또한 있을 수 있다는 것이 추가로 이해된다.
본 출원의 문맥에서, 제1 특징부가 제2 특징부 "상부(over)"에 있는 것으로 설명되는 구조는, 제1 및 제2 특징부가 직접 접촉하는 실시예를 포함할 수 있고, 또한, 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록, 또 다른 특징부가 제1 및 제2 특징부 사이에 형성되는 실시예를 포함할 수 있다.
또한, 컴포넌트를 정의하기 위하여 이용되는 "제1", "제2" 등과 같은 용어는 단지, 대응하는 컴포넌트의 구별의 용이함을 위한 것이라는 것이 주목되어야 한다. 이와 다르게 기재되지 않으면, 위의 용어는 특수한 의미를 가지지 않고, 이에 따라, 본 출원의 보호 범위를 한정하도록 해석될 수 없다.
본 명세서에서 이용된 바와 같이, 용어 "3차원(3D) 메모리 디바이스"는, 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록, 횡방향으로-배향된 기판 상에 메모리 셀 트랜지스터의 수직으로 배향된 스트링(NAND 스트링과 같은 "메모리 스트링"으로서 본 명세서에서 지칭됨)을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 이용된 바와 같이, 용어 "수직/수직으로(vertical/vertically)"는 기판의 횡방향 표면에 명목상으로 수직인 것을 의미한다.
본 명세서에서 이용된 바와 같이, 용어 "기판(substrate)"은 추후의 재료 층이 그 상으로 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 상단 상에 추가된 재료는 패턴화될 수 있거나, 비패턴화된 상태로 유지될 수 있다. 또한, 기판은 실리콘(silicon), 게르마늄(germanium), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide) 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리(glass), 플라스틱(plastic), 또는 사파이어 웨이퍼(sapphire wafer)와 같은, 전기적 비-전도성 재료로 이루어질 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역(region)을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓이거나 위에 놓인 구조의 전체 상부에서 연장될 수 있거나, 아래에 놓이거나 위에 놓인 구조의 규모보다 작은 규모를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 가지는 동종(homogeneous) 또는 비동종(inhomogeneous) 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상단 표면 및 하단 표면 사이 또는 이들에서의 임의의 쌍의 수평 평면 사이에서 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 페이퍼진 표면(tapered surface)을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층(interconnect layer)은 하나 이상의 전도체 및 (접촉부, 상호접속 라인, 및/또는 비아 홀(via hole)이 형성되는) 접촉 층 및 하나 이상의 유전체 층(dielectric layer)을 포함할 수 있다.
본 출원에서, 흐름도는 본 출원의 실시예에 따른 시스템에 의해 수행된 동작을 예시하기 위하여 이용된다. 상기한 또는 다음의 동작은 순서대로 정확하게 반드시 수행되지 않을 수 있다는 것이 이해되어야 한다. 반대로, 개개의 단계는 반대의 순서로 또는 동시에 프로세싱될 수 있다. 한편, 대안적으로, 이 동작이 이 프로세스에 추가되고; 대안적으로, 동작의 일부 단계 또는 단계들은 이 프로세스로부터 제거된다.
도 1은 복수의 데크를 갖는 3차원 메모리의 일부의 구조도이다. 도 1을 참조하면, 3차원 메모리는 2개의 데크, 각각 제1 데크(110) 및 제2 데크(120)를 포함한다. 각각의 데크는 게이트 층 및 유전체 층의 대안적인 적층체에 의해 형성된 적층체 구조(111, 121), 및 적층체 구조(111, 121) 내에 형성된 채널 홀 구조(112, 122)를 포함한다. 도 1에서 도시된 바와 같이, 제1 데크(110)에서, 채널 홀 구조(112)의 상단(114)에서의 개구부는 하단(113)에서의 개구부보다 크다. 제2 데크(120)에서, 채널 홀 구조(122)의 상단(124)에서의 개구부는 하단(123)에서의 개구부보다 크다. 제1 데크(110)와 제2 데크(120) 사이의 계면에서, 제1 데크(110)의 하단(113)에서의 채널 홀의 개구부는 제2 데크(120)의 상단(124)에서의 채널 홀의 개구부보다 작다.
실제적인 3차원 메모리 구조에서, 채널 홀의 개구부는 채널 홀 구조의 연장 방향에서 채널 홀의 상단으로부터 하단으로 점진적으로 감소한다. 적층체 구조(111, 121) 내의 적층체 층의 수가 증가함에 따라, 채널 홀 구조(112, 122)는 점점 더 깊어지고, 그 깊이-대-폭(depth-to-width) 비율은 점점 더 커져서, 채널 홀 구조(112, 122)의 상단에서의 개구부와 하단에서의 개구부 사이의 차이가 점점 더 커지는 것을 야기시킨다.
도 2a 및 도 2b는 3차원 메모리 내의 메모리 셀의 임계 전압의 분포도이고, 여기서, 수평 축은 임계 전압 Vt를 나타내고, 수직 축은 메모리 셀의 수를 나타낸다. 도 2a 및 도 2b는 멀티-레벨 셀(MLC : multi-level cell) 기술을 예로서 취하고, 이에 따르면, 각각의 메모리 셀은 2-비트 정보, 즉, 00, 01, 10, 및 11을 저장한다. 메모리 셀의 임계 전압은 4개의 상이한 상태, 즉, 도 2a 및 도 2b에서 도시된 바와 같은 E 상태, P1 상태, P2 상태, 및 P3 상태에 있을 수 있다. 이들 중에서, E 상태는 소거 액션에 대응하는 소거 상태이고, 대응하는 데이터 포맷은 11이고, P1 상태, P2 상태, 및 P3 상태는 프로그램 액션에 대응하는 프로그램 상태이고, 대응하는 데이터 포맷은 각각 00, 01, 및 10이다.
도 2a는 정상적인 상태 하의 임계 전압의 분포도이다. 도 2a를 참조하면, 개개의 상태 사이의 마진 거리(margin distance)가 있고, 이러한 마진 거리는 다수의 마진, 예를 들어, E 상태와 P1 상태 사이의 E0 마진 및 E1 마진으로 분할되고, 여기서, E0 마진은 E 상태에 근접하고, E1 마진은 P1 상태에 근접한다. 유사하게, P1 상태, P2 상태, 및 P3 상태 사이의 마진 거리는 E2 마진, E3 마진, E4 마진, 및 E5 마진으로 분할된다.
판독 동작이 메모리 셀에 대하여 수행될 때, 판독 전압(Vread)은 판독 메모리 셀의 게이트에 인가되고, 통과 전압(Vpass)은 판독 메모리 셀과 동일한 메모리 셀 상의 다른 메모리 셀에 인가되어, 이 메모리 셀은 턴-온(turn-on) 상태에 있다. 통과 전압은 또한, 송신 전압 또는 턴-온 전압으로서 칭해진다. 메모리 스트링은 도 1에서 도시된 바와 같은 채널 홀을 따라 분포된 메모리 셀의 스트링으로서 해석될 수 있다. 채널 홀 구조의 하단에서의 작은-개구부 메모리 셀에 대하여, 통과 전압은 높은 전기장 세기 및 강한 터널링 효과를 가져오고, 메모리 셀에 대한 어떤 프로그램 효과를 생성한다. 특히, 소거 상태에서의 메모리 셀에 대하여, 그 낮은 임계 전압으로 인해, 그것은 통과 전압의 프로그램 효과에 민감하고, 이에 의해, 예를 들어, 도 2b에서 도시된 바와 같이, 소거 상태 E 상태의 분포가 확장된다.
도 2b는 소거 상태의 분포가 확장될 때의 임계 전압의 분포도이다. 도 2b를 참조하면, E0 상태의 전압 분포는 P1 상태에 근접한 방향으로 확장되어, E0 마진의 감소로 귀착된다. E0 마진의 감소로 인해, E 상태에서의 메모리 셀에 대한 판독 에러가 야기될 수 있고, 이에 의해, 판독 교란으로 귀착되고, 데이터 저장의 신뢰성이 감소된다.
도 3은 E0 마진(margin)에 대한 판독 교란의 영향의 개략도이다. 도 3에서 도시된 바와 같이, 그 수평 축은 0으로부터 127까지의 3차원 메모리의 워드 라인(WL : word line)의 번호를 나타내고, 이것은 3차원 메모리가 128-층 3D NAND 플래시인 것을 지시한다. 또한, 3차원 메모리는 도 1에서 도시된 바와 같은 2개의 데크를 포함한다. 도 3에서의 수직 축은 E0 마진의 폭 값을 나타내고, 이것은 몇몇 테스트 결과의 중앙값(median)이다. 도 3을 참조하면, 수평 축의 좌측 절반 부분은 프로그램을 거치지 않는 메모리 셀의 원래의 상태(Fresh)를 도시하고, 우측 절반 부분(320)은 프로그램의 300개의 사이클(300 cyc) 후의 메모리 셀의 상태를 도시한다.
도 3을 참조하면, 좌측 절반 부분(310) 및 우측 절반 부분(320) 각각은 상이한 판독의 횟수에 대응하는 4개의 곡선을 포함한다. 이들 중에서, 곡선(311 및 321)에 대응하는 판독의 횟수는 0이고, 곡선(312 및 322)에 대응하는 판독의 횟수는 1000이고, 곡선(313 및 323)에 대응하는 판독의 횟수는 3000이고, 곡선(314 및 324)에 대응하는 판독의 횟수는 30000이다. 분명히, E0 마진은 판독의 횟수에 있어서의 증가와 함께 점진적으로 감소한다. 도 3은 도 1에서 도시된 바와 같은 2개의 데크를 갖는 3차원 메모리에 대응하고, 여기서, 워드 라인 번호 0 내지 63은 제1 데크에 속하고, 번호는 채널 홀 구조의 하단으로부터 위로 점진적으로 증가하고, 워드 라인 번호 64 내지 127은 제2 데크에 속한다.
좌측 절반 부분(310)을 예로서 취하면, 도 1 및 도 3과 관련하여, 워드 라인 번호 0은 채널 홀 구조의 하단에서의 메모리 셀에 대응한다. 몇몇 판독 동작 후에, 제1 데크 내의 메모리 셀의 E0 마진의 크기는 워드 라인 번호(0 내지 63)의 증가와 함께 증가하고, 제2 데크 내의 메모리 셀의 E0 마진의 크기는 또한, 워드 라인 번호(64 내지 127)의 증가와 함께 증가한다. 이에 따라, 데크의 하단에서의 메모리 셀의 E0 마진, 예를 들어, 제1 데크의 하단에서의 메모리 셀 및 제2 데크의 하단에서의 메모리 셀에 각각 대응하는, 도 3에서의 점선 원에 의해 원형으로 된 바와 같은 제1 에어리어(area)(315) 및 제2 에어리어(316)가 가장 작다.
우측 절반 부분(320)에서, 프로그램의 300개의 사이클 후의 메모리 셀의 E0 마진은 프로그램을 거치지 않는 원래의 상태에서의 메모리 셀의 E0 마진보다 다소 작다. 그 외에도, 좌측 절반 부분(310)과 유사하게, 제1 데크의 하단 및 제2 데크의 하단에서의 메모리 셀의 E0 마진, 예를 들어, 도 3에서의 점선 원에 의해 원형으로 된 바와 같은 제3 에어리어(317) 및 제4 에어리어(318)는 상대적으로 작다.
도 4는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 예시적인 흐름도이다. 3차원 메모리는 복수의 메모리 스트링을 포함하고, 복수의 메모리 스트링의 각각은 제1 부분 및 제2 부분을 포함하는 복수의 메모리 셀을 포함하고, 여기서, 메모리 셀의 제1 부분에 대응하는 채널 구조의 직경은 메모리 셀의 제2 부분에 대응하는 채널 구조의 직경보다 작다. 도 4를 참조하면, 실시예의 제어 방법은 다음을 포함한다:
단계(S410): 판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 통과 전압을 비-선택된 메모리 셀에 인가하고, 여기서, 제1 통과 전압은 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압은 제2 부분 내의 제2 비-선택된 메모리 셀에 인가되고, 여기서, 제1 통과 전압은 제2 통과 전압보다 낮다.
일부 실시예에서, 3차원 메모리의 메모리 스트링 내의 메모리 셀은 통과 전압이 인가되는 대응하는 워드 라인에 결합되고, 이에 의해, 통과 전압을 메모리 셀에 인가하는 효과가 달성된다.
일부 실시예에서, 판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 판독 전압은 선택된 메모리 셀의 워드 라인에 인가된다.
도 5a 내지 도 5d는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 구현 개략도이다. 도 4에서 도시된 바와 같은 제어 방법은 도 5a 내지 도 5d와 관련하여 이하에서 설명된다.
도 5a를 참조하면, 2개의 데크를 갖는 128-층 3차원 메모리의 구조도가 여기에 도시된다. 3차원 메모리는 하부 파트에서 위치된 제1 데크(510), 및 상부 파트에서 위치된 제2 데크(520)를 포함한다. 제1 데크(510)는 64개의 게이트 층 WL0 내지 WL63을 포함하고, 제2 데크(520)는 또한, 64개의 게이트 층 WL64 내지 WL127을 포함한다. 3차원 메모리는 제1 데크(510)와 제2 데크(520) 사이의 일부 가상적 게이트 층(530)을 더 포함하고, 이것은 실제적인 게이트 효과를 생성하지 않는다. 3차원 메모리의 구조에서, 워드 라인은 게이트 층과 접속되고, 전압은 워드 라인을 통해, 워드 라인과 접속된 게이트 층에 인가될 수 있다는 것이 이해된다. 도 5a 내지 도 5d에서, WL(워드 라인)은 상이한 워드 라인과 접속된 게이트 층의 명칭을 나타내기 위하여 이용된다.
이 실시예에서, 메모리 셀에 대응하는 채널 구조의 직경은 도 1에서 도시된 바와 같은 채널 홀 구조의 개구부이다.
도 1 및 도 5a와 관련하여, 몇몇 게이트 층의 수가 약 15 내지 20이고, 즉, 메모리 셀의 제1 부분이 위치되는 게이트 층이 WL0 내지 WL14로부터 WL0 내지 WL19까지인 것으로 가정하면, 제1 데크(510) 내의 하단에서의 몇몇 게이트 층에 관련된 메모리 셀에 대응하는 채널 구조의 개구부는 상대적으로 작다.
본 개시내용은 제1 부분 및 제2 부분의 메모리 셀의 수를 제한하지도 않고, 대응하는 게이트 층의 수를 제한하지도 않는다. 제어 방법의 실제적인 구현예에서, 메모리 셀의 제1 부분 및 제2 부분이 위치되는 게이트 층의 범위는 요구된 바와 같이 설정될 수 있다.
본 개시내용은 16개의 층을 예로서 취함으로써 설명된다. 도 5a를 참조하면, WL0 내지 WL15 및 WL64 내지 WL79에 대응하는 메모리 셀은 단계(S410)에서의 제1 부분에 속하고, 게이트 층의 나머지에서의 메모리 셀은 제2 부분에 속한다.
단계(S410)를 설명하기 위하여, 그것은 선택된 메모리 셀이 위치되는 게이트 층의 수에 따라 각각 설명될 것이다.
도 5a에서, 선택된 메모리 셀(540)은 WL0 및 WL23 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 WL24 내지 WL127을 포함하는 비-선택된 메모리 셀이다. 판독 전압 Vread가 선택된 메모리 셀(540)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이 비-선택된 메모리 셀에서, WL64 내지 WL78 내에 위치된 메모리 셀은 제1 부분에 속하고, 비-선택된 메모리 셀의 이 부분은 제1 비-선택된 메모리 셀(550)로서 칭해진다. 나머지는 WL24 내지 WL63 및 WL79 내지 WL127 내에 위치된 메모리 셀을 포함하는 제2 부분에 속하고, 이 비-선택된 메모리 셀은 제2 비-선택된 메모리 셀(560)로서 칭해진다. 단계(S410)에 따르면, 제1 통과 전압 Vpass1은 제1 부분에 속하는 제1 비-선택된 메모리 셀(550)에 인가되고, 제2 통과 전압 Vpass2는 제2 부분에 속하는 제2 비-선택된 메모리 셀(560)에 인가되고, 여기서, Vpass1 < Vpass2이다.
WL0과 WL23 사이의 선택된 메모리 셀(540)은, 선택된 메모리 셀(540)이 WL0과 W23 사이의 임의의 하나 이상의 층 내에 위치된다는 것이 주목되어야 한다. 선택된 메모리 셀(540)은 상이한 메모리 스트링 내에 위치될 수 있지만, 동일한 게이트 층 상에, 그러나 상이한 메모리 스트링 내에 위치된 메모리 셀(540)에 대응하는 채널 구조의 직경은 거의 동일하다. 선택된 메모리 셀(540)이 층 WL15 내에 있을 경우에, 통과 전압은 단계(S410)의 원리에 따라 유사하게, WL15을 제외한 게이트 층 WL0 내지 W23 상의 메모리 셀에 인가되고, 즉, 제1 통과 전압 Vpass1은 제1 부분에 속하는 WL0 내지 WL14에 인가되고, 제2 통과 전압 Vpass2는 제2 부분에 속하는 WL16 내지 WL23에 인가된다.
도 5b에서, 선택된 메모리 셀(540)은 WL24 및 WL55 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 전압 Vread가 선택된 메모리 셀(540)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제1 비-선택된 메모리 셀(550)은 게이트 층 WL0 내지 WL15 및 WL64 내지 WL79 내에 위치된 메모리 셀을 포함하고, 제2 비-선택된 메모리 셀(560)은 게이트 층 WL16 내지 WL23, WL56 내지 WL63, 및 WL80 내지 WL127 내에 위치된 메모리 셀을 포함한다. 단계(S410)에 따르면, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(550)에 인가되고, 제2 통과 전압 Vpass2는 제2 비-선택된 메모리 셀(560)에 인가되고, 여기서, Vpass1 < Vpass2이다.
도 5c에서, 선택된 메모리 셀(540)은 WL56 및 WL87 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 전압 Vread가 선택된 메모리 셀(540)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제1 비-선택된 메모리 셀(550)은 게이트 층 WL0 내지 WL15 내에 위치된 메모리 셀을 포함하고, 제2 비-선택된 메모리 셀(560)은 게이트 층 WL16 내지 WL55 및 WL88 내지 WL127 내에 위치된 메모리 셀을 포함한다. 단계(S410)에 따르면, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(550)에 인가되고, 제2 통과 전압 Vpass2는 제2 비-선택된 메모리 셀(560)에 인가되고, 여기서, Vpass1 < Vpass2이다.
도 5d에서, 선택된 메모리 셀(540)은 WL88 및 WL127 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 전압 Vread가 선택된 메모리 셀(540)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제1 비-선택된 메모리 셀(550)은 게이트 층 WL0 내지 WL15 및 WL64 내지 WL79 내에 위치된 메모리 셀을 포함하고, 제2 비-선택된 메모리 셀(560)은 게이트 층 WL16 내지 WL63 및 WL80 내지 WL87 내에 위치된 메모리 셀을 포함한다. 단계(S410)에 따르면, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(550)에 인가되고, 제2 통과 전압 Vpass2는 제2 비-선택된 메모리 셀(560)에 인가되고, 여기서, Vpass1 < Vpass2이다.
위의 실시예에서, 제2 통과 전압은 전형적으로 이용된 정상적인 전압일 수 있고, 예를 들어, Vpass2 = 6.5 - 7 V일 수 있다. 제1 통과 전압은 정상적인 통과 전압보다 낮고, 예를 들어, Vpass1 = 6 - 6.5 V이다. 제1 통과 전압 Vpass1은 제2 통과 전압 Vpass2보다 약 0.5 V 낮다.
도 6은 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 효과 개략도이다. 도 6을 참조하면, 그 수평 축은 0부터 127까지의, 3차원 메모리의 워드 라인 번호를 나타내고, 그 수직 축은 E0 마진의 폭을 나타낸다. 도 6은 판독 동작의 30000 사이클 후에 획득된 E0 마진의 평균을 예시한다. 곡선(610)은 제2 통과 전압 Vpass2가 모든 비-선택된 셀에 인가된다는 조건을 도시하고, 곡선(620)은, 제1 통과 전압 Vpass1이 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압 Vpass2가 제2 비-선택된 메모리 셀에 인가된다는 조건을 도시한다.
도 6에서 도시된 바와 같은 실시예에서, Vpass1 = 6.2 V이고, Vpass2 = 6.6 V이다. 도 6에서 도시된 바와 같이, 채널 구조의 최하단에서의 WL0 내지 WL16 근처의 메모리 셀에 대하여, 곡선(620)의 Y-축 값은 곡선(610)의 Y-축 값 초과이고, 즉, 본 개시내용의 방법은 WL0 내지 WL16 근처의 메모리 셀의 E0 마진을 증가시킨다.
위에서 설명된 3차원 메모리의 제어 방법에 따르면, 정상적인 통과 전압보다 낮은 제1 통과 전압은 메모리 셀에 인가되고, 이 메모리 셀의 채널 구조의 직경은 상대적으로 작고, 이것은 메모리 셀의 이 부분의 판독 교란을 감소시킬 수 있다.
도 4를 참조하면, 일부 실시예에서, 본 개시내용의 3차원 메모리의 제어 방법은 다음을 더 포함한다:
단계(420): 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 제2 통과 전압을 제2 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 제1 통과 전압을 제1 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 제2 통과 전압을 제1 비-선택된 메모리 셀에 인가한다. 단계(420)는 도 7a 내지 도 7d와 관련하여 이하에서 설명된다.
일부 실시예에서는, 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 프로그램 검증 전압이 선택된 메모리 셀의 워드 라인에 인가된다.
도 7a 내지 도 7d는 본 개시내용의 실시예에 따른 3차원 메모리의 제어 방법의 구현 개략도이다. 도 7a 내지 도 7d는 선택된 메모리 셀이 위치되는 게이트 층의 수의 4개의 상이한 상황을 각각 예시한다.
도 7a를 참조하면, 도 7a는 도 5a와 유사하게, 2개의 데크를 갖는 128-층 3차원 메모리의 구조도를 도시한다. 3차원 메모리는 하부 파트에서 위치된 제1 데크(710), 및 상부 파트에서 위치된 제2 데크(720)를 포함한다. 제1 데크(710)는 64개의 게이트 층 WL0 내지 WL63을 포함하고, 제2 데크(720)는 또한, 64개의 게이트 층 WL64 내지 WL127을 포함한다. 3차원 메모리는 제1 데크(710)와 제2 데크(720) 사이의 일부 가상적 게이트 층(730)을 더 포함하고, 이것은 실제적인 게이트 층 효과를 생성하지 않는다. 게이트 층 WL0 내지 WL15 및 WL64 내지 WL79 내의 메모리 셀이 작은-개구부 채널 구조를 갖는 제1 부분에 대응하고, 게이트 층의 나머지 내의 메모리 셀이 큰-개구부 채널 구조를 갖는 제2 부분에 대응하는 것으로 한다.
도 7a에서, 선택된 메모리 셀(740)은 WL0 및 WL23 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 WL24 내지 WL127을 포함하는 비-선택된 메모리 셀이다. 판독 검증 전압 Vverify가 선택된 메모리 셀(740)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다.
일부 실시예에서, 각각의 메모리 셀은 메모리 스트링 내의 대응하는 셀 깊이에서 위치되고, 프로그램 동작은 메모리 스트링의 채널 구조의 연장 방향으로 층마다 워드 라인을 통해 동일한 셀 깊이에서 위치된 메모리 셀의 페이지에 대하여 수행된다. 도 7a를 참조하면, 실시예에서, 워드 라인 번호는 메모리 스트링의 채널 구조의 연장 방향에 또한 대응하는 제1 방향으로 층마다 증가한다. WL0은 채널 구조의 하단에 대응하고, WL127은 채널 구조의 상단에 대응한다. 또한, WL0은 제1 데크(710)의 채널 구조의 하단에 대응하고, WL63은 제1 데크(710)의 채널 구조의 상단에 대응하고; WL64는 제2 데크(720)의 채널 구조의 하단에 대응하고, WL127은 제2 데크(720)의 채널 구조의 상단에 대응한다.
동일한 게이트 층 내의 메모리 셀은 동일한 셀 깊이를 가지고, 동일한 셀 깊이에서의 메모리 셀은 3차원 메모리의 페이지를 형성한다. 도 7a 내지 도 7d에서 도시된 바와 같은 실시예에서, 프로그램 동작은 최하단 층 WL0으로부터 상향으로 층마다 시작한다.
(데이터 기입(write data)으로서 또한 해석될 수 있는) 프로그램 동작 동안에, 메모리 셀은 워드 라인 프로그램 순서 또는 프로그램 규칙에 따라 프로그래밍된다. 예를 들어, 프로그램 동작은 메모리 블록의 소스(source) 측에서의 워드 라인으로부터 시작할 수 있고, 메모리 블록의 드레인(drain) 측에서의 워드 라인까지 계속된다. 하나의 프로그램 규칙에서, 각각의 워드 라인의 프로그램이 완료된 후에, 그것은 다음 워드 라인의 프로그램(즉, 페이지 내의 프로그램)이 된다. 프로그램 동작 동안에, 3차원 메모리 내의 하나 이상의 층은 선택 층으로서 선택되고; 프로그램 전압은 선택 층에 인가되고, 비트 라인 전압은 선택 스트링에 대응하는 비트 라인에 인가되지 않고, 즉, 선택 스트링에 대응하는 비트 라인은 선택 스트링에 대한 프로그램 동작을 위하여 접지되는 반면, 억압 동작(suppression operation)은 다른 메모리 스트링에 대하여 수행된다.
도 7a를 참조하면, 선택된 메모리 셀(740)은 게이트 층 WL0 내지 WL23 사이에 위치되고, 이들 사이의 하나 이상의 층일 수 있다. 이 상태에서, 다른 게이트 층 WL24 내지 WL127은 프로그램 동작을 거치지 않았고, 소거 상태에 있다. 이에 따라, WL24 내지 WL127 내의 비-선택된 메모리 셀에 인가된 통과 전압 Vpass는 제2 통과 전압 Vpass2이다.
도 7b에서, 선택된 메모리 셀(741)은 WL24 및 WL55 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 검증 전압 Vverify가 선택된 메모리 셀(741)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제2 통과 전압 Vpass2는 제2 비-선택된 메모리 셀(761)에 인가된다. 게이트 층 WL0 내지 WL15에서의 제1 비-선택된 메모리 셀(750)은 도 7a에서 도시된 바와 같은 프로그램 동작을 거쳤고, 프로그램 상태에 있고, 이에 따라, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(750)에 인가된다. 게이트 층 WL56 내지 WL127 내에 위치된 비-선택된 메모리 셀(762)은 소거 상태에 있고, 이에 따라, 제2 통과 전압 Vpass2는 이 비-선택된 메모리 셀(762)에 인가되고, 여기서, Vpass1 < Vpass2이다. 비-선택된 메모리 셀(762)은 제1 부분에 속하는 제1 비-선택된 메모리 셀 WL64 내지 WL79, 및 제2 부분에 속하는 제2 비-선택된 메모리 셀 WL80 내지 WL127을 포함한다.
도 7c에서, 선택된 메모리 셀(742)은 WL56 및 WL87 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 검증 전압 Vverify가 선택된 메모리 셀(742)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제2 통과 전압 Vpass2는, 게이트 층 WL16 내지 WL55 및 WL88 내지 WL127 내에 위치된 메모리 셀을 포함하는 제2 비-선택된 메모리 셀(763)에 인가된다. 비-선택된 메모리 셀은, 도 7a에서 도시된 바와 같은 프로그램 동작을 거쳤고 프로그램 상태에 있는, 게이트 층 WL0 내지 WL15 내에 위치된 제1 비-선택된 메모리 셀(750)을 더 포함하고, 이에 따라, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(750)에 인가된다.
도 7d에서, 선택된 메모리 셀(743)은 WL88 및 WL127 사이에 있고, 다른 게이트 층 내에 위치된 메모리 셀은 비-선택된 메모리 셀이다. 판독 검증 전압 Vverify가 선택된 메모리 셀(743)에 인가될 때, 통과 전압 Vpass는 다른 비-선택된 메모리 셀에 인가된다. 이러한 비-선택된 메모리 셀 중에서, 제2 통과 전압 Vpass2는, 게이트 층 WL16 내지 WL63 및 WL80 내지 WL87 내에 위치된 메모리 셀을 포함하는 제2 비-선택된 메모리 셀(764)에 인가된다. 비-선택된 메모리 셀은, 도 7a에서 도시된 바와 같은 프로그램 동작을 거쳤고 프로그램 상태에 있는, 게이트 층 WL0 내지 WL15 내의 제1 비-선택된 메모리 셀(750), 및 게이트 층 WL64 내지 WL79 내의 제1 비-선택된 메모리 셀(751)을 더 포함하고, 이에 따라, 제1 통과 전압 Vpass1은 제1 비-선택된 메모리 셀(750, 751)에 인가된다.
메모리 셀에 대한 프로그램 검증 전압 Vverify의 인가는 판독 동작과 동등하고, 이것은 또한, 상대적으로 작은 개구부를 갖는 메모리 셀에 대한 판독 교란으로 귀착될 것이다. 위의 실시예의 제어 방법에 따르면, 프로그램 검증 전압의 판독 교란은 한편으로 감소될 수 있다.
도 7a 내지 도 7d는 프로그램 동작이 게이트 층 WL0 내지 WL127로부터 층마다 시작하는 실시예를 예시한다. 다른 실시예에서, 프로그램 동작은 게이트 층 WL127로부터 하향으로 층마다 WL0까지 수행될 수 있고, 위의 동작 방법은 또한, 이 실시예에 적용된다.
도 8은 본 개시내용의 실시예에 따른 3차원 메모리의 모듈 도면이다. 본 개시내용의 3차원 메모리의 상기한 제어 방법은 실시예의 3차원 메모리를 제어하기 위하여 이용될 수 있고, 이에 따라, 상기한 도면 및 설명은 모두, 본 개시내용의 3차원 메모리를 설명하기 위하여 이용될 수 있다.
도 8을 참조하면, 3차원 메모리는 메모리 셀 어레이(810) 및 제어기(820)를 포함한다. 메모리 셀 어레이(810)는 복수의 메모리 스트링을 포함하고, 복수의 메모리 스트링의 각각은 기판 위에서 수직으로 연장되고, 직렬 접속으로 수직으로 배열되는 복수의 메모리 셀을 포함한다. 복수의 메모리 셀은 제1 부분 및 제2 부분을 포함하고, 메모리 셀의 제1 부분의 채널 구조의 직경은 메모리 셀의 제2 부분의 채널 구조의 직경보다 작다. 제어기(820)는 판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 통과 전압 Vpass를 비-선택된 메모리 셀에 인가하도록 구성되고, 여기서, 제1 통과 전압 Vpass1은 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 제2 통과 전압 Vpass2는 제2 부분 내의 제2 비-선택된 메모리 셀에 인가되고, 여기서, 제1 통과 전압 Vpass1은 제2 통과 전압 Vpass2보다 낮다.
일부 실시예에서, 제어기(820)는 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 제2 통과 전압 Vpass2를 제2 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 제1 통과 전압 Vpass1을 제1 비-선택된 메모리 셀에 인가하고, 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 제2 통과 전압 Vpass2를 제1 비-선택된 메모리 셀에 인가하도록 추가로 구성된다.
제어기(820)는 본 개시내용의 3차원 메모리의 제어 방법을 이용하여 위의 기능을 구현할 수 있고, 이에 따라, 상기한 도면 및 설명은 본 개시내용의 3차원 메모리의 제어기(820)의 구체적인 기능을 설명하기 위하여 이용될 수 있다. 동일한 내용은 더 이상 설명되지 않을 것이다.
실시예에서, 메모리 셀 어레이(810) 내에 포함된 각각의 메모리 셀은 그 안에 1-비트 데이터를 저장하는 단일-레벨 셀(SLC : single-level cell), 또는 MLC, TLC, 및 QLC 등과 같은, 그 안에 2-비트 또는 더 많은-비트 데이터를 저장할 수 있는 멀티-레벨 셀(MLC : multi-level cell), 또는 단일-레벨 셀 및 멀티-레벨 셀의 임의의 조합일 수 있다.
실시예에서, 메모리 셀 어레이(810) 내의 메모리 셀은 워드 라인(word line) WL 및 비트 라인(bit line) BL에 접속될 수 있다. 한편, 메모리 셀 어레이(810)는 또한, 스트링 선택 라인(string select line) SSL, 접지 선택 라인(ground select line) GSL 등과 같은 다른 선택 라인에 접속될 수 있다. 구체적으로, 메모리 셀 어레이(810)는 워드 라인 WL 또는 선택 라인(SSL 및/또는 GSL)을 통해 워드 라인 디코더(850)에 접속될 수 있고, 전압 생성기(860)에 추가로 접속될 수 있다. 메모리 셀 어레이(810)는 비트 라인 BL을 통해 비트 라인 디코더(830)에 접속될 수 있고, 입력/출력(I/O : input/output) 회로(840)에 추가로 접속될 수 있다. 제어기(820)는 비트 라인 디코더(830), I/O 회로(840), 워드 라인 디코더(850), 및 전압 생성기(860)와 각각 접속된다.
소거, 프로그램, 판독-기입, 또는 검증 동작이 하나 이상의 메모리 셀에 대하여 수행되도록 요구될 때, 제어기(820)는 비트 라인 BL을 통해 비트 라인 디코더(830)에 의해 어드레싱하기 위하여, 그리고 워드 라인 WL을 통해 워드 라인 디코더(850)에 의해 어드레싱하기 위하여, 하나 이상의 메모리 셀의 어드레스를 비트 라인 디코더(830) 및 워드 라인 디코더(850)로 송신할 수 있다.
일부 실시예에서, 비트 라인 디코더(830) 및 워드 라인 디코더(850)의 기능은 통합된 어드레스 디코더에 의해 구현될 수 있다. 어드레스 디코더는 어드레스 버퍼 등과 같은 컴포넌트를 더 포함할 수 있다.
I/O 회로(840)는 제어기(820) 및/또는 외부로부터 데이터를 수신할 수 있고, 한편으로 기입 동작을 위하여 수신된 데이터를 메모리 셀 어레이(810) 내에 저장할 수 있고, 메모리 셀 어레이(810)로부터 데이터를 판독할 수 있고, 다른 한편으로 판독 동작을 위하여 판독 데이터를 제어기(820) 및/또는 외부로 출력할 수 있다.
전압 생성기(860)는 제어기(820)로부터의 제어 신호에 응답하여, 메모리 셀 어레이(810)에 대하여 소거, 프로그램, 판독-기입, 및 검증 동작을 수행하기 위한 다양한 전압을 생성할 수 있다. 특히, 전압 생성기(860)는 워드 라인 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 프로그램 억압 전압, 판독 전압, 및 검증 전압 등을 생성할 수 있다. 전압 생성기(860)는 비트 라인 강제 전압(force voltage) 또는 억제 전압(inhibition voltage)과 같은 비트 라인 전압을 생성할 수 있다. 본 개시내용의 실시예에서, 전압 생성기(860)는 (제1 통과 전압 Vpass1 및 제2 통과 전압 Vpass2를 포함하는) 상기한 통과 전압 Vpass, 판독 전압 Vread, 및 프로그램 검증 전압 Vverify 등을 생성할 수 있다.
제어기(820)는 제어 신호를 비트 라인 디코더(830), I/O 회로(840), 워드 라인 디코더(850), 및 전압 생성기(860)로 출력할 수 있다. 예를 들어, 제어기(820)는 전압 제어 신호를 전압 생성기(860)로 출력할 수 있고, 워드 라인 어드레스를 워드 라인 디코더(850)로 출력할 수 있고, 비트 라인 어드레스를 비트 라인 디코더(830)로 출력할 수 있고, 기입 데이터를 I/O 회로(840)로 출력할 수 있고, I/O 회로(840)로부터 판독된 데이터를 수신할 수 있다.
일부 실시예에서, 제어기(820)는 일부 비트 라인 BL을 선택하기 위하여 비트 라인 디코더(830)를 제어하고, 일부 워드 라인 WL을 선택하기 위하여 워드 라인 디코더(850)를 제어하고, 어떤 전압을 전압 생성기(860)를 통해 이 비트 라인 BL 및 워드 라인 WL에 인가한다. 예를 들어, 판독 동작 동안에, 판독 전압은 선택된 워드 라인 WL에 인가될 수 있고, 판독에 대해 억제된 메모리 셀에 대하여, 판독 억제 전압은 비-선택된 비트 라인 BL에 인가된다. 프로그램 동작 동안에, 프로그램 전압 및 검증 전압은 선택된 워드 라인 WL에 인가될 수 있고, 프로그램 억제 전압은 비-선택된 비트 라인 BL에 인가된다.
본 개시내용의 실시예의 제어기(820)는 프로세서, I/O 인터페이스 등과 같은 컴포넌트를 더 포함할 수 있다. 비트 라인 디코더(830), I/O 회로(840), 워드 라인 디코더(850), 및 전압 생성기(860)에 대한 제어기(820)의 제어 로직은 위의 것으로 제한되지 않는다. 제어기(820)는 또한, 비휘발성 메모리에 대한 임의의 다른 로직 제어 기능을 구현할 수 있고, 이것은 본 기술분야에서의 통상의 기술자에 의해 이해될 수 있다.
일부 실시예에서, 제어기(820)는 소프트웨어에 기초하여, 메모리 셀 어레이(810)에 의해 수행되어야 할 요구된 메모리 동작을 지시할 수 있다.
본 개시내용의 실시예에서, 메모리 스트링은 기판 위에서 수직으로 연장된다. 기판은 실리콘 기판(Si), 게르마늄 기판(Ge), 실리콘 게르마나이드(silicon germanide) 기판(SiGe), 실리콘 온 인슐레이터(SOI: Silicon on Insulator), 또는 게르마늄 온 인슐레이터(GOI : Germanium on Insulator) 등일 수 있다. 일부 실시예에서, 기판은 또한, GaAs, InP, 또는 SiC 등과 같은 다른 원소 반도체(elemental semiconductor) 또는 화합물 반도체(compound semiconductor)를 포함하는 기판일 수 있다. 그것은 또한, Si/SiGe 등과 같은 적층체 구조일 수 있다. 그것은 SiGe 온 인슐레이터(SGOI: SiGe on Insulator) 등과 같은 다른 에피택셜 구조를 더 포함할 수 있다. 일부 실시예에서, 기판은 유리(glass), 플라스틱(plastic), 또는 사파이어 웨이퍼(sapphire wafer) 등과 같은 전기적 비-전도성 재료로 이루어질 수 있다. 일부 필요한 프로세스는 기판에 대해 수행되었을 수 있고, 예를 들어, 공통 활성 에어리어가 형성되었고, 필요한 세정이 수행되는 등이었다.
적층체 구조는 기판 위에 배치되고, 제1 재료 층 및 제2 재료 층의 교대 라미네이션(lamination)에 의해 형성된 적층체일 수 있다. 제1 재료 층 및 제2 재료 층은 다음의 재료, 예를 들어, 실리콘 질화물, 실리콘 산화물, 비정질 탄소, 다이아몬드-유사 비정질 탄소, 게르마늄 산화물, 알루미늄 산화물 등, 및 그 조합으로부터 선택될 수 있고, 적어도 하나의 절연 유전체를 포함할 수 있다. 제1 재료 층 및 제2 재료 층은 상이한 에칭 선택성을 가진다. 예를 들어, 이들은 실리콘 질화물 및 실리콘 산화물의 조합, 실리콘 산화물 및 비도핑된 폴리실리콘 또는 비정질 실리콘의 조합, 실리콘 산화물 또는 실리콘 질화물 및 비정질 탄소의 조합 등일 수 있다. 적층체 구조의 제1 재료 층 및 제2 재료 층의 증착 방법은 화학적 기상 증착(CVD, PECVD, LPCVD, 및 HDPCVD), 원자 층 증착(ALD: atomic layer deposition), 또는 물리적 기상 증착 방법, 예컨대, 분자 빔 에피택시(MBE: molecular beam epitaxy), 열적 산화(thermal oxidation), 증발(evaporation), 스퍼터링(sputtering), 및 다른 다양한 방법을 포함할 수 있다. 본 개시내용의 실시예에서, 제1 재료 층은 게이트 층일 수 있고, 제2 재료 층은 유전체 층일 수 있다. 게이트 층은 더미 게이트 층의 제거 후에 형성될 수 있다. 게이트 희생 층의 재료는 예를 들어, 실리콘 질화물 층일 수 있다. 게이트 층의 재료는 금속 텅스텐, 코발트, 구리, 니켈 등과 같은 전도성 재료일 수 있거나, 폴리실리콘, 도핑된 실리콘, 또는 그 임의의 조합일 수 있다. 유전체 층의 재료는 예를 들어, 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 탄탈륨 산화물 등일 수 있다.
본 개시내용의 실시예에서, 기판의 재료는 예를 들어, 실리콘일 수 있다. 제1 재료 층 및 제2 재료 층은 예를 들어, 실리콘 질화물 및 실리콘 산화물의 조합이다. 실리콘 질화물 및 실리콘 산화물의 조합을 예로서 취하면, 실리콘 질화물 및 실리콘 산화물은 화학적 기상 증착(CVD), 원자 층 증착(ALD), 또는 다른 적절한 증착 방법에 의해 적층체 구조를 형성하기 위하여 기판 상에서 순서대로 교대로 증착될 수 있다.
초기 반도체 구조의 예시적인 조성이 본 명세서에서 설명되지만, 하나 이상의 특징부는 이러한 반도체 구조로부터 제거될 수 있거나, 대체될 수 있거나, 이러한 반도체 구조에 추가될 수 있다. 예를 들어, 다양한 웰 영역(well region)이 요구된 바와 같이 기판 내에 형성될 수 있다. 또한, 개개의 층의 예시된 재료는 단지 예시적이고, 예를 들어, 기판은 또한, 실리콘 온 인슐레이터(SOI: Silicon on Insulator), SiGe, Si:C 등과 같은 다른 실리콘-함유 기판일 수 있다. 게이트 층은 또한, 다른 전도성 층, 예를 들어, 금속 텅스텐, 코발트, 니켈 등일 수 있다. 제2 재료 층은 또한, 알루미늄 산화물, 하프늄 산화물, 탄탈륨 산화물 등과 같은 다른 유전체 재료일 수 있다.
메모리 셀에 대응하는 채널 구조는 적층체 구조를 통해 채널 홀 내에 수직으로 형성될 수 있다. 이에 따라, 채널 구조는 원통형일 수 있다. 채널 구조는 채널 층 및 메모리 층을 포함할 수 있다. 전체적으로, 메모리 층 및 채널 층은 채널 구조의 방사상 방향으로 외부로부터 내부로 순서대로 배치된다. 메모리 층은 채널 구조의 방사상 방향으로 외부로부터 내부로 순서대로 배치되는 차단 층, 전하 포획 층, 및 터널링 층을 포함할 수 있다. 충전 층은 또한, 채널 층 내에 배치될 수 있다. 충전 층은 지지체로서 기능할 수 있다. 충전 층의 재료는 실리콘 산화물일 수 있다. 충전 층은 디바이스 신뢰성에 대한 영향이 없다는 전제 하에 고체 또는 중공(hollow)일 수 있다. 채널 구조의 형성은 하나 이상의 막 증착 프로세스, 예를 들어, ALD, CVD, PVD 등 또는 그 임의의 조합에 의해 구현될 수 있다.
일부 실시예에서, 본 개시내용의 3차원 메모리는 복수의 워드 라인을 더 포함하고, 복수의 워드 라인의 각각은 동일한 셀 깊이에서 메모리 셀의 페이지와 결합되고, 여기서, 각각의 메모리 셀은 메모리 스트링 내의 대응하는 셀 깊이에서 위치된다.
도 9는 본 개시내용의 실시예를 위하여 이용될 수 있는 메모리 블록의 회로 개략도이다. 도 8에서 도시된 바와 같은 메모리 셀 어레이(810)는 메모리 셀을 나타내고, 각각의 메모리 셀은 대응하는 셀 깊이를 가진다. 도 9를 참조하면, MC(Memory Cell)는 메모리 셀을 나타내고, 각각의 메모리 셀은 대응하는 셀 깊이를 가진다. 예를 들어, 도 9에서의 메모리 셀(MC)은 워드 라인 WL8과 결합된 게이트 층에서 위치된다. 메모리 스트링(STR)은 워드 라인 층 WL1 내지 WL8의 번호가 점진적으로 증가하는 방향으로 복수의 메모리 셀을 직렬로 접속한다. 동일한 셀 깊이에서의 메모리 셀은 동일한 페이지 내에 위치된다. 제어기(820)는 설정에 따라 개개의 워드 라인에 인가되는 전압을 생성하기 위하여 전압 생성기(860)를 제어하고, 이에 의해, 각각의 메모리 셀에 인가된 전압을 제어한다.
각각의 스트링(STR)은 직렬로 접속된 메모리 셀(MC)의 양쪽 단부에 각각 접속되는 스트링 선택 트랜지스터(SST: string select transistor) 및 접지 선택 트랜지스터(GST: ground select transistor)를 더 포함할 수 있다. CSL은 공통 소스 라인을 나타낸다. 메모리 스트링(STR), 워드 라인(WL) 및 비트 라인(BL)의 수는 실시예에 따라 변동될 수 있다.
도 9는 단지 예를 도시하고, 본 개시내용의 3차원 메모리의 실제적인 구조 및 워드 라인 층의 수 등을 제한하지 않는다.
일부 실시예에서, 본 개시내용의 메모리 스트링의 채널 구조의 직경은 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가한다.
일부 실시예에서, 메모리 셀의 제1 부분은 메모리 셀의 제2 부분 아래에 위치된다.
일부 실시예에서, 메모리 스트링은 채널 구조의 연장 방향으로 적층되는 제1 메모리 스트링 및 제2 메모리 스트링을 포함하고, 제1 메모리 스트링의 채널 구조의 직경은 제1 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가하고, 제2 메모리 스트링의 채널 구조의 직경은 제2 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가한다. 제1 메모리 스트링의 상단에서의 채널 구조의 직경은 제2 메모리 스트링의 하단에서의 채널 구조의 직경보다 클 수 있다. 이 실시예의 3차원 메모리의 구조는 도 1을 참조할 수 있고, 3차원 메모리는 2개 초과의 데크를 포함하고, 이러한 데크의 각각은 직경이 하단에서 작고 상단에서 큰 채널 구조를 포함한다.
일부 실시예에서, 본 개시내용의 3차원 메모리는 3D NAND 플래시이다.
본 개시내용의 3차원 메모리에 대하여, 판독 동작 동안에, 상대적으로 낮은 제1 통과 전압은 작은-개구부 채널 구조를 갖는 메모리 셀에 인가되고, 이것은 메모리 셀의 이 부분의 판독 교란을 효과적으로 감소시킬 수 있고; 또한, 프로그램 검증 단계에서, 상대적으로 낮은 제1 통과 전압은 또한, 작은-개구부 채널 구조를 갖는 메모리 셀에 인가되고, 이에 의해, 메모리 셀의 이 부분의 판독 교란이 감소되고, 3차원 메모리의 신뢰성이 개선된다.
본 개시내용은 현재의 구체적인 실시예를 참조하여 설명되지만, 본 기술분야에서의 통상의 기술자는 위의 실시예가 본 개시내용을 예시하기 위하여 단지 이용되고, 다양한 등가적인 수정 또는 대체가 또한, 본 개시내용의 사상으로부터 이탈하지 않으면서 행해질 수 있다는 것을 학습해야 한다. 이에 따라, 위의 실시예의 변동 및 변형이 본 개시내용의 실질적인 사상 내에 있는 한, 이들은 본 출원의 청구범위의 범위 내에 있을 것이다.

Claims (14)

  1. 3차원 메모리의 제어 방법으로서,
    상기 3차원 메모리는 기판의 수직 방향으로 적층되는 제1 데크(deck) 및 제2 데크를 포함하고, 상기 제1 데크 및 상기 제2 데크는 각각 복수의 메모리 스트링을 포함하고, 각각의 메모리 스트링은 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 제1 부분 및 제2 부분을 포함하고, 상기 메모리 셀의 제1 부분에 대응하는 채널 구조의 직경은 상기 메모리 셀의 제2 부분에 대응하는 상기 채널 구조의 직경보다 작고, 상기 제어 방법은,
    상기 제1 데크 및/또는 상기 제2 데크 내에 있는 선택된 메모리 셀에 대하여 판독 동작을 수행하는 단계; 및
    통과 전압을 상기 제1 데크 및 상기 제2 데크 내의 상기 선택된 메모리 셀 이외의 비-선택된 메모리 셀에 인가하는 단계를 포함하고,
    상기 통과 전압은 제1 통과 전압 및 제2 통과 전압을 포함하고, 상기 제1 통과 전압은 상기 제2 통과 전압보다 낮고, 상기 제1 통과 전압은 상기 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 상기 제2 통과 전압은 상기 제2 부분 내의 제2 비-선택된 메모리 셀에 인가되는, 3차원 메모리의 제어 방법.
  2. 제1항에 있어서,
    상기 선택된 메모리 셀에 대하여 프로그램 검증 동작을 수행하는 단계; 및
    상기 통과 전압을 상기 제1 데크 및 상기 제2 데크 내의 상기 선택된 메모리 셀 이외의 비-선택된 메모리 셀에 인가하는 단계를 더 포함하고,
    상기 제2 통과 전압은 상기 제2 비-선택된 메모리 셀에 인가되고, 인가되어야 할 상기 통과 전압은 상기 제1 비-선택된 메모리 셀의 상태에 따라 결정되고, 상기 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 상기 제1 통과 전압은 상기 제1 비-선택된 메모리 셀에 인가되고; 상기 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 상기 제2 통과 전압은 상기 제1 비-선택된 메모리 셀에 인가되는, 3차원 메모리의 제어 방법.
  3. 제1항에 있어서,
    상기 메모리 스트링 내의 상기 메모리 셀은, 상기 통과 전압이 상기 메모리 셀에 인가되는 대응하는 워드 라인에 결합되는, 3차원 메모리의 제어 방법.
  4. 제3항에 있어서,
    상기 선택된 메모리 셀에 대하여 상기 판독 동작이 수행될 때, 판독 전압이 상기 선택된 메모리 셀의 워드 라인에 인가되는, 3차원 메모리의 제어 방법.
  5. 제3항에 있어서,
    상기 선택된 메모리 셀에 대하여 프로그램 검증 동작이 수행될 때, 프로그램 검증 전압이 상기 선택된 메모리 셀의 워드 라인에 인가되는, 3차원 메모리의 제어 방법.
  6. 제3항에 있어서,
    각각의 메모리 셀은 상기 메모리 스트링 내의 대응하는 셀 깊이에서 위치되고, 프로그램 동작은 상기 메모리 스트링의 채널 구조의 연장 방향으로 층마다 상기 워드 라인을 통해 동일한 셀 깊이에서 위치된 상기 메모리 셀의 페이지에 대하여 수행되는, 3차원 메모리의 제어 방법.
  7. 3차원 메모리로서,
    기판의 수직 방향으로 적층되는 제1 데크 및 제2 데크를 포함하는 메모리 셀 어레이;
    제1 부분 및 제2 부분을 포함하는 복수의 메모리 셀; 및
    판독 동작이 선택된 메모리 셀에 대하여 수행될 때, 제어 신호를 전압 제어기로 송신하도록 구성된 제어기를 포함하고,
    상기 제1 데크 및 상기 제2 데크는 각각 복수의 메모리 스트링을 포함하고, 각각의 메모리 스트링은 상기 기판 위에서 수직으로 연장되고, 직렬 접속으로 수직으로 배열되는 복수의 메모리 셀을 포함하고,
    기 메모리 셀의 제1 부분의 채널 구조의 직경은 상기 메모리 셀의 제2 부분의 채널 구조의 직경보다 작고,
    상기 전압 제어기는 상기 제어 신호에 응답하여, 제1 통과 전압 및 제2 통과 전압을 포함하는 통과 전압을 비-선택된 메모리 셀에 인가하고, 상기 제1 통과 전압은 상기 제2 통과 전압보다 낮고, 상기 제1 통과 전압은 상기 제1 부분 내의 제1 비-선택된 메모리 셀에 인가되고, 상기 제2 통과 전압은 상기 제2 부분 내의 제2 비-선택된 메모리 셀에 인가되는, 3차원 메모리.
  8. 제7항에 있어서,
    상기 제어기는 프로그램 검증 동작이 선택된 메모리 셀에 대하여 수행될 때, 제어 신호를 상기 전압 제어기로 송신하도록 추가로 구성되고, 상기 전압 제어기는 상기 제어 신호에 응답하여, 상기 제2 통과 전압을 상기 제2 비-선택된 메모리 셀에 인가하고, 상기 제1 비-선택된 메모리 셀이 프로그램 상태에 있을 경우에, 상기 제1 통과 전압을 상기 제1 비-선택된 메모리 셀에 인가하고, 상기 제1 비-선택된 메모리 셀이 소거 상태에 있을 경우에, 상기 제2 통과 전압을 상기 제1 비-선택된 메모리 셀에 인가하는, 3차원 메모리.
  9. 제7항에 있어서,
    상기 3차원 메모리는 복수의 워드 라인을 더 포함하고, 상기 복수의 워드 라인의 각각은 동일한 셀 깊이에서 메모리 셀의 페이지와 결합되고, 각각의 메모리 셀은 상기 메모리 스트링 내의 대응하는 셀 깊이에서 위치된, 3차원 메모리.
  10. 제7항에 있어서,
    상기 메모리 스트링의 상기 채널 구조의 상기 직경은 상기 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가하는, 3차원 메모리.
  11. 제7항에 있어서,
    상기 메모리 셀의 제1 부분은 상기 메모리 셀의 제2 부분 아래에 위치된, 3차원 메모리.
  12. 제7항에 있어서,
    상기 메모리 스트링은 상기 채널 구조의 연장 방향으로 적층되는 제1 메모리 스트링 및 제2 메모리 스트링을 포함하고, 상기 제1 메모리 스트링의 채널 구조의 직경은 상기 제1 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가하고, 상기 제2 메모리 스트링의 채널 구조의 직경은 상기 제2 메모리 스트링의 하단으로부터 상단으로 점진적으로 증가하는, 3차원 메모리.
  13. 제12항에 있어서,
    상기 제1 메모리 스트링의 상단에서의 채널 구조의 직경은 상기 제2 메모리 스트링의 하단에서의 채널 구조의 직경보다 큰, 3차원 메모리.
  14. 제7항에 있어서,
    상기 3차원 메모리는 3D NAND 플래시인, 3차원 메모리.
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